TWI390542B - 半導體記憶體測試器及使用該測試器測試半導體的方法 - Google Patents
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Description
本發明係關於一種記憶體測試器，特別是關於一種半導體記憶體測試器及一種使數條字元線同步致能而有效並且迅速的測試方法。
一般，動態隨機存取記憶體(DRAM)之製造成本可被廣泛地分為製造成本和測試成本。近來趨勢顯示，高度整合之動態為存取記憶體(DRAM)元件之測試成本比製造成本增加更多。
減少上述測試成本之一解決方式即是使用一種多重字元線測試技術。多重字元線測試係用以偵測由於當字元線在主動狀態時臨界電壓會下降而造成之漏電流。此多重字元線測試通常是經由同時使數條字元線致能而進行測試。
如第1圖所示，根據一相關技術之半導體測試器，係包含一測試信號解碼器10和數個記憶庫控制單元16。
測試信號解碼器10，係包含第一預燒測試信號產生單元12和第二預燒測試信號產生單元14。
第一預燒測試信號產生單元12，在任一預燒測試模式信號TM<1：4>及一多重字元線測試模式信號T14WL皆為致能狀態時，產生一用以使特定之主字
元線測試信號致能之第一預燒測試信號TAW。
第二預燒測試信號產生單元14，係輸入預燒測試模式信號TM<1：4>，接著產生用來依次使次字元線測試信號致能之第二預燒測試信號TFX<0：3>。
第一預燒測試信號TAW和第二預燒測試信號TFX<0：3>分別被設置於數個記憶庫控制單元16中。
在此，多重字元線測試模式信號T14WL係指一由模式暫存器組(未顯示於圖中)加諸之測試模式信號，可以用來使四分之一指定之字元線致能。
如第2圖所示，記憶庫控制單元16分別包含一位址拴鎖單元20、數個主位址預先解碼器22、一主字元線驅動單元24、一次位址預先解碼器26、數個次字元線驅動單元28、及一字元線驅動單元29。
位址拴鎖單元20，係依據一記憶庫控制信號BCi以拴鎖任一被輸入之位址信號A<0：13>，接著輸出一預定之對應主位址信號BXA<a>。
各個主位址預先解碼器22，係輸入由位址拴鎖單元20輸出之預定主位址信號BXA<a>並且將其預先解碼，並且依據第一預燒測試信號TAW以控制被預先解碼之主位址信號LAXa<0：1>之輸出。
主字元線驅動單元24，係輸入該預先解碼之主位址信號LAXa<0：1>，並且依據該預先解碼之主位址信號LAXa<0：1>將一主字元線驅動信號MWLa輸出至
一字元線驅動單元29。
次位址預先解碼器26，係根據記憶庫控制信號BCi輸入由位址拴鎖單元20輸出之次位址信號BXA<0：1>，並且將該信號預先解碼。接著，該次位址預先解碼器26根據第二預燒測試信號TFX<0：3>控制由該預先解碼之次位址信號LAX01<0：3>至對應之次字元線驅動單元28之輸出。接著，各個次字元線驅動單元28可將一對應之次字元線驅動信號FX<0：3>輸出字元線驅動單元29。
字元線驅動單元29，係驅動根據被輸入之主字元線驅動信號MWLa和被輸入之次字元線驅動信號FX<0：3>所選出之數條字元線信號WL。
茲將參照第1、2圖說明多重字元線測試之操作。
在多重字元線測試模式信號T14WL被設為致能狀態、預燒測試模式信號TM<1：4>被設為禁能狀態時實施多重字元線測試操作。亦即，當多重字元線測試模式信號T14WL被設為致能狀態，而且第二預燒測試信號TFX<0：3>皆被設定為禁能狀態時，第一預燒測試信號TAW被設定為致能狀態。
各個主位址解碼器22，不論輸入之主位址信號BXA<a>之狀態為何，在輸入之第一預燒測試信號TAW為致能狀態時，輸出被致能之輸出信號LAXa<0：1>。因此，主字元線驅動單元24係輸出所有
在致能狀態對應之主字元線驅動信號MWLa。
當第二預燒測試信號TFX<0：3>在禁能狀態時，次位址預先解碼器26係根據被輸入之次位址信號BXA<0：1>而輸出致能狀態之輸出信號LAX01<0：3>。
各個次字元線驅動單元28係輸入一對應之預先解碼之次位址信號LAX01<0：3>，接著輸出一對應、在致能狀態之次字元線驅動信號FX<0：3>。因此，任一次字元線驅動信號FX<0：3>皆被致能。
字元線驅動單元29，係輸入由任一次字元線驅動單元28輸出之任一次字元線驅動信號FX<0：3>，亦輸入由主字元線驅動單元24輸出之主字元線驅動信號MWLa，以致該字元線驅動單元29可依序輸出任一對應之字元線信號WL。因此，當應用相關技術進行多重字元線測試時，一整條字元線之四分之一字元線可同時接受測試。
然而，當使用相關技術實行多重字元線測試時，可能會出現幾個問題。不論記憶庫控制信號BCi之狀態為何，每個記憶庫都會受到測試，因此在控制電壓下降方面出現之問題可能會影響記憶單元測試結果之精確度。由於在之前步驟被驅動之數條字元線並沒有在持續進行多重字元線測試時被預先充電，當同時被致能之字元線之數量依次增加，出現於所述
半導體測試器之問題可能會增加。
茲將參照第3圖進一步說明上述相關技術當中使用半導體測試器持續進行多重字元線測試之問題。
在此，以記憶庫為基準供給之記憶庫控制信號BCi，在致能狀態時係與主動信號ACT1~ACT4對應，在禁能狀態時係與預先充電信號PCG1~PCG4對應。
如持續實施多重字元線測試，當多重字元線測試模式信號T14WL維持在致能狀態，第一預燒測試信號TAW亦維持在致能狀態。
當依序供給主動信號ACT1~ACT4和預先充電信號PCG1~PCG4，該次位址信號BXA<0：1>相繼改變，故該預先解碼之位址信號LAX01<0：3>係相繼改變。
尤其，當與主動信號ACT1同步時，預先解碼之位址信號LAX01<0>被設定為致能狀態(高電位)，當與預先充電信號PCG1同步時，預先解碼之位址信號LAX01<0>被設定為禁能狀態(低電位)。同樣地，當與各主動信號ACT2~ACT4同步時，預先解碼之位址信號LAX01<1：3>被設定為致能狀態(高電位)。當與各預先充電信號PCG2~PCG4同步時，預先解碼之位址信號LAX01<1：3>被設定為禁能狀態(低電位)。
在相關技術中，當與各被致能之預先解碼之位址信號LAX<0：3>同步，由各個次字元線驅動單元28輸出之次字元線驅動信號FX<0：3>被設定為致能狀態。當第一預燒測試信號TAW維持在致能狀態(高電位)，依據上述操作即會維持在過去設定之狀態。
結果，當持續實行多重字元線測試時，維持在致能狀態之次字元線之數量增加，由於被同時設定為致能狀態之字元線之數量一直增加，造成繼續測試之困難。
本發明提供一種半導體測試器，係產生一與一記憶庫控制信號對應之多重字元線測試信號，依據該多重字元線測試信號以記憶庫為基準實行一多重字元線測試。以此半導體測試器進行多重字元線測試，可藉由在測試該字元線時給予維持相對穩定之電壓下降較佳之控制，而使上述問題減至最小。
本發明又提供一種半導體測試器，將該受到多重字元線測試信號致能之字元線預先充電，以持續進行多重字元線測試，藉此改進測試時間。
根據本發明之第一實施態樣提供一種半導體測試器，係包含：一測試信號解碼器，將預燒測試模式信號解碼以產生一控制整條主字元線之第一預燒測
試信號和一控制次字元線之第二預燒測試信號；及數個記憶庫控制單元，在第一和第二預燒測試信號被禁能時，輸出一多重字元線測試模式信號作為一與一記憶庫控制信號對應之多重字元線測試信號，並且依據該多重字元線測試信號，在相同時間使數條字元線致能以進行一測試，
較佳情況下，該測試信號解碼器包含一第一預燒測試信號產生單元，係在任一預燒測試模式信號被致能時，使第一預燒測試信號致能並且將其輸出；及一第二預燒測試信號產生單元，係依據預燒測試模式信號之組合選擇性地使第二預燒測試信號致能並且將其輸出。
較佳情況下，各個記憶庫控制單元皆包含一多重字元線測試信號產生單元，在第一預燒測試信號被禁能之狀態輸出一多重字元線測試模式信號，作為一與一記憶庫控制信號對應之多重字元線測試信號；一主字元線控制單元，係預先解碼幾個位址，以輸出一由多重字元線測試信號控制之主字元線驅動信號；一次字元線控制單元，係預先解碼剩餘之位址以在第二預燒測試信號被禁能之狀態輸出一次字元線驅動信號，並且經由該多重字元線測試信號對該次字元線驅動信號之一輸出節點預先充電；及一被加諸主字元線驅動信號和次字元線驅動信號之字元線驅動單元，由
於主字元線驅動信號和次字元線驅動信號之致能而在相同時間驅動數條字元線。
較佳情況下，該記憶庫控制信號係依據一主動信號而被致能，依據一預先充電信號而被禁能。
較佳情況下，該多重字元線測試信號產生單元包含一信號產生單元，係輸出該多重字元線測試模式信號，作為一與該記憶庫控制信號同步之信號；及一輸出單元，在第一預燒測試信號被禁能時輸出該信號產生單元之輸出作為多重字元線測試信號。
較佳情況下，該主字元線控制單元係包含數個主位址預先解碼器，係預先解碼幾個位址，在該多重字元線測試信號被致能時，分別將所有預先解碼之信號致能並且輸出；及一主字元線驅動單元，係依據各個主位址預先解碼器之輸出，輸出該字元線驅動信號。
較佳情況下，該次字元線控制單元包含次位址預先解碼器，在第二預燒測試信號被禁能時，將數個剩餘之位址預先解碼並且輸出；及數個次字元線驅動單元，係輸出該與各個次位址預先解碼器之輸出相對應之次字元線驅動信號，並且在該多重字元線測試信號被禁能時，將被致能之次字元線驅動信號之輸出節點預先充電。
較佳情況下，各個次字元線驅動單元皆包含一位移單元，係位移由該次位址預先解碼器輸出之信號之
電位；一拴鎖單元，係拴鎖該位移單元之輸出；一輸出單元，係反向地驅動該拴鎖單元之輸出，以輸出該次字元線驅動信號；及一預先充電單元，係依據該多重字元線測試信號將該位移單元之輸出節點預先充電。
較佳情況下，該預先充電單元包含一第一反相器，係使該多重字元線測試信號反相；一NAND閘，係接收第一反相器之輸出和一在測試模式被致能之控制信號；及一第二反相器，係使該NAND閘之輸出反相，並且將該NAND閘之輸出傳送至位移單元。
根據本發明之第二實施態樣，係提供一種半導體測試器，包含：一多重字元線測試信號產生單元，係輸出一多重字元測試模式信號，作為一多重字元測試信號，該信號係與一以記憶庫為基準供給之記憶庫控制信號同步；及一字元線控制單元，係依據該多重字元測試信號之致能狀態，使一主字元線驅動信號和一次字元線驅動信號致能以驅動數條字元線，及依據多重字元線測試信號之禁能，使數條被驅動之字元線預先充電。
較佳情況下，該記憶庫控制信號係依據一主動信號被致能，依據一預先充電信號被禁能。
較佳情況下，該多重字元線測試信號產生單元包含一信號產生單元，係輸出該多重字元線測試模式信
號，作為一與該記憶庫控制信號同步之信號；及一輸出單元，在該信號產生單元之至少一輸出和一使整條主字元線致能之信號被致能時，使該多重字元線測試信號致能並且將其輸出，以進行一預燒測試。
較佳情況下，該字元線控制單元係包含數個將位址之部分位元預先解碼之主位址預先解碼器，並且依據該多重字元線測試信號控制該預先解碼之信號之輸出；一主字元線驅動單元，係依據各個主位址預先解碼器之輸出，輸出主字元線驅動信號；次位址預先解碼器，將位址之剩餘位元預先解碼並且將其輸出；數個次字元線驅動單元，係輸出各次位址預先解碼器之輸出作為次字元線驅動信號，並且將該字元線驅動信號之一輸出節點預先充電；及一被加諸主字元線驅動信號和次字元線驅動信號之字元線驅動單元，係經由主字元線驅動信號和次字元線驅動信號之致能，同時驅動數條字元線。
較佳情況下，次字元線驅動單元皆包含一位移單元，使由該次位址預先解碼器輸出之信號之電位位移；一拴鎖單元，係拴鎖該位移單元之輸出；一輸出單元，係反向地驅動該拴鎖單元之輸出以輸出該次字元線驅動信號；及一預先充電單元，係依據該多重字元線測試信號將位移單元之輸出節點預先充電。
較佳情況下，該預先充電單元包含一第一反相
器，係使該多重字元線測試信號反相；一NAND閘，係接收第一反相器之輸出和一在測試模式致能之控制信號；及一第二反相器，係使該NAND閘之輸出反相，並且將其傳送至位移單元。
根據本發明之第三實施態樣，提供一種測試一半導體之方法，係包含：在一預燒測試信號為禁能狀態時，輸出一多重字元線模式測試信號作為一多重字元線測試信號，該信號係與以記憶庫為基準供給之記憶庫控制信號同步；在該多重字元線測試信號被致能時，使整個對應之主字元線驅動信號，將一次位址預先解碼以使一次字元線驅動信號致能，及依據該主字元線驅動信號和次字元線驅動信號，同時驅動數條字元線；以及在該多重字元線測試信號被禁能時，將數條被驅動之字元線預先充電。
較佳情況下，該記憶庫控制信號係依據一主動信號被致能，依據一預先充電信號被禁能。
較佳情況下，該多重字元線測試信號在該預燒測試信號被致能期間，係維持在致能狀態。
本發明之一優點在於，經由提供一種產生一與記憶庫控制信號對應之多重字元線測試信號之半導體記憶體測試器，根據該多重字元線測試信號以記憶庫為基準實行多重字元線測試，使字元線之電壓下降情況得以改善。
又，本發明之一優點在於，經由提供一種半導體記憶體測試器，將依據該多重字元線測試信號而致能之字元線預先充電，以持續進行多重字元線測試，因此能改進測試時間。
茲將參照附加圖示詳細說明本發明之各個較佳具體實施例。
本發明係揭示一種半導體測試器及其測試方法，係產生一由一記憶庫控制信號控制之多重字元線測試信號以控制各個記憶庫，及依據該多重字元線測試信號以記憶庫為基準實行一多重字元線測試。
如第4圖所示，根據本發明之一具體實施例之半導體測試器，係包含一測試信號解碼器40和數個記憶庫控制單元46。
測試信號解碼器40，係包含第一和第二預燒測試信號產生單元42、44。
當數個預燒測試模式信號TM<1：4>之任一者被設定為致能狀態時，第一預燒測試信號產生單元42係輸出一第一預燒測試信號TAW以進行整條主字元線之測試。
第二預燒測試信號產生單元44，係結合數個預燒測試模式信號TM<1：4>以輸出第二預燒測試信號TFX<0：3>，藉以選擇性地依次進行各個次字元線之
測試。
各個記憶庫控制單元46，係輸入第一預燒測試信號TAW、第二預燒測試信號TFX<0：3>、多重字元線測試模式信號T14WL、記憶庫控制信號BCi、解碼之位址信號A<0：13>、及一控制信號CS。當第一預燒測試信號TAW和第二預燒測試信號TFX<0：3>為禁能狀態，該記憶庫控制單元46依據該多重字元線測試模式信號T14WL和記憶庫控制信號BCi，用以實行字元線WL之多重字元線測試。
在此，多重字元線測試模式信號T14WL係指一使四分之一之字元線致能之信號，該信號係經由一模式暫存器組(未顯示於圖中)而產生，並且被加諸於各個記憶庫中。又，如上所述，記憶庫控制信號BCi係指一以記憶庫為基準供給之信號，用以控制各個記憶庫，並且與主動信號同步被致能，與預先充電信號同步被禁能。
如第5圖所示，記憶庫控制單元46分別包含一多重字元線測試信號產生單元50、一位址拴鎖單元52、一主字元線控制單元54、一次字元線控制單元56、及一字元線驅動單元58。
當第一預燒測試信號TAW在禁能狀態，多重字元線測試信號產生單元50係輸出多重字元線測試模式信號T14WL作為一多重字元線測試信號
T14WL_TAW_BA(其係與一記憶庫控制信號BCi同步)。
當該記憶庫控制信號BCi在致能狀態，位址拴鎖單元52係拴鎖一被輸入之位址A<0：13>。
主字元線控制單元54，係包含數個主位址預先解碼器540_1~540_12和一主字元線驅動單元542。
各個主位址預先解碼器540_1~540_12，可包含數個NAND閘ND1~ND4及反相器IV1、IV2。
NAND閘ND1，係接收由位址拴鎖單元52輸出之主位址BXA<a>和記憶庫控制信號BCi。NAND閘ND2，係接收由於反相器IV1而反相之主位址BXA<a>和記憶庫控制信號BCi，藉此預先解碼BXA<a>。又，NAND閘ND3係接收NAND閘ND1之輸出，及接收由反相器IV2輸出之被反相之多重字元線測試信號T14WL_TAW_BA。NAND閘ND4係接收NAND閘ND2之輸出，及接收由反相器IV2輸出、被反相之多重字元線測試信號T14WL_TAW_BA。藉此，該NAND閘ND3、ND4係輸出各個預先解碼之位址信號LAXa<0：1>。
主字元線驅動單元542，係由NAND閘ND3、ND4輸入各個預先解碼之主位址信號LAXa<0：1>。該主字元線驅動單元542係依據由各個主位址預先解碼器540_1~540_12輸出之預先解碼之主位址信
號LAXa<0：1>輸出主字元線驅動信號MWLa。
次字元線控制單元56，係包含一次位址預先解碼器560和數個次字元線驅動單元562_1~562_4。
次位址預先解碼器560包含一解碼器563，係依據記憶庫控制信號BCi、NAND閘ND5~ND8、及一反相器IV3，將由位址拴鎖單元52輸出之次位址BXA<0：1>預先解碼。
各個NAND閘ND5~ND8，係接收解碼器563之輸出，並且由反相器IV3接收數個被反相之第二預燒測試信號TFX<0：3>。當第二預燒測試信號TFX<0：3>為禁能狀態，各個NAND閘ND5~ND8係輸出一預先解碼之次位址信號LAX01<0：3>。依據該次位址信號BXA<0：1>，任一預先解碼之次字元線信號LAX01<0：3>皆為致能狀態。
各個次字元線驅動單元562_1~562_4，係接收由次位址預先解碼器560輸出之一對應之預先解碼之次位址信號LAX01<0：3>。依據多重字元線測試信號T14WL_TAW_BA，各個次字元線驅動單元562_1~562_4將各個次字元線驅動信號FX<0：3>輸出或預先充電。
次字元線驅動單元562_1係包含一位移單元564、一拴鎖單元565、一輸出單元566、及一預先充電單元567。
位移單元564係包含PMOS電晶體P1、P2及NMOS電晶體N1、N2。該PMOS電晶體P1和NMOS電晶體N1係依序連接於電源電壓供應端VDD和接地電壓供應端VSS之間。該PMOS電晶體P1之閘極係與位移單元564之輸出端相接，該NMOS電晶體N1之閘極係受到該預先解碼之次位址信號LAX01<0>之控制。
PMOS電晶體P2和NMOS電晶體N2係依序連接於電源電壓供應端VDD和接地電壓供應端VSS之間。該PMOS電晶體P2之閘極係與PMOS電晶體P1和NMOS電晶體N1之共同汲極端相接。該NMOS電晶體N2之閘極係受到該預先充電單元567輸出之控制。
由上述配置，位移單元564係將預先解碼之次位址信號LAX01<0>之電位位移，並且經由PMOS電晶體P2和NMOS電晶體N2之共同汲極端將其輸出。
拴鎖單元565係包含一反相器IV4和一NMOS電晶體N3。
反相器IV4係使位移單元564之輸出反相。NMOS電晶體N3係連接於位移單元564之輸出端和接地電壓供應單元之間，反相器IV4之輸出被加諸於NMOS電晶體N3之閘極，以維持位移單元564之輸出。
輸出單元566，係包含一使拴鎖單元565之輸出反相以輸出該次字元線驅動信號FX<0：3>之反相器IV5。
預先充電單元567係包含反相器IV6、IV7及一NAND閘ND9。
NAND閘ND9係由反相器IV6接收一反相之多重字元線測試信號T14WL_TAW_BA。該NAND閘ND9亦接收一在測試模式為致能狀態之控制信號CS。反相器IV7係使NAND閘ND9之輸出反相，以將反相器IV7之輸出加諸於位移單元564。由於上述配置，預先充電單元567係驅動位移單元564之NMOS電晶體N3，在控制信號CS為致能狀態而多重字元線測試信號T14WL_TAW_BA為禁能狀態時，使輸出之電位預先充電。
由於次字元線驅動單元562_2~562_4具有完全相同或相等之結構和操作，因此將不再予以說明。
字元線驅動單元58，係驅動依據由主字元線控制單元54加諸之主字元線驅動信號MWLa和依據由次字元線控制單元56加諸之次字元線驅動信號FX<0：3>所選出之數條字元線WL。
如第6圖所示，多重字元線測試信號產生單元50係包含一信號產生單元60和一輸出單元62。
信號產生單元60係包含一NAND閘ND10和一
反相器IV8。
NAND閘ND10係接收多重字元線測試模式信號T14WL和記憶庫控制信號BCi，該NAND閘ND10之輸出，被輸入反相器IV8，該反相器IV8又輸出一信號T14WL_EN。
輸出單元62係包含一NOR閘NOR1和一反相器IV9。
NOR閘NOR1係接收信號產生單元60之輸出及第一預燒測試信號TAW。反相器IV9係使NOR閘NOR1之輸出反相，以輸出該多重字元線測試信號T14WL_TAW_BA。
因此，該多重字元線測試信號產生單元50在第一預燒測試信號TAW被致能時，輸出一維持在致能狀態之多重字元線測試信號T14WL_TAW_BA，在第一預燒測試信號TAW被禁能時，輸出一與該記憶庫控制信號BCi同步之多重字元線測試信號T14WL_TAW_BA。此時，多重字元線測試信號T14WL_TAW_BA之波形與記憶庫控制信號BCi之波形一樣。
茲將參照第4~6圖說明本發明之半導體測試器之操作。
首先，在一般模式，預燒測試模式信號TM<1：4>和多重字元線測試模式信號T14WL被設定為禁能狀
態，第一預燒測試信號TAW、第二預燒測試信號TFX<0：3>、多重字元線測試信號T14WL_TAW_BA、及控制信號CS亦被設定為禁能狀態。
該半導體測試器係依據記憶庫控制信號BCi將主位址BXA<a>和次位址BXA<0：1>預先解碼，接著輸出被預先解碼之主位址信號LAXa<0：1>和被預先解碼之次位址信號LAX01<0：3>。藉此，該半導體測試器產生主字元線驅動信號MWLa和次字元線驅動信號FX<0：3>，並且驅動相對應之字元線WL以進行一般操作。
接著，在一預燒測試模式，第一預燒測試信號TAW被設定為致能狀態，以致該多重字元線測試信號T14WL_TAW_BA、第二預燒測試信號TFX<0：3>、及控制信號CS依次被設定為致能狀態。
在該半導體測試器中，不論位址A<0：13>和記憶庫控制信號Bci之狀態為何，由於所有的預先解碼之主位址信號LAXa<0：1>皆被設定為致能狀態，預先解碼之次位址信號LAX01<0：3>係依據第二預燒測試信號而選擇性地被設定為致能狀態，因此主字元線驅動信號MWLa被設定為致能狀態，次字元線驅動信號FX<0：3>被選擇性地設定為致能狀態並且依序輸出。因此，整條或部分字元線WL被驅動而實行預燒測試操作。
最後，在多重字元線測試模式，第一預燒測試信號TAW和第二預燒測試信號TFX<0：3>被設定在禁能狀態，控制信號CS被設定在致能狀態，多重字元線測試模式信號T14WL亦被設定在致能狀態。
由於該半導體測試器將該多重字元線測試模式信號T14WL和記憶庫控制信號BCi同步以輸出多重字元線測試信號T14WL_TAW_BA，該半導體測試器係以記憶庫為基準而進行多重字元線之測試。這是因為即使該多重字元線測試模式信號T14WL在致能狀態，如果該記憶庫控制信號BCi並非致能狀態，則該多重字元線測試信號T14WL_TAW_BA被維持在禁能狀態。
經由該記憶庫控制信號BCi之致能而選出之記憶庫，不論主位址BXA<a>之狀態為何，該預先解碼之主位址信號LAXa<0：1>被設定為致能狀態，並且依據該多重字元線測試信號T14WL_TAW_BA而被輸出。因此，與記憶庫相對應之字元線驅動信號MWLa被設定為致能狀態。又，由於任一預先解碼之次位址信號LAX01<0：3>被設定為致能狀態，並且依據次位址BXA<0：1>而依序輸出，四個次字元線驅動信號FX<0：3>之任一者被設定為致能狀態。結果，當實行多重字元線測試時，在一對應記憶庫中之四分之一之字元線同時被驅動。
如第7圖所示，根據本發明之一具體實施例之半導體測試器可持續進行一多重字元線測試。
在此，可假設持續地供給主動信號ACT1~ACT4及預先充電信號PCG1~PCG4，次位址信號BXA<0：1>和預先解碼之位址信號LAX01<0：3>係相繼改變。
在多重字元線測試模式，第一預燒測試信號TAW被設定為禁能狀態(低電位)，該多重字元線測試模式信號T14WL係維持在致能狀態(高電位)。
在多重字元線測試模式，記憶庫主動信號BCi係依據主動信號ACT1~ACT4而被設定為致能狀態，或依據預先充電信號PCG1~PCG4而被設定為禁能狀態，該多重字元線測試信號T14WL_TAW_BA隨即被同步輸出。
在多重字元線測試模式，當預先解碼之次位址信號LAX01<0>與主動信號ACT1同步時，該預先解碼之次位址信號LAX01<0>被設定為致能狀態(高電位)，當與預先充電信號PCG1同步時，該預先解碼之次位址信號LAX01<0>被設定為禁能狀態(低電位)。同樣地，當預先解碼之次位址信號LAX01<1：3>與各個主動信號ACT2~ACT4同步時，該預先解碼之次位址信號LAX01<1：3>被設定為致能狀態(高電位)，當與各個預先充電信號PCG2~PCG4同步時，
該預先解碼之次位址信號LAX01<1：3>被設定為禁能狀態(低電位)。
參照第5圖之次字元線驅動單元562_1[561_1->562_1]，當預先解碼之次位址信號LAX01<0>依據主動信號ACT1而被設定為致能狀態，位移單元564之輸出端在高電位將該次位址信號輸出，因此該次字元線驅動信號FX<0>被設定在致能狀態。其後，該多重字元線測試信號T14WL_TAW_BA依據預先充電信號PCG1而被設定為禁能狀態，以驅動預先充電單元567，因此該位移單元564之輸出端被預先充電至一低電位，據此將該次字元線驅動信號FX<0>設定在禁能狀態。
同樣地，該預先解碼之次位址信號依據主動信號ACT2~ACT4，LAX01<1：3>而被設定為致能狀態。該次字元線驅動信號FX<1：3>依據預先解碼之次位址信號LAX01<1：3>而被設定為致能狀態，因此該次字元線驅動信號FX<1：3>經由該多重字元線測試信號T14WL_TAW_BA而預先充電，依據預先充電信號PCG2~PCG4而被設定為禁能狀態。
結果，有可能同時維持數條字元線被致能之狀態，由於可能持續進行多重字元線測試，因此能減少測試操作之時間和成本。
雖然本發明較佳具體實施例主要要作為說明之
用，那些熟悉本技術的人將察覺到各種修改、增加及替換，而沒有偏離揭示於下之申請專利範圍中的範圍和精神，均有其可能性。
10‧‧‧測試信號解碼器
12‧‧‧第一預燒測試信號產生單元
14‧‧‧字元線選擇信號產生單元
16‧‧‧記憶庫控制單元
20‧‧‧位址栓鎖單元
22‧‧‧主位址預先解碼器
24‧‧‧主字元線驅動單元
26‧‧‧次位址預先解碼器
28‧‧‧次字元線驅動單元
29‧‧‧字元線驅動單元
40‧‧‧測試信號解碼器
42‧‧‧第一預燒測試信號產生單元
44‧‧‧第二預燒測試信號產生單元
46‧‧‧記憶庫控制單元
52‧‧‧位址栓鎖單元
50‧‧‧多重字元線測試信號產生單元
54‧‧‧主字元線控制單元
540_12‧‧‧主位址預先解碼器
540_1‧‧‧主位址預先解碼器
542‧‧‧主字元線驅動單元
56‧‧‧次字元線控制單元
560‧‧‧次位址預先解碼器
563‧‧‧解碼器
564‧‧‧位移單元
562_4‧‧‧次字元線驅動單元
562_1‧‧‧次字元線驅動單元
565‧‧‧拴鎖單元
566‧‧‧輸出單元
567‧‧‧預先充電單元
58‧‧‧字元線驅動單元
60‧‧‧信號產生單元
62‧‧‧輸出單元
第1圖係顯示一根據相關技術實施一多重字元線測試之半導體記憶體測試器之方塊圖。
第2圖係顯示第1圖之各個記憶庫控制單元之詳細結構視圖。
第3圖係顯示一根據相關技術持續實施多重字元線測試之半導體記憶體測試器之操作波形圖。
第4圖係顯示一根據本發明之一具體實施例之實施一多重字元線測試之半導體記憶體測試器之方塊圖。
第5圖係顯示第4圖之各個記憶庫控制單元之詳細結構視圖。
第6圖係顯示第5圖之一多重字元線測試信號產生單元之電路圖。
第7圖係顯示一根據本發明之一具體實施例持續實施多重字元線測試之半導體記憶體測試器之操作波形圖。
40‧‧‧測試信號解碼器
42‧‧‧第一預燒測試信號產生單元
44‧‧‧字元線選擇信號產生單元
46‧‧‧記憶庫控制單元
Claims (18)
- 一種半導體測試器，包括：一測試信號解碼器，係將數個預燒測試模式信號解碼以產生可控制整個主字元線驅動信號之第一預燒測試信號和可控制次字元線驅動信號之第二預燒測試信號；及數個記憶庫控制單元，在該第一和第二預燒測試信號皆被禁能時，產生一與一記憶庫控制信號對應之多重字元線測試信號，並且依據該多重字元線測試信號使數條字元線同步致能，以實施一測試。
- 如申請專利範圍第1項之半導體測試器，其中該測試信號解碼器包括：一第一預燒測試信號產生單元，係在任一預燒測試模式信號被致能時，使該第一預燒測試信號致能和輸出；及一第二預燒測試信號產生單元，係依據各個預燒測試模式信號之組合選擇性地使該第二預燒測試信號致能並且將其輸出。
- 如申請專利範圍第1項之半導體測試器，其中各個記憶庫控制單元包括：一多重字元線測試信號產生單元，在該第一預燒測試信號被禁能時，輸出與該記憶庫控制信 號對應之該多重字元線測試信號；一主字元線控制單元，係將幾個位址預先解碼以輸出由該多重字元線測試信號而控制之該主字元線驅動信號；一次字元線控制單元，在該第二預燒測試信號被禁能時，係將數個位址剩餘部分預先解碼以輸出該次字元線驅動信號，及依據該多重字元線測試信號，將該次字元線驅動信號之一輸出節點預先充電；及一字元線驅動單元，被加諸該主字元線驅動信號和該次字元線驅動信號，其係依據該主字元線驅動信號和該次字元線驅動信號之致能而同步驅動數條字元線。
- 如申請專利範圍第3項之半導體測試器，其中該記憶庫控制信號係根據一主動信號而被致能，根據一預先充電信號而被禁能。
- 如申請專利範圍第3項之半導體測試器，其中該多重字元線測試信號產生單元包括：一信號產生單元，係接收該多重字元線測試信號作為一與該記憶庫控制信號同步之信號；及一輸出單元，在該第一預燒測試信號被禁能時，輸出該信號產生單元之輸出作為多重字元線測試信號。
- 如申請專利範圍第3項之半導體測試器，其中該主字元線控制單元包括：數個主位址預先解碼器，係預先解碼幾個位址，以及在該多重字元線測試信號被致能時，使所有預先解碼之信號致能和輸出；及一主字元線驅動單元，依據各個主位址預先解碼器之輸出而輸出該主字元線驅動信號。
- 如申請專利範圍第3項之半導體測試器，其中該次字元線控制單元包括：一次位址預先解碼器，在該第二預燒測試信號被禁能時，預先解碼及輸出數個剩餘之位址；及數個次字元線驅動單元，係將與該次位址預先解碼器之輸出對應之次字元線驅動信號輸出，以及在該多重字元線測試信號被禁能時，將被禁能之次字元線驅動信號之輸出節點預先充電。
- 如申請專利範圍第7項之半導體測試器，其中各個次字元線驅動單元包括：一位移單元，係位移由該次位址預先解碼器輸出之信號之電位；一拴鎖單元，係拴鎖該位移單元之輸出；一輸出單元，係反向地驅動拴鎖單元之輸出以輸出該次字元線驅動信號；及 一預先充電單元，係依據該多重字元線測試信號將該位移單元之輸出節點預先充電。
- 如申請專利範圍第8項之半導體測試器，其中該預先充電單元包括：一第一反相器，係使該多重字元線測試信號反相；一NAND閘，係接收第一反相器之輸出及一在測試模式為致能狀態之控制信號；及一第二反相器，係使該NAND閘之輸出反相，及傳送該NAND閘之輸出至該位移單元。
- 一種半導體測試器，包括：一多重字元線測試信號產生單元，係輸出一多重字元線測試信號，該信號係與一以記憶庫為基礎供給之記憶庫控制信號同步；及一字元線控制單元，係使一與該多重字元線測試信號之致能狀態對應之主字元線驅動信號和數個次字元線驅動信號致能，以驅動數條字元線，以及將與該多重字元線測試信號之禁能狀態對應之數條被驅動之字元線預先充電。
- 如申請專利範圍第10項之半導體測試器，其中該記憶庫控制信號係依據一主動信號被致能，依據一預先充電信號被禁能。
- 如申請專利範圍第10項之半導體測試器，其中 該多重字元線測試信號產生單元包括：一信號產生單元，係接收一多重字元線測試模式信號作為一與該記憶庫控制信號同步之信號；及一輸出單元，在該信號產生單元至少輸出一信號使整條主字元線致能時，使該多重字元線測試信號致能並且將其輸出以進行一預燒測試。
- 如申請專利範圍第10項之半導體測試器，其中該字元線控制單元包括：數個主位址預先解碼器，分別將幾個位址預先解碼，並且依據該多重字元線測試信號控制被預先解碼之信號之輸出；一主字元線驅動單元，係依據數個主位址預先解碼器之個別輸出，輸出該主字元線驅動信號；一次位址預先解碼器，係預先解碼和輸出剩餘之數個位址；數個次字元線驅動單元，係輸出次位址預先解碼器之各個輸出作為次字元線驅動信號，以及將該次字元線驅動信號之一輸出節點預先充電；及一加諸該主字元線驅動信號和該些次字元線驅動信號之字元線驅動單元，其中該字元線驅動單元由於該主字元線驅動信號和次字元線驅動信 號致能而同步驅動數條字元線。
- 如申請專利範圍第13項之半導體測試器，其中各個次字元線驅動單元包括：一位移單元，係將由該次位址預先解碼器輸出之信號之電位位移；一拴鎖單元，係拴鎖該位移單元之輸出；一輸出單元，係反向地驅動該拴鎖單元之輸出，以輸出該次字元線驅動信號；及一預先充電單元，係依據該多重字元線測試信號將該位移單元之一輸出節點預先充電。
- 如申請專利範圍第14項之半導體測試器，其中該預先充電單元包括：一第一反相器，係使該多重字元線測試信號反相；一NAND閘，係接收該第一反相器之輸出及一在測試模式被致能之控制信號；及一第二反相器，係使該NAND閘之輸出反相，及傳送該NAND閘之輸出至該位移單元。
- 一種測試一半導體之方法，包括以下步驟：當一預燒測試信號被禁能，輸出一多重字元線測試信號，該多重字元線測試信號係與以記憶庫為基準之記憶庫控制信號同步；當該多重字元線測試信號被致能時，將對應 之主字元線驅動信號致能、一次位址預先解碼之次字元線驅動信號致能、以及依據該主字元線驅動信號和該次字元線驅動信號同步驅動數條字元線；及在該多重字元線測試信號被禁能時，將數條被驅動之字元線預先充電。
- 如申請專利範圍第16項之測試一半導體之方法，其中該記憶庫控制信號係依據一主動信號被致能，依據一預先充電信號被禁能。
- 如申請專利範圍第16項之測試一半導體之方法，其中該多重字元線測試信號在該預燒測試信號被致能時維持在致能狀態。
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