TWI382520B - 帶有整合旁路電容器的緊密半導體封裝及其方法 - Google Patents

帶有整合旁路電容器的緊密半導體封裝及其方法 Download PDF

Info

Publication number
TWI382520B
TWI382520B TW098141759A TW98141759A TWI382520B TW I382520 B TWI382520 B TW I382520B TW 098141759 A TW098141759 A TW 098141759A TW 98141759 A TW98141759 A TW 98141759A TW I382520 B TWI382520 B TW I382520B
Authority
TW
Taiwan
Prior art keywords
semiconductor package
stacked
flat top
board
interconnect
Prior art date
Application number
TW098141759A
Other languages
English (en)
Other versions
TW201023334A (en
Inventor
Francois Hebert
Kai Liu
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/330,381 external-priority patent/US8062932B2/en
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW201023334A publication Critical patent/TW201023334A/zh
Application granted granted Critical
Publication of TWI382520B publication Critical patent/TWI382520B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Description

帶有整合旁路電容器的緊密半導體封裝及其方法
本發明涉及電子系統封裝領域。更確切地說，本發明用於半導體晶片的物理級封裝。
由於具有高集成密度、相當低的靜態漏電流以及不斷提升的功率容量，功率金屬氧化物半導體場效應管仍然廣泛應用於開關電源和變頻器等電力電子學領域。而且功率金屬氧化物半導體場效應管還具有許多非常重要的特點，比如：不斷增加的集成度、日益減小的封裝尺寸以及隨之而來的消費者市場上對於散熱不斷提高的要求。
下面列舉一些美國申請12/326,065中提到的相關原有技術：
“DirectFET”技術（美國專利6,624,522，美國專利7,285,866和美國專利申請公開2007/0284722）；
名為“含有漏極夾片的半導體晶片封裝”的美國專利6,777,800；
相同受讓人的名為“具有互聯壓窩板的半導體封裝”的美國申請11/799,467；
名為“帶有直連引線的積體電路晶片封裝”的美國專利6,249,041；
名為“功率器件的自定心電極”的美國專利4,935,803；
相同受讓人的名為“具有互聯橋板的半導體封裝”的美國專利申請公開20080087992；
相同受讓人的名為“用於半導體設備封裝的導電夾片”的美國專利申請號12/130,663；
相同受讓人的名為“帶有窗式陣列的頂部曝光夾片”的美國專利申請號12/237953；
在2008年5月18-22日，於佛羅里達州奧蘭多市舉行的第20屆關於功率半導體設備&積體電路的國際研討會的IEEE會議論文集的第315-318頁，T. Hashimoto等人發表了一篇名為“帶有貼裝電容的用於穩壓器中減小的寄生電感的系統級封裝”的論文，該論文提出了一種用於穩壓器（VR）的貼裝輸入電容的先進的系統級封裝（SiP）。為了便於敍述，下文中將該論文簡稱為“IEEE論文”。第1圖來自於IEEE論文，一個含有寄生電感（Ls1-Ls6）的單相穩壓電路以及一個系統級封裝（SiP），此封裝帶有高邊和低邊金屬氧化物半導體場效應管和一個驅動積體電路。相應地，第1A圖和第1B圖分別為在印刷電路板（PCB）上的系統級封裝（SiP）的橫截面示意圖。
在第1A圖所示的系統級封裝（SiP）中，輸入電容貼裝於印刷電路板上，金屬氧化物半導體場效應管通過銅引腳連接到引線框上。由於從輸入電容到系統級封裝之間存在寄生電感（第1圖中的Ls1和Ls6），由此算出系統級封裝的寄生電感為0.87nH。在第1B圖所示的貼裝輸入電容的先進的系統級封裝中，由於從輸入電容到系統級封裝之間存在一個微型回路，因此寄生電感減小了50%以上（從0.87nH減小至0.39nH）。金屬氧化物半導體場效應管的上層電極（即高邊金屬氧化物半導體場效應管的漏極與低邊金屬氧化物半導體場效應管的源極）通過貼裝輸入電容的銅引腳連接在引線框上。高邊和低邊金屬氧化物半導體場效應管貼裝在同一個引線框上，引線框連接在輸出電感上。將高邊金屬氧化物半導體場效應管晶片翻轉，以使其漏極朝上，便於連接到輸入電容的正極端子上。第1B圖所示的先進的系統級封裝的另一優點在於，其貼裝電容的等效串聯電阻（ESR）較低，有利於降低諧振電流帶來的電容損失。
因此，IEEE論文中所述的封裝概念，是基於標準底部漏極金屬氧化物半導體場效應管晶片的倒裝晶片方法。銅引腳用於將金屬氧化物半導體場效應管晶片的頂部連接到引線框上。就IEEE論文中提供的照片來看，儘管關於輸入電容Cin是如何貼裝在系統級封裝的頂部上的結構細節較為有限，但是並沒有證據可以證明系統級封裝在用於增大輸入電容頂部散熱的微型接觸孔外面的頂部曝光。另一結論是：除了輸入電容Cin的末端之外，IEEE論文中所述的系統級封裝，在高邊和低邊金屬氧化物半導體場效應管晶片的上方，並沒有大範圍的頂部曝光。
因此，鑒於以上所述的原有技術，在降低系統級封裝的寄生電感與電阻、降低其輸入電容的等效串聯電阻（ESR）、以及減少其封裝熱阻的同時，仍然十分需要進一步減小帶有整合輸入電容功率半導體器件系統級封裝的尺寸。
本發明提出了一種帶有整合旁路電容器的緊密半導體封裝。此緊密半導體封裝包括：
一個帶有數個終端引線的電路襯底，用於外部電接線；
數個底面連接在電路襯底上面的半導體晶片；
數個高度－自適應的互聯板，用於將每個半導體晶片的頂部接觸區連接和互聯至電路襯底上，在三維成型的同時，適應頂部接觸區和電路襯底之間的高度差，於是形成頂部接觸區與終端引線之間的電接線；
第一個高度－自適應的互聯板結構具有一個第一平頂區域，第二個高度－自適應的互聯板結構具有一個第二平頂區域，此區域與第一平頂區域一樣高；
一個帶有兩個末端電容器端子的旁路電容器，堆積在兩個互聯板結構上，並通過第一平頂區域和第二平頂區域連接在互聯板結構上。
所述的兩個末端電容器端子，可以位於電容器的對面末端處，可以是纏繞結構，或者僅僅位於電容器的底面上。
作為一種實質結構變化的形式，高度－自適應的互聯板分為：
第一低熱阻緊密互聯板，用於將半導體晶片的頂部接觸區同電路襯底連接和互聯。
第二低熱阻堆積式互聯板的每一個互聯板都堆積、互聯在選定的緊密互聯板上，以便增加緊密半導體封裝的有效頂端散熱，並/或優化與旁路電容器的連接。
此結構可以細化為, 緊湊半導體的封裝含有一種成型封裝劑，用於密封半導體封裝的大部分，只曝光平頂區域的頂部。或者，也可選用成型封裝劑密封半導體封裝的大部分，只曝光旁路電容器的頂部，以保持有效的頂端散熱。
此結構可以改進為，至少一個堆積式互聯板的頂部，在其連接緊密互聯板的相應位置處含有一個週邊突出部。此突出部最大限度地佔據了堆積式互聯板的頂面積，用於為下面的緊密互聯板散熱，而不受其他區域的限制。同樣道理，每個緊密互聯板的形狀和尺寸都不依賴於它對應的堆積式互聯板的頂面積，以使它們在半導體晶片上相應的連接面積達到最大，這就降低了它們的關聯擴散電阻。可以通過部分刻蝕堆積式互聯板的底面，製造週邊突出部。也可以通過三維成型一個堆積式互聯板，製造週邊突出部。
另一典型實施例是，緊密互聯板或堆積式互聯板包含數個鎖扣環，這些鎖扣環同周圍的數個終端引線互相嚙合，以使半導體晶片在半導體封裝過程中的旋轉蠕動最小。
另一典型實施例是，電路襯底可以是一個帶有導電晶片座的引線框，以便連接半導體晶片。或者，電路襯底也可以是一個帶有數個散熱孔的迭片電路，以便增強底部散熱。
另一典型實施例是，半導體晶片和旁路電容器都是功率轉換電路輸出級的組成元件，其中半導體晶片包含一個源極位於底部的高邊（BSHS）金屬氧化物半導體場效應管和一個低邊（LS）金屬氧化物半導體場效應管。
本發明提出了另一種可選的帶有整合旁路電容器的緊密半導體封裝，它包括：
一個帶有第一終端引線的電路襯底，以便外部電接線；
第一高度－自適應的互聯板，以便與半導體晶片的頂部接觸區連接，形成用於外部電接線的第二終端引線，在三維成型的同時，適應頂部接觸區和第二終端引線之間的高度差。
第一高度－自適應互聯板的第一互聯板結構具有一個第一平頂區域，第二高度－自適應互聯板的第二互聯板結構具有一個第二平頂區域，此區域與第一平頂區域一樣高。
一個帶有兩個末端電容器端子的旁路電容器，堆積在兩個互聯板結構上，並通過第一平頂區域和第二平頂區域連接在互聯板結構上。
本發明提出了一種半導體封裝方法，此封裝含有一個旁路電容器，以及數個同高度－自適應的緊密互聯板和高度－自適應的堆積式互聯板相互連接的半導體晶片。這種方法包括：
a) 製備一個帶有數個終端引線的電路襯底，以便外部電接線；
b）製備半導體晶片，並貼裝在電路襯底上；
c）在半導體晶片和電路襯底的頂部接觸區，製備並貼裝數個緊密互聯板，以便在頂部接觸區和終端引線之間的電接線；
d）在所選的數個緊密互聯板上，製備並貼裝數個堆積式互聯板，同時確保第一堆積式互聯板具有一個第一平頂區域，第二堆積式互聯板具有一個第二平頂區域，且與第一平頂區域相持平；
e）在封裝過程中，使密封劑成型；
f）除去頂部成型密封劑，使得第一平頂區域和第二平頂區域的頂面完全裸露；
g）製備末端帶有兩個終端電容端子的旁路電容器，在兩個堆積式互聯板的結構上，通過第一平頂區域和第二平頂區域，堆積並連接旁路電容器。
封裝方法的另一種方案是，上述的e）和f）可以用以下替代：
e）在第一平頂區域和第二平頂區域的頂面上沉積一層可分離的掩膜；
f）在封裝過程中，使密封劑成型，然後除去可分離的掩膜，使得第一平頂區域和第二平頂區域的頂面完全裸露。
封裝方法的另一種方案是，上述的e）、f）和g）可以用以下替代：
e）製備末端帶有兩個終端電容端子的旁路電容器，在兩個堆積式互聯板的結構上，通過第一平頂區域和第二平頂區域，堆積並連接旁路電容器；
f）在封裝過程中，使密封劑成型；
g）任選，除去頂部成型密封劑，使得第一平頂區域和第二平頂區域的頂面完全裸露。
對於本領域的技術人員而言，本發明及其數個實施例將在說明書的以下內容中詳細闡述。
本文所含的上述及以下說明和附圖，僅僅關注一個或多個本發明當前的最佳實施例，並對一些典型的可選擇的方法與/或可選的實施例加以說明。因此，本說明和附圖僅用作解釋說明，並不能以此局限本發明的範圍。本領域的技術人員可以輕鬆識別各種變化、修改以及替換。這些變化、修改和替換應被認為屬於本發明的保護範圍。
第2圖表示本發明的一個含有半導體晶片一520a和半導體晶片二520b的第一部分半導體封裝500。第一部分的半導體封裝500包括：
一個電路襯底，即本圖中的引線框502，含有數個終端引線506a和506b，以便外部電接線；
半導體晶片一520a和半導體晶片二520b的底面分別通過其晶片座一504a和晶片座二504b連接在引線框502上。也可選擇，在一個晶片座上同時容納兩個半導體晶片520a和520b；
一個低熱阻、低電阻的緊密互聯板一526a，用於將半導體晶片一520a的頂部接觸區和引線框502連接並互聯，在三維成型的同時，適應頂部接觸區和引線框之間的高度差，於是形成半導體晶片一520a頂部接觸區與終端引線506a之間的電接線；
同樣地，一個低熱阻、低電阻的緊密互聯板二526b，用於將半導體晶片二520b的頂部接觸區和引線框502連接並互聯，在三維成型的同時，適應頂部接觸區和引線框之間的高度差，於是形成半導體晶片一520b頂部接觸區與終端引線506b之間的電接線；
一個低熱阻的堆積式互聯板一530a，通過粘合劑528a或一種相似的材料，堆積並連接在緊密互聯板526a上，以便增加部分半導體封裝的有效頂端散熱。同樣地，一個低熱阻的堆積式互聯板二530b，通過粘合劑528b或一種相似的材料，堆積並連接在緊密互聯板526b上，以便增加部分半導體封裝的有效頂端散熱。應當注意到，堆積式互聯板一530a具有一個第一平頂區域534a，堆積式互聯板二530b具有一個第二平頂區域534b，它同第一平頂區域534a一樣高。還應當注意到，堆積式互聯板一530a的頂部具有一個底面部分刻蝕的週邊突出部532a，532a位於緊密互聯板一526a上方，而且堆積式互聯板二530b的頂部具有一個底面部分刻蝕的週邊突出部532b，532b位於緊密互聯板二526b上方。此設計也可變為，通過堆積式互聯板的三維成型，產生週邊突出部。正如美國申請12/326,065中所述，緊密互聯板和堆積式互聯板，同帶有週邊突出部的堆積式互聯板相互連接，這種連接會使用於散熱的平頂區域裸露的面積達到最大，而不受來自於下面緊密互聯板的其他區域的限制。它們的相互連接還會使晶片－終端引線之間的電阻和晶片－外界環境之間的熱阻都達到最小，同時增加頂端晶片電極的數量，並提升高度較低的板的性能。與本發明的一個實施例一致，成型密封劑535覆蓋了部分半導體封裝的除了第一和第二平頂區域534a和534b以外的大部分區域。經由此例，半導體晶片一520a可以是一個低邊（LS）金屬氧化物半導體場效應管，半導體晶片二520b可以是一個高邊（HS）金屬氧化物半導體場效應管。
第3A圖至第3D圖表示本發明的另外四個部分半導體封裝600、700、800和900，其中每一個都含有位於引線框上的兩個半導體晶片。第3A圖中的部分半導體封裝600在引線框602上封裝了半導體晶片一620a和半導體晶片二620b。緊密互聯板一626a和堆積式互聯板一630a，用於將半導體晶片一620a的頂部接觸區的大部分區域和引線框602的終端引線606b相互連接起來。緊密互聯板二626b和堆積式互聯板二630b，用於將半導體晶片二620b的頂部接觸區的大部分區域和引線框602的終端引線606f、606g以及606h相互連接起來。另外，還有一個額外的互聯板626c，用於將半導體晶片一620a的頂部接觸區的小部分區域和引線框602的終端引線606a相互連接起來。例如，頂部接觸區的小部分區域如果是金屬氧化物半導體場效應管半導體晶片的頂部柵極接點，那麼這時額外的互聯板626c就是一個柵極夾片。連接線622b用於將半導體晶片二620b的頂部接觸區的小部分區域和引線框602的引線606e相互連接起來。應當注意到，堆積式互聯板一630a具有一個第一平頂區域634a，堆積式互聯板二630b具有一個第二平頂區域634b，634b與第一平頂區域634a一樣高。
第3B圖中的部分半導體封裝700在引線框702上封裝了半導體晶片一720a和半導體晶片二720b。緊密互聯板一726a和堆積式互聯板一730a，用於將半導體晶片一720a的頂部接觸區的大部分區域和引線框702的終端引線706b相互連接起來。緊密互聯板二726b和堆積式互聯板二730b，用於將半導體晶片二720b的頂部接觸區的大部分區域和引線框702的終端引線706f、706g以及706h相互連接起來。另外，連接線一722a用於將半導體晶片一720a的頂部接觸區的小部分區域和引線框702的引線706a相互連接起來，連接線二722b用於將半導體晶片二720b的頂部接觸區的小部分區域和引線框702的引線706e相互連接起來。應當注意到，堆積式互聯板一730a具有一個第一平頂區域734a，堆積式互聯板二730b具有一個第二平頂區域734b，734b與第一平頂區域734a一樣高。還應當注意到，堆積式互聯板一730a具有一個底面部分刻蝕的週邊突出部732a，堆積式互聯板二730b也具有一個底面部分刻蝕的週邊突出部732b，它們同連接線一722a和連接線二722b具有相同特性。
第3C圖中的部分半導體封裝800在引線框802上封裝了半導體晶片一820a和半導體晶片二820b。緊密互聯板一826a和堆積式互聯板一830a，用於將半導體晶片一820a的頂部接觸區的大部分區域和引線框802的終端引線806b相互連接起來。緊密互聯板二826b和堆積式互聯板二830b，用於將半導體晶片二820b的頂部接觸區的大部分區域和引線框802的終端引線806f、806g以及806h相互連接起來。另外，連接線一822a用於將半導體晶片一820a的頂部接觸區的小部分區域和引線框802的引線806a相互連接起來，連接線二822b用於將半導體晶片二820b的頂部接觸區的小部分區域和引線框802的引線806e相互連接起來。應當注意到，堆積式互聯板一830a具有一個第一平頂區域834a，堆積式互聯板二830b具有一個第二平頂區域834b，834b與第一平頂區域834a一樣高。第二，堆積式互聯板一830a和堆積式互聯板830b分別具有頂面壓窩831a和831b，用於鎖住在緊密互聯板一826a和緊密互聯板二826b上的底部壓窩（圖中沒有畫出），以便減小相關的粘著應力，增強相關的粘著劑流動。另外，美國申請12/326,065中所述的錨定孔、梳狀物和窗戶之間平面外的導電橋等高度較低的結構的其他特性也可以加入到任一或全部堆積式互聯板上。第三，堆積式互聯板二830b具有一個鎖扣環829b，829b的位置和尺寸取決於，堆積式互聯板二830b與緊密互聯板二826b的連接，要使得鎖扣環同周圍的終端引線806f和806g互相嚙合，以便半導體晶片二820b和緊密互聯板二826b在部分半導體封裝800的封裝過程中產生的旋轉蠕動最小。堆積式互聯板一830a有一個類似的鎖扣環829a。第四，堆積式互聯板一830a和堆積式互聯板二830b的頂部區域是特製的，它們分別略小於緊密互聯板一826a和緊密互聯板二826b的頂部區域，以致於產生一系列狹長帶828a和828b。在接下來密封帶有成型密封劑的部分半導體封裝800時，這些狹長帶828a和828b將用於增強成型密封劑在部分半導體封裝800上的粘著力。
第3D圖中的部分半導體封裝900在引線框902上封裝了半導體晶片一920a和半導體晶片二920b。緊密互聯板一926a和堆積式互聯板一930a，用於將半導體晶片一920a的頂部接觸區的大部分區域和引線框902的終端引線906b相互連接起來。緊密互聯板二926b和堆積式互聯板二930b，用於將半導體晶片二920b的頂部接觸區的大部分區域和引線框902的終端引線906f、906g以及906h相互連接起來。另外，連接線一922a用於將半導體晶片一920a的頂部接觸區的小部分區域和引線框902的引線906a相互連接起來，連接線二922b用於將半導體晶片二920b的頂部接觸區的小部分區域和引線框902的引線906e相互連接起來。應當注意到，堆積式互聯板一930a具有一個第一平頂區域934a，堆積式互聯板二930b具有一個第二平頂區域934b，934b與第一平頂區域934a一樣高。另外，堆積式互聯板二930b具有一個鎖扣環929b，929b的位置和尺寸取決於，當堆積式互聯板二930b連接在緊密互聯板二926b上時，要使得鎖扣環同周圍的終端引線906f和906g互相嚙合，以便半導體晶片二920b和緊密互聯板二926b在部分半導體封裝900的封裝過程中產生的旋轉蠕動最小。堆積式互聯板一930a有一個類似的鎖扣環929a。
第4A圖和第4B圖表示本發明的帶有成型封裝劑1030的緊密半導體封裝1000a的完整形式。第4A圖中，部分半導體封裝1000，可通過將成型密封劑1030在本發明之前所述的任意一個部分半導體封裝（第2A圖、第3A圖至第3D圖）上注塑成型，然後除去成型密封劑1030的頂部，直到它們對應的堆積式互聯板的第一平頂區域1034a和第二平頂區域1034b裸露出來，這樣才能保持有效的頂部散熱。基礎引線框1002的各種終端引線1006e、1006f、1006g和1006h也必定通過成型密封劑1030裸露出來，便於進行外部電接線。旁路電容器1050的末端帶有兩個末端電容端子1050a和1050b，然後將旁路電容器1050堆積並連接在兩個平頂區域1034a和1034b上。它的末端電容端子1050a和1050b纏繞在電容器的末端，然而也可以將它們放置在底邊上。本發明的一個最佳實施例是將一個外形緊湊的表面組裝器件（SMD）類型的電容用作旁路電容1050。這樣一來，旁路電容器1050就緊密連接在半導體封裝1000a上，互聯寄生阻抗（電感和等效串聯電阻（ESR））也隨之降低。
第5圖表示本發明的另一種帶有成型密封劑1030的緊密半導體封裝1000b。其中部分半導體封裝的製備可以通過將本發明之前所述的部分半導體封裝（第2A圖、第3A圖至第3D圖）的兩個平頂區域1034a和1034b（本圖中不可見）上的表面組裝器件（SMD）類型的電容器1050堆積並互聯起來。將成型密封劑1030注塑到正在進行的封裝中，然後除去成型密封劑1030的頂部，直到旁路電容器1050的頂面裸露出來。與第4B圖所示的半導體封裝1000a相比，旁路電容器1050非常穩固地嵌入半導體封裝1000b中，半導體封裝1000b具有更好的整體密封性，但是有效的頂端散熱卻相對1000a要差一些。
對於本領域的技術人員，應該已經掌握，本發明在實施過程中，儘管可以在帶有緊密旁路電容的緊密半導體封裝時，將堆積式互聯板封裝進去，但這並不是必須的。以第3A圖中的部分半導體封裝600為例，如果沒有堆積式互聯板630a和630b，那麼只需要保證每一個緊密互聯板626a和626b都有一個平頂區域，這些平頂區域分別與第一平頂區域634a和第二平頂區域634b類似，每個高度都相同，以便緊密連接在旁路電容器上。而且，在本發明範疇內，為了方便外部電接線，用一個具有數個終端引線的迭片電路作為電路襯底，而不是用引線框。但是，為了保證有效的底部散熱，迭片電路應該含有數個導熱通孔。此外，每個半導體晶片620a和620b的方向都是襯底向下，或倒置在覆晶結構中。為了更大限度地發揮本發明的優勢，下面列舉幾項關於選擇材料屬性方面的原則：
電路襯底應導熱、導電；緊密互聯板應導電、導熱；堆積式互聯板應導熱或既導熱又導電。
參見第3A圖、第4A圖和第4B圖，本發明半導體封裝1000a的封裝方法包括：
a）製備一個帶有各種終端引線606a、606b、606f、606g和606h的引線框602，用於外部電接線。例如，為了滿足行業標準，實現線腳向外，應使用行業標準的DFN引線框。將粘著劑塗覆在引線框壓模墊和數個終端引線上。製作粘著劑可以用焊膏、導電和/或導熱的環氧樹脂等，這樣它就能夠抵禦高溫或紫外線。
b）在引線框602的引線框壓模墊上安裝兩個半導體晶片620a和620b。更確切地說，可以仿照標準晶片固定工藝，將半導體晶片620a和620b通過焊錫焊接在引線框602上。半導體晶片620a和620b上應使用可焊接的頂部金屬。比如，金屬氧化物半導體場效應管晶片的頂部源極和柵極的焊盤上裸露的金屬鋁，應用無電沉積上NiAu。
c）在半導體晶片620a和620b的頂部接觸區分別安裝緊密互聯板626a和626b，引線框602用於在頂部接觸區和各種終端引線606a、606b、606f、606g和606h之間的電接線。更確切地說，可以通過焊接晶片完成安裝。同樣地，緊密互聯板三626c可以同時安裝在半導體晶片一620a的另一個頂部接觸區以及終端引線606a上。粘著劑塗覆在緊密互聯板626a和626b上。
d）在緊密互聯板626a和626b上分別安裝堆積式互聯板630a和630b。更確切地說，可以通過焊接完成安裝。也可以選用導電、導熱的環氧樹脂完成安裝。處理此封裝，並啟動各種粘著劑，以便在堆積式互聯板630a、630b和緊密互聯板626a、626b之間形成緊密穩固的連接。封裝處理過程可以使用高溫、紫外線等，讓焊錫膏回流或讓環氧樹脂固化。重要的是，各種相關的半導體晶片的厚度、板的厚度以及粘著劑的厚度取決於要使第二平頂區域634b與第一平頂區域634a高度一致。
e）在封裝過程中，使成型密封劑1030成型。
f）除去成型密封劑1030的頂部，直到堆積式互聯板630a和630b的兩個平頂區域裸露出來。更確切地說，可以通過機械研磨除去成型密封劑。
g）通過兩個平頂區域，在兩個堆積式互聯板630a和630b上堆積並連接旁路電容器1050。
如上所述，用於製備第5圖所示的緊密半導體封裝1000b的上述步驟e）和f）可以用以下方法代替：
在封裝過程中，在兩個平頂區域1034a和1034b上堆積並連接表面組裝器件（SMD）類型的旁路電阻器1050，使成型密封劑1030成型，然後除去成型密封劑1030的頂部，直到旁路電容器1050的頂面裸露出來為止。
提出了一種帶有緊密互聯板、堆積式互聯板以及整合旁路電容器的緊密半導體封裝，用於封裝半導體晶片，可以同時降低晶片－終端的電阻、晶片－外界環境的熱阻以及旁路電容器的互聯寄生阻抗。對於本領域的技術人員應該能夠掌握，所述的各種實施例只要通過簡單的改動，就能用於許多其他的應用。儘管上述說明包含許多特例，但是這些特例僅用於對本發明現有的數個最佳實施例作解釋說明，不能據此局限本發明的範圍。例如，本發明的半導體封裝系統不僅適用于本文所述的金屬氧化物半導體場效應管晶片，而且更加適用於範圍很廣的半導體晶片的封裝，如絕緣柵雙極電晶體以及由SiGe、SiC、GaAs和GaN製備的晶片。又例如，本發明還可擴展用於製造堆積式互聯板的多層。
通過上述說明和附圖，提出了數個關於特殊結構的實施例。本領域的技術人員如能將本發明應用到數個其他特殊領域中去，那將是令人欣喜的。無需過多的實驗，本領域的技術人員就應能掌握這些實施例。因此，從本專利檔出發，本發明的範圍並不僅局限於上述說明中的典型實施例，而是由申請專利範圍書中聲明。基於申請專利範圍書中的內容和範圍，所作的任何和全部修正，都將被認為屬於本發明的保護範疇。
儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
PCB‧‧‧印刷電路板
500、600、700、800、900、1000‧‧‧部分半導體封裝
502、602、702、802、902‧‧‧引線框
504a‧‧‧晶片座一
504b‧‧‧晶片座二
506a、506b、606a、606b、606e、606f、606g、606h、706a、706b、706e、706f、706g、706h、806a、806b、806e、806f、806g、806h、906a、906b、906e、906f、906g、906h、1006e、1006f、1006g、1006h‧‧‧終端引線
520a、620a、720a、820a、920a‧‧‧半導體晶片一
520b、620b、720b、820b、920b‧‧‧半導體晶片二
526a‧‧‧低熱阻、低電阻的緊密互聯板一
526b‧‧‧低熱阻、低電阻的緊密互聯板二
528a、528b‧‧‧粘合劑
530a‧‧‧低熱阻的堆積式互聯板一
530b‧‧‧低熱阻的堆積式互聯板二
532a、532b、732a、732b‧‧‧底面部分刻蝕的週邊突出部
534a、634a、734a、834a、934a、1034a‧‧‧第一平頂區域
534b、634b、734b、834b、934b、1034b‧‧‧第二平頂區域
535、1030‧‧‧成型密封劑
622b‧‧‧連接線
626a、626b、626c‧‧‧緊密互聯板
630a、630b‧‧‧堆積式互聯板
722a、822a、922a‧‧‧連接線一
722b、822b、922b‧‧‧連接線二
726a、826a、926a‧‧‧緊密互聯板一
726b、826b、826b‧‧‧緊密互聯板二
730a、830a、930a‧‧‧堆積式互聯板一
730b、830b、930b‧‧‧堆積式互聯板二
828a、828b‧‧‧狹長帶
829a、829b、929a、929b‧‧‧鎖扣環
831a、831b‧‧‧頂面壓窩
1000a、1000b‧‧‧緊密半導體封裝
1002‧‧‧基礎引線框
1050‧‧‧旁路電容器
1050a、1050b‧‧‧末端電容端子
第1圖為一個IEEE論文中原有技術的單相穩壓器電路，含有一個配有高邊和低邊金屬氧化物半導體場效應管以及驅動積體電路的系統級封裝；
第1A圖和第1B圖為IEEE論文中原有技術的印刷電路板上的系統級封裝的兩個對應的橫截面示意圖；
第2圖為本發明的第一部分的半導體封裝，在一個引線框上含有兩個半導體晶片；
第3A圖至第3D圖為本發明的四個其他部分的半導體封裝，在一個引線框上，每個封裝都包含兩個半導體晶片；
第4A圖至第4B圖為本發明的一種完整的帶有成型密封劑的緊密半導體封裝；
第5圖表示本發明的一種可選的帶有成型密封劑的緊密半導體封裝。
502‧‧‧引線框
504a‧‧‧晶片座一
504b‧‧‧晶片座二
506a、506b‧‧‧終端引線
520a‧‧‧半導體晶片一
520b‧‧‧半導體晶片二
526a‧‧‧低熱阻、低電阻的緊密互聯板一
526b‧‧‧低熱阻、低電阻的緊密互聯板二
528a、528b‧‧‧粘合劑
530a‧‧‧低熱阻的堆積式互聯板一
530b‧‧‧低熱阻的堆積式互聯板二
532a、532b‧‧‧底面部分刻蝕的週邊突出部
534a‧‧‧第一平頂區域
534b‧‧‧第二平頂區域
535‧‧‧成型密封劑

Claims (25)

  1. 一種帶有整合旁路電容器的緊密半導體封裝，其特徵在於，該半導體封裝包括：
    一個帶有數個終端引線的電路襯底，用於外部電接線；
    數個底面連接在電路襯底上面的半導體晶片；
    數個高度－自適應的互聯板 ，用於將每個半導體晶片的頂部接觸區連接和互聯至電路襯底上，在三維成型的同時，適應頂部接觸區和電路襯底之間的高度差，於是形成頂部接觸區與終端引線之間的電接線；
    第一個高度－自適應的互聯板結構具有一個第一平頂區域 ，第二個高度－自適應的互聯板結構具有一個第二平頂區域 ，此區域與第一平頂區域一樣高；
    一個帶有兩個末端電容器端子的旁路電容器 ，堆積在兩個互聯板結構上，並通過第一平頂區域和第二平頂區域連接在互聯板結構上；
    其中，旁路電容器緊密整合在半導體封裝內，降低了互聯寄生阻抗。
  2. 一種帶有整合旁路電容的緊密半導體封裝，其特徵在於，該半導體封裝包括：
    一個帶有數個終端引線的電路襯底，用於外部電接線；
    數個底面連接在電路襯底上面的半導體晶片；
    第一高度－自適應的互聯板，用於將所述的半導體晶片的頂部接觸區連接和互聯至所述的電路襯底上，在三維成型的同時，適應頂部接觸區和電路襯底之間的高度差，於是形成所述的頂部接觸區與所述的終端引線之間的電接線；
    第二高度－自適應的互聯板，用於連接所述的半導體晶片的頂部接觸區，形成數個終端引線，用於外部電接線，並在三維成型的同時，適應之間的高度差；
    所述的第一高度－自適應的互聯板的第一部分還包括一個第一平頂區域,其第二部分還包括一個和第一平頂區域一樣高的第二平頂區域；
    以及一個帶有兩個末端電容端子的旁路電容器，堆積在兩個互聯板部分上，並通過第一平頂區域和第二平頂區域連接在互聯板上；
    其中，旁路電容器緊密整合在半導體封裝內，降低了互聯寄生阻抗。
  3. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的數個高度－自適應的互聯板還包括：
    第一低熱阻、低電阻的緊密互聯板，用於連接和互聯所述的半導體晶片的頂部接觸區與所述的電路襯底；
    和第二低熱阻的堆積式互聯板，每個第二堆積式互聯板都堆積並連接在所選的緊密互聯板上，以便增加緊密半導體封裝的有效散熱。
  4. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，還包括一種成型密封劑，用於密封半導體封裝中的大部分區域，除了旁路電容器的頂面以外，以便保持有效的頂部散熱。
  5. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，還包括一種成型密封劑，用於密封半導體封裝中的大部分區域，除了第一平頂區域和第二平頂區域以外。
  6. 如申請專利範圍第3項中所述的緊密半導體封裝，其特徵在於，還包括一種成型密封劑，用於密封半導體封裝中的大部分區域，除了旁路電容器的頂面以外，以便保持有效的頂部散熱。
  7. 如申請專利範圍第3項中所述的緊密半導體封裝，其特徵在於，還包括一種成型密封劑，用於密封半導體封裝中的大部分區域，除了第一平頂區域和第二平頂區域以外。
  8. 如申請專利範圍第3項中所述的緊密半導體封裝，其特徵在於，其中至少一個堆積式互聯板的頂部還含有一個在緊密互聯板上的週邊突出部，此突出部使得所述的至少一個堆積式互聯板的頂面區域達到最大，用於為下面的緊密互聯板散熱，而不受其他區域的限制。
  9. 如申請專利範圍第8項中所述的緊密半導體封裝，其特徵在於，其中所述的至少一個堆積式互聯板週邊在其低邊被部分刻蝕，以生成週邊突出部。
  10. 如申請專利範圍第8項中所述的緊密半導體封裝，其特徵在於，其中所述的至少一個堆積式互聯板三維成型，以生成週邊突出部。
  11. 如申請專利範圍第8項中所述的緊密半導體封裝，其特徵在於，其中每個所述的選定的緊密互聯板的形狀和尺寸都不依賴於它對應的堆積式互聯板的頂面積，以使它們在半導體晶片上相應的連接面積達到最大，這就降低了它們的關聯擴散電阻。
  12. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的至少一個高度-自適應的緊密互聯板還包含數個鎖扣環，這些鎖扣環同周圍的數個終端引線互相嚙合，以使半導體晶片在半導體封裝過程中的旋轉蠕動最小。
  13. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的至少一個堆積式互聯板還包含數個鎖扣環，這些鎖扣環同周圍的數個終端引線互相嚙合，以使半導體晶片在半導體封裝過程中的旋轉蠕動最小。
  14. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中至少一個堆積式互聯板還含有數個平面外的導電橋，用於彈性連接所述的選定的數個緊密互聯板。
  15. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的電路襯底是一個含有導電壓範本的引線框，用於連接若干半導體晶片。
  16. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的電路襯底是一個含有數個終端引線的迭片電路，用於增加底部散熱。
  17. 如申請專利範圍第1項中所述的緊密半導體封裝，其特徵在於，其中所述的半導體晶片的數量還包括一個高邊金屬氧化物半導體場效應管和一個低邊金屬氧化物半導體場效應管，這兩個場效應管和所述的旁路電容器構成了一個功率轉換電路。
  18. 如申請專利範圍第3項中所述的緊密半導體封裝，其特徵在於，其中所述的半導體晶片的數量還包括一個高邊金屬氧化物半導體場效應管和一個低邊金屬氧化物半導體場效應管，這兩個場效應管和所述的旁路電容器構成了一個功率轉換電路。
  19. 如申請專利範圍第18項中所述的緊密半導體封裝，其特徵在於，其中所述的高邊金屬氧化物半導體場效應管為底部源極型高邊金屬氧化物半導體場效應管。
  20. 如申請專利範圍第18項中所述的緊密半導體封裝，其特徵在於，還包括一種成型密封劑，用於密封半導體封裝中的大部分區域，除了第一平頂區域和第二平頂區域以外。
  21. 一種帶有旁路電容器及與數個高度-自適應的緊密互聯板和高度-自適應的堆積式互聯板相互連接的數個半導體晶片的半導體封裝方法，其特徵在於，此方法包括：
    a）製備一個帶有數個終端引線的電路襯底，以便外部電接線；
    b）製備半導體晶片，並貼裝在電路襯底上；
    c）在所述的半導體晶片和所述的電路襯底的頂部接觸區，製備並貼裝數個緊密互聯板，以便在所述的頂部接觸區和所述的終端引線之間的電接線；
    d）在所選的數個緊密互聯板上，製備並貼裝數個堆積式互聯板，同時確保第一堆積式互聯板具有一個第一平頂區域，第二堆積式互聯板具有一個第二平頂區域，且與第一平頂區域相持平；
    e）製備一個末端帶有兩個終端電容端子的旁路電容器，在兩個堆積式互聯板的結構上，通過第一平頂區域和第二平頂區域，堆積並連接旁路電容器。
  22. 如申請專利範圍第21項所述的半導體封裝方法，其特徵在於，所述的方法d）之後還包括以下步驟：
    d1）在封裝過程中，使密封劑成型；
    d2）除去頂部成型密封劑，使得第一平頂區域和第二平頂區域的頂面完全裸露。
  23. 如申請專利範圍第21項所述的半導體封裝方法，其特徵在於，所述的方法還包括：
    f）在所述的旁路電容器的頂面上放置一層可分離的掩膜；
    g）在封裝過程中，使密封劑成型；
    h）在封裝過程中，除去上述可分離的掩膜，使旁路電容器的頂面裸露，以保持有效的頂部散熱。
  24. 如申請專利範圍第21項所述的半導體封裝方法，其特徵在於，所述的電路襯底是一個引線框，還包括在引線框壓範本和引線框引線上塗覆粘著劑。
  25. 如申請專利範圍第21項所述的半導體封裝方法，其特徵在於，其中製備和貼裝數個堆積式互聯板還包括：
    d1）在所選的數個所述的緊密互聯板上塗覆一層粘著劑，用於連接堆積式互聯板和緊密互聯板；
    d2）處理封裝過程，並啟動粘著劑，以便在堆積式互聯板和所選的緊密互聯板之間形成緊密穩固的連接。
TW098141759A 2008-12-08 2009-12-07 帶有整合旁路電容器的緊密半導體封裝及其方法 TWI382520B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/330,381 US8062932B2 (en) 2008-12-01 2008-12-08 Compact semiconductor package with integrated bypass capacitor and method

Publications (2)

Publication Number Publication Date
TW201023334A TW201023334A (en) 2010-06-16
TWI382520B true TWI382520B (zh) 2013-01-11

Family

ID=42479065

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098141759A TWI382520B (zh) 2008-12-08 2009-12-07 帶有整合旁路電容器的緊密半導體封裝及其方法

Country Status (2)

Country Link
CN (1) CN101752358B (zh)
TW (1) TWI382520B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269330B1 (en) * 2011-04-22 2012-09-18 Cyntec Co., Ltd. MOSFET pair with stack capacitor and manufacturing method thereof
US9119313B2 (en) * 2013-04-25 2015-08-25 Intel Corporation Package substrate with high density interconnect design to capture conductive features on embedded die
CN107680951B (zh) * 2013-11-27 2020-04-14 万国半导体股份有限公司 一种多芯片叠层的封装结构及其封装方法
DE102014104013A1 (de) * 2014-03-24 2015-09-24 Infineon Technologies Austria Ag Leistungshalbleiterbauteil
CN104157634B (zh) * 2014-07-25 2017-04-26 西安交通大学 一种分裂电容中间布局的低寄生电感GaN功率集成模块
US10147703B2 (en) * 2017-03-24 2018-12-04 Infineon Technologies Ag Semiconductor package for multiphase circuitry device
CN107958880A (zh) * 2017-11-02 2018-04-24 杰群电子科技（东莞）有限公司 一种半导体封装结构及其封装方法及电子产品
CN108511429A (zh) * 2018-05-02 2018-09-07 欣旺达电子股份有限公司 提高igbt模块散热性能的结构
CN109494195A (zh) * 2018-11-14 2019-03-19 深圳市瓦智能科技有限公司 具有双面导热散热结构的半导体元件
CN110400786B (zh) * 2019-07-17 2021-04-20 杰群电子科技（东莞）有限公司 一种无引脚封装半导体产品及其加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076195A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの実装構造およびその製造方法
US6919644B2 (en) * 2000-09-21 2005-07-19 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device manufactured thereby
WO2007052199A1 (en) * 2005-11-01 2007-05-10 Nxp B.V. Methods of packaging a semiconductor die and package formed by the methods
US20080087992A1 (en) * 2005-09-13 2008-04-17 Lei Shi Semiconductor package having a bridged plate interconnection

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4804497B2 (ja) * 2008-03-24 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076195A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの実装構造およびその製造方法
US6919644B2 (en) * 2000-09-21 2005-07-19 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device manufactured thereby
US20080087992A1 (en) * 2005-09-13 2008-04-17 Lei Shi Semiconductor package having a bridged plate interconnection
WO2007052199A1 (en) * 2005-11-01 2007-05-10 Nxp B.V. Methods of packaging a semiconductor die and package formed by the methods

Also Published As

Publication number Publication date
TW201023334A (en) 2010-06-16
CN101752358A (zh) 2010-06-23
CN101752358B (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
TWI382520B (zh) 帶有整合旁路電容器的緊密半導體封裝及其方法
JP6707583B2 (ja) 半導体装置
US9806051B2 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
JP5936679B2 (ja) 半導体装置
US8610263B2 (en) Semiconductor device module
CN110021590B (zh) 电源芯片集成模块、其制造方法及双面散热电源模块封装
KR101321277B1 (ko) 전력 모듈 패키지 및 그 제조방법
JP2009536458A (ja) 半導体モジュール及びその製造方法
US20120235293A1 (en) Semiconductor device including a base plate
US8766430B2 (en) Semiconductor modules and methods of formation thereof
WO2013171946A1 (ja) 半導体装置の製造方法および半導体装置
JP2010283053A (ja) 半導体装置及びその製造方法
US20150162287A1 (en) Electronic Device
CN110783302A (zh) 具有重叠的导电区域的半导体封装及其制造方法
JP6534677B2 (ja) スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ
CN116259594A (zh) 半导体装置及半导体装置的制造方法
US11955407B2 (en) Electronic module including a semiconductor package connected to a fluid heatsink
JP2000058372A (ja) セラミックコンデンサ実装構造
JP2003243565A (ja) パッケージ化半導体装置およびその製作方法
KR101994727B1 (ko) 전력 모듈 패키지 및 그 제조방법
US9698076B1 (en) Metal slugs for double-sided cooling of power module
JP2013183022A (ja) 半導体装置および半導体装置の製造方法
JP2010225952A (ja) 半導体モジュール
US20220352137A1 (en) High power density 3d semiconductor module packaging
JP2004039700A (ja) 半導体パワーモジュール