TWI362690B - Method for forming fine patterns in semiconductor device - Google Patents

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Description

1362690 修正本 * 九、發明說明： 本發明係主張2007年3月19日申請之韓國專利申請 案第2007-0026541號優先權，在此將其倂入供參照。 【發明所屬之技術領域】 本發明係關於一種製造半導體元件之方法，並更特別 地’係關於一種於半導體元件中製造細微圖案之方法。 【先前技術】 隨著半導體元件高度積體化，故需要縮小圖案。然而， 微影設備在形成細微間隔（L/S)圖案時存有限制。 近來’有人提出一種雙重圖案化方法，藉由使用二個 光遮罩來形成多個圖案。該雙重圖案化方法利用廣泛使用 的微影設備而輕易地形成60nm以下的細微L/S圖案。詳細 ' 說明參照隨後之第1 A到1 C圖。 * 第1A到1C圖係於半導體中形成細微圖案之典型方法 之剖面視圖。 參照第1 A圖，於蝕刻目標層1 0上方塗布第一光阻層 PR1。該第一光阻層PR1係使用曝光與顯影製程而圖案化。 該蝕刻目標層10係使用該已圖案化之第一光阻層PR1作爲 遮罩而蝕刻。 參照第1B圖，在移除該已圖案化之第一光阻層PR1 之後，於合成結構上方塗布第二光阻層PR2’且該第二光 阻層PR 2係使用曝光與顯影製程來圖案化。該已圖案化之 第二光阻層PR2之開口與該已圖案化之第一光阻層PR1之 開口不重疊。 1362690 修正本 參照第1C圖，該蝕刻目標層10使用該已圖案化之第 二光阻層PR2作爲遮罩再蝕刻。因此，形成具有狹小L/S 寬度之多個細微圖案。 然而，即使使用該雙重圖案化方法，仍難以形成具有 30nm以下之L/S寬度的圖案。此結果因爲使用二個光遮罩 之典型方法無法形成30nm以下的L/S寬度而發生。此外， 使用大於二個光遮罩會讓其變得難以控制曝光製程期間覆 蓋的準確度。 因此，當半導體元件變得高度積體化時需要能產生極 細微圖案（例如，20nm以下的極細微圖案）的技術。 【發明內容】 本發明之實施例係提供一種於半導體元件中形成多個 細微圖案之方法。該方法克服微影製程期間設備的限制， 改善典型雙重圖案化方法，並使得於半導體元件中形成極 細微圖案成爲可行。 依據本發明之觀點，提供一種於半導體元件中形成多 個細微圖案之方法。該方法包含：於蝕刻目標層上方形成 第一硬遮罩層；於該第一硬遮罩層上方形成多個具有負斜 面之第一蝕刻遮罩圖案，藉以形成合成結構；於該合成結 構上方對第二蝕刻遮罩形成第一材料層；實施平坦化製程 直到露出該等第一蝕刻遮罩圖案，以形成多個第二蝕刻遮 罩圖案，其塡充該等間隔物之間的空間；移除該等間隔物； 及使用該等第一蝕刻遮罩圖案及該等第二蝕刻遮罩圖案， 蝕刻該第一硬遮罩層與該蝕刻目標層。 【實施方式】 1362690 . 修正本 本發明之各種實施例係關於於半導體元件中形成多個 細微圖案之方法。 第2A到2L圖爲依據本發明之實施例於半導體元件中 形成多個細微圖案之方法之剖面視圖。 參照第2A圖，硬遮罩層係於蝕刻目標層20上方形成。 該硬遮罩層具有堆疊結構。例如，依序堆疊非結晶碳層 21A、第一氮氧化矽（SiON)層21B、及氧化鋁（AhCh)層21Ε» 此外，該硬遮罩層可在該Al2〇3層21E下方包含多晶砂層 21C與第二SiON層21D。當該硬遮罩層包含單一SiON層 時，亦即，當該硬遮罩層沒有包含多晶砂層21C與該第二 SiON層21D時，第一 SiON層21B具有大於約700A之厚度。 然而，當使用像本實施例之多層SiON層時，亦即，當該多 . 晶矽層21C與該第二SiON層21D係於Al2〇3層21E下方形 成時，該第二SiON層21D具有不大於約700A之厚度。 接著，典型雙重圖案化方法係用以圖案化該Al2〇3層 21E，並因而形成細微Al2〇3圖案，亦即，具有35nm以下 之L/S線寬的Al2〇3圖案21E。 該AI2O3圖案21E具有正斜面。因此，該AI2O3圖案21E 之間隔寬度S隨著圖案向下而減小。最後，最終間隔寬度 S可於該斜面的末端低於20nm。由於該Α12〇3圖案21E具 有正斜面，故之後的第一蝕刻遮罩圖案具有負斜面，藉以 減少由該第一蝕刻遮罩圖案所形成的圖案線寬。 參照第2Β圖，用於隨後之第一蝕刻遮罩圖案之第一材 料層22係於包含Ah〇3圖案21Ε之合成結構上方形成。該 第一材料層22包含高密度電漿（HDP)氧化物層。 1362690 修正本 參照第2C圖，平坦化製程（例如，化學機械硏磨（CMP) 製程）係於該第一材料層22上實施，直到露出該Al2〇3圖案 21E之表面。因此，該第一材料層22係塡入該八12〇3圖案 2 1 E之間的間隔中，藉以形成第一蝕刻遮罩圖案22A。 參照第2D圖，該Al2〇3圖案21E係藉由濕式或乾式蝕 刻移除製程來移除。因此，該等第一蝕刻遮罩圖案22A殘 餘在該第二SiON層21D上方。該等第一蝕刻遮罩圖案22A 具有負斜面。 參照第2E圖，於包含該等第一蝕刻遮罩圖案22A之合 成結構之表面上沈積用於間隔物的第二材料層23。該第二 材料層2 3包含氮化物層。 參照第2 F圖，形成間隔物地触刻（s p a c e r - e t c h )該第 二材料層23以於該等第一蝕刻遮罩圖案22A之二側壁上形 成多個間隔物23A。一般來說，由形成間隔物的蝕刻製程 所形成的間隔物具有正斜面。然而，在本實施例中，因爲 該等第一蝕刻遮罩圖案22A具有負斜面，故該等間隔物23 A 具有較小的正斜面。當飩刻包含氮化物層之第二材料層23 時’於其下方之第二SiON層21D可一起被蝕刻。 參照第2G圖，於包含該等第一蝕刻遮罩圖案22A與在 該等第一蝕刻遮罩圖案22A之二側壁上所形成之該等間隔 物23A之合成結構上方，形成用以形成隨後之多個第二蝕 刻遮罩圖案之第三材料層24。該材料層24包含HDP氧化 物層。 參照第2H圖，平坦化製程（例如，CMP製程）係於該第 三材料層24、該等第一蝕刻遮罩圖案22A、及該等間隔物 1362690 修正本 23A上實施，直到露出該等第一鈾刻遮罩圖案22A並殘餘 特定厚度。因此，該第三材料層24係塡充於該等已平坦化 之間隔物2 3 A之間的空間中，藉以形成多個第二蝕刻遮罩 圖案24A。 參照第21圖’該已平坦化之間隔物2 3 A係藉由濕式浸 泡製程移除。因此’該等第一蝕刻遮罩圖案22A與該等第 二蝕刻遮罩圖案24A殘餘在該合成結構上方，其中該等第 —蝕刻遮罩圖案22A與該等第二蝕刻遮罩圖案24A係以與 該等間隔物23A之下部寬度w3 —樣大的寬度分開。該等第 一蝕刻遮罩圖案22A之下部寬度wl與該等第二蝕刻遮罩圖 案24A之寬度w2造成20nm以下的寬度。因此，使用該等 弟一與該等第一触刻遮罩圖案22A與24ΑΙΦ刻該等下層， 以形成具有20nm以下寬度之極細微圖案。較佳的是，可調 整該等間隔物2 3 A之下部寬度w 3，使該等第一蝕刻遮罩圖 案22A之寬度wl大體上與該等第二遮罩圖案24A之第二 寬度w2。 參照第2：[圖’使用該等第—蝕刻遮罩圖案22a與該等 第—鈾刻遮罩圖案24A作爲遮罩，依序蝕刻該第二si〇N 層21D、該多晶矽層21C、該第一SiON層21B、及該非結 晶碳層21A，並接著移除該等第—蝕刻遮罩圖案22A、該等 第一 f虫刻遮罩圖案24A、該第二SiON層21D、及該多晶砂 層 21C。 爹照第2K圖’使用該第—si〇N層21B與該非結晶碳 層21A作爲遮罩’蝕刻該蝕刻目標層2〇。當該蝕刻目標層 20包含氮化物系材料時’該第—si〇N層21B可於該蝕刻 1362690 修正本 目標層20之蝕刻製程期間被移除。 ，該 罩圖 間隔 刻目 該等 二遮 之線 之限 微圖 上述 易見 述申 案之 件中 參照第2L圖，移除殘餘之非結晶碳層21A。因此 已蝕刻之蝕刻目標層20包含具有與該等第一蝕刻遮 案22A之下部寬度wl與該等第二遮罩圖案24A之寬J 相同線寬之極細微圖案。該極細微圖案也具有與該等 物2 3A之下部寬度w3相同的間隔寬度。例如，該等蝕 標圖案20之L/S寬度可在20nm以下。如上所述，當 第一蝕刻遮罩圖案22 A之下部寬度wl大體上與該等第 罩圖案24A之寬度w2相同時，該等蝕刻目標圖案20 寬可保持固定不變。 本發明之形成多個細微圖案之方法克服微影設備 制，並改善典型雙重圖案化方法，藉以多個形成極細 案。 雖然本發明已針對特定實施例敘述，但本發明之 實施例並不限定於此。其對於熟悉該項技術者將顯而 的是’本發明可作成各種改變與修改而仍不脫離如下 請專利範圍中所界定之本發明之精神與範圍。 【圖式簡單說明】 第1A到1C圖爲於半導體元件中形成多個細微圖 典型方法之剖面視圖。 第2A到2L圖爲依據本發明之實施例於半導體元 形成多個細微圖案之方法之剖面視圖》 【主要元件符號說明】 10 ' 20 蝕刻目標層 PR1 第一光阻層 1362690 修正本
PR2 2 ΙΑ 21Β 2 1C 2 ID 2 IE S 22 22A 23 23 A 24 24A
非結 第一 多晶 氧化 最後 第一 第一 第二 間隔 第三
第一
間隔 光阻層 晶碳層 氮氧化砂層 砂層 SiON 層 鋁層 間隔寬度 材料層 蝕刻遮罩圖案 材料層 物 材料層 蝕刻遮罩圖案 蝕刻遮罩圖案之寬度 蝕刻遮罩圖案之寬度 物的寬度 -11 -

Claims (1)

1362690 卜丨年/月，日修正本I 修正本 第96149862號「於半導體元件中形成細微圖案；」專利案 (2012年1月5日修正） 十、申請專利範圍： 1. 一種於半導體元件中形成細微圖案之方法，該方法包 含： 於蝕刻目標層上方形成第一硬遮罩層； 於該第一硬遮罩層上方形成具有負斜面之多個第一蝕 刻遮罩圖案； 於該等第一蝕刻遮罩圖案之多個側壁上形成多個間隔 物，藉以形成第一合成結構； 於該第一合成結構上方形成第一材料層，藉以形成第二 合成結構； 於該第二合成結構上實施平坦化製程，直到露出該等第 一蝕刻遮罩圖案，藉以形成塡充該等間隔物之間的空間 之多個第二蝕刻遮罩圖案； 移除該等間隔物；及 使用該等第一蝕刻遮罩圖案及該等第二触刻遮罩圖案 作爲蝕刻遮罩，蝕刻該第一硬遮罩層與該蝕刻目標層。 2 ·如申請專利範圍第1項之方法，其中形成該等第一蝕刻 遮罩圖案包含： 於該第一硬遮罩層上方形成第二硬遮罩層； 將該第二硬遮罩層圖案化以形成具有正斜面之多個硬 遮罩圖案，藉以形成第三合成結構； 於包含該等硬遮罩圖案之該第三合成結構上方形成用 於該等第一蝕刻遮罩圖案之第二材料層； 1362690 修正本 平坦化該第二材料層直到露出該等硬遮罩圖案；及 移除該等硬遮罩圖案。 3.如申請專利範圍第2項之方法，其中該第二硬遮罩層包 含氧化鋁（ai2〇3)層。 4·如申請專利範圍第2項之方法，其中使用雙重圖案化方 法圖案化該第二硬遮罩層。 5. 如申請專利範圍第4項之方法，其中該等硬遮罩圖案具 有約3 5 n m之線與間隔寬度，及該等第一蝕刻遮罩圖案 具有低於約20nm的下部寬度（1〇werwidth)。 6. 如申請專利範圍第1項之方法，其中該第一硬遮罩層具 有非結BB碳層與氣氧化砂（Si〇N)層之堆叠結構。 其中該SiON層具有大 其中該第二SiON層具 7 _如申請專利範圍第6項之方法， 於約700A的厚度。 其中該第一硬遮罩層具 多晶矽層、及第二SiON 8.如申請專利範圍第丨項之方法， 有非結晶碳層、第一SiON層、 層之堆疊結構。 9.如申請專利範圍第8項之方法， 有等於或小於約7 0 0 A的厚度。 1 0 ·如申請專利範圍第1項之方法， 其中該等第一蝕刻遮罩
化物層》
刻製程實施移除該等硬遮罩圖案。
1362690 修正本 沿著包含該等第一蝕刻遮罩圖案之第四合成結構之表 面沈積氮化物層；及 於該氮化物層上實施形成間隔物的蝕刻製程。 13. 如申請專利範圍第1項之方法，其中使用濕式浸泡法實 施移除該等間隔物。 14. 如申請專利範圍第1項之方法，其中實施該平坦化製程 包含使用化學機械硏磨（CMP)製程。 1 5 ·如申請專利範圍第2項之方法，其中該平坦化製程爲化 學機械硏磨（CMP)製程。 1 6.如申請專利範圍第1項之方法，其中該等第—蝕刻遮罩 圖案之寬度係大體上與該等第二蝕刻遮罩圖案之寬度 相同。 17.—種於半導體元件中形成細微圖案之方法，該方法包 含： 於蝕刻目標層上方形成第一硬遮罩層； 於該第一硬遮罩層上方形成多個具有負斜面之第—餓 刻遮罩圖案； 於該等第一触刻遮罩圖案之側壁上形成多個間隔物； 於包括該等間隔物的合成結構上形成第三材料層； 於該第三材料層上實施平坦化製程，直到露出該等第一 触刻遮罩圖案’接著移除該等間隔物，藉以形成多個第 二蝕刻遮罩圖案； 使用該等第一蝕刻遮罩圖案及該等第二蝕刻遮罩圖案 作爲蝕刻遮罩，蝕刻該第〜硬遮罩層之多個部分； 移除該等第一蝕刻遮罩圖案與該等第二蝕刻遮罩圖案； 1362690 修正本 使用該弟硬遮罩層作爲遮罩’飽刻該餓刻目標層；及 移除該第一硬遮罩層。 18.—種於半導體元件中形成細微圖案之方法，該方法包 含： 於蝕刻目標層上方形成第一硬遮罩層； 圖案化該第一硬遮罩層之一部分’使得所形成的圖案具 有正斜面； 於包含該等所形成的圖案之合成結構上方形成第一材 料層； 於該第一材料層上實施平坦化製程，直到露出該等所形 成的圖案之表面，藉以形成具有負斜面之多個第一触刻 遮罩圖案； 於包含該等第一蝕刻遮罩圖案之第二合成結構之表面 上沈積第二材料層； 於該等第一蝕刻遮罩圖案之側壁上形成多個間隔物； 該包含該等第一蝕刻遮罩圖案與該等間隔物之第三合 成結構上方形成第三材料層； 於該第三材料層、該等第一鈾刻遮罩圖案、及該等間隔 物上實施平坦化製程，直到露出該等第一蝕刻遮罩圖案 並殘餘預定厚度，藉以形成多個第二蝕刻遮罩圖案； 接著使用該第一蝕刻遮罩圖案與該第二蝕刻遮罩圖案 作爲遮罩，蝕刻該第一硬遮罩層之多個部分； 移除該第一蝕刻遮罩圖案與該第二蝕刻遮罩圖案： 使用該第一蝕刻遮罩層作爲遮罩，蝕刻該蝕刻目標層； 及 -4- 1362690 修正本 移除該第一硬遮罩層之殘餘部分。
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