TWI355046B - Two bit memory structure and method of making the - Google Patents

Description

^U46 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種記憶體的結構及其製作方法’特別是有 關於一種雙閘極嵌入在半導體基底中之記憶體元件的結構及其製 作方法。 【先前技術】 鳙 如業界所習知’記憶體已經成為現今電子產品中不可或缺的 4伤。舉例來說，在行動電話，電腦系統，以及個人數位助理(pDA) ，中，皆具有記憶體以儲存所需要的資料。記憶體可分為揮發性 • έ己憶體以及不揮發記憶體’非揮發記憶體，是指當工作電源消失 時仍此保有資料的記憶元件，而揮發性記憶體則需透過專屬的方 式（如：EPROM以紫外線照射）才能去除儲入其中的資料。

快閃記憶體具有不揮發以及可重複抹除讀寫的特性，加上傳 ’所以彻層面非常廣泛，使得近來許多可攜式產品都 、閃5己憶體’在許多的資訊、通訊及消 :已將其當成必要元件。為了提供輕巧及高品質的電= 閃記憶體的元件積集度與品質便成為資訊產 元====== 6 1355046 含一基底ίο、一閘極絶緣層12包含氧化矽18_氮化矽氧 ’化石夕14介電層，其中於氮化石夕16中有兩電荷儲存區域l6a、2、 以及一控制閘極20設於閘極絶緣層12之上。 上述習知快閃記憶體的結構，具有兩個電荷儲存區域 16a、16b，可儲存雙位元資料，但隨著元件設計的尺寸不斷縮 小，電晶體閘極通道長度(gate channd length)縮短所引發的 _ 短通道效應（short channel effect)已成為快閃記憶體元件進一 步提昇積集度的障礙。而且元件尺寸越小，要讓各個元件 在製造過程中互相對準的困難度也就隨之提高。因此，發 展出新的記憶體結構及製程，使其具有更小的記憶體單元 尺寸且能夠有效的克服短通道效應是目前半導體業界努力 的方向。 【發明内容】 • #鑑於此’本發明提供一種記憶體結構及其製作方法，例如 是一種快閃記憶體結構及其製作方法，將浮置閘極喪入在半導體 基底中的開π内’而控綱極覆蓋浮置_之上，本發明之結構 和製程可以降低元件的對準_度並且解決短通道效應。此外， 本發明找構及其製作对亦可顧祕它義之記鐘，例 如：動態隨機存取記髓(DRAM)，靜祕機齡記憶體(8她 • RAM)、可抹除可触唯讀記紐(Erasable PiOgmmmable Read 〇11卜 MemGry ’ EPRQM)或是 t顿除5¾唯讀記，隨(Eleetrically 7

Erasable Programmable Read-Only Memory , EEPROM)等。 根據本發明之較佳實施例，本發明之一方面提供一種記憶體 元件的結構包含一基底、位於基底中的第一溝渠和第二溝渠:設 於第-溝渠和第二溝渠觸浮置閘極、位於基絲面且覆蓋浮置 閘極的控極、-閘極介電層，介於控侧極與浮置閘極之間 以及控制閘極與基底之間、介於浮置_與基底之間介電層、以 及a免於浮置閘極之一側的沒極源極摻雜區。 根據本發伙較佳實關，本發敗—^面提供—種快閃記 憶體元件的製作方法，包含有提供—基底包含—塾層；於_°中 形成-開口；於開口的側壁上形成—第—側壁子；於開口内填滿 一犧牲層’其表面低於第一側壁子表面；去除第一側壁子，暴露 出部分的基底；利用犧牲層以及墊層為遮罩，糊基底，形成— 第一溝渠與—第二溝渠；去除犧牲層’暴露出-通道區域；於第 -溝渠、第二溝渠與通道區域之表面形成—介電層；形成一第— 導電層’並使其填滿開口、第一溝渠與第二溝渠；移除第一導電 層’以部分暴露出通道區域之表面，分別在第—溝渠以及第二溝 渠内形成—浮置閘極；於浮置閘極之表面與通道區域之表面上形 成-間極介電層’·於開口内沉積—第二導電層，並使其填滿開 口，作為一控制閘極；接著去除墊層。 【實施方式】 參閱第2圖，其繪示的是本發明較佳實施例一種記憶體單 元結構之剖衫意圖。本㈣之記碰單元結構包含 一基底30、 4 ^基底3G中的第—溝渠32和第二賴％，其中第—溝渠％ 第側壁48和一第一 υ型底部％而第二溝渠％包含一第 二側壁=和—第型底部54、設於第—溝渠％以及第二溝渠 内的浮置閘極36、38、環繞第—υ型底部5()周圍的第一浮置 3極通道58、環繞第型底部54厢的第二浮置閘極通道⑼、 ;土底3G表面且覆蓋浮置閘極36、38的控制閘極4G、介於控制 3極40與浮置閘極36、38之間以及控制閘極4〇與基底如之 1的閘極;I電層42、介於浮置閘極36、38與基底3G之間的介電 θ叹於浮置閘極36、38之—側的及極源極摻雜區46，另外， ;控制閘極40兩側包含一侧壁子56，其中側壁子％可以包含氮 化石夕。 ，用於本發日月較佳實施例之快閃記憶體單元結構之基底兕可為 一半導體基材，例如石夕、鍺、碳々、補絕緣、絕緣層上覆石夕錯、 化合物半導體、多層半導體或其任意之組合，而本發明之浮置閘 極36、38和控制閘極4〇通常包含多晶石夕，分別用於儲存電荷與 控制閘極通道關啓或_。另外，閘極介電層42以及介電層44 可匕3氧化石夕、氮化石夕、氧化石夕_氮化石夕、氮化石夕_氧化石夕、或者氧 化矽·氮化矽-氧化矽。 1355046 '•月 > 閱第3圖至第12圖，其繪示的是本發明較佳實施例形成 决閃s己憶體的製作方法示意圖。 如第3圖所示’提供-基底70，其上包含-墊層72，其中塾 曰72包3—氧化墊層74和一氮化墊層76，接著，於墊層72中形 成一開口 78。 如第4圖所示，於整層72和開口 78之表面形成一層絕緣層 攀8G ’例如為卿破璃層(BSG)。 如第5圖所示，利用乾姓刻方式移除絕緣層8〇，於開口 78 的側壁上形成一第一側壁子82,並於開口 78内填滿-犧牲層84 , 犧牲層84可以為光阻，利用乾侧方S，移除犠牲層84，以讓犠 牲層84表面低於第一側壁子82表面。 統石夕、氧终氮切、氮切_氧_、或者氧切氮化 化石夕形成_域__、化輪_ (Chemieal vapor 坤祕⑽；CVD)製程等，Μ，介電層90可熱氧化製 程开^成氧化層。接著，利用CVD製程形成-導電層％，例 如多晶㈣，並使其填滿開口 78、溝渠85、86。 如第9圖所示利用化學機械研磨祕此制地； CMP)及乾式爛方式’移除部份導電層％，使其在溝渠^、妬 内形成浮置閘極94、96，且浮制極94、％科目連，亦即導電層 92並非完全覆蓋在通道區域狀之表面以部分暴露出通道區域 88之表面。在本實施例中，例如是將導電層％移除至導電層％ 之表面低於通道區域88之表面，亦即侧過似彳(Qvei>_eteh)方式， 使汁置閘極94、96不相連。接著，於浮置閘極94、％之表面與 溝渠85、86間之基底7〇表面，亦即通道區域88之表面上形成一 ”電層98 ’作為閘極介電層，其中介電層％可以包含氧化石夕、氮 化石夕、氧化石夕-氮化石夕、氮化石夕_氧化石夕、或者氧化石夕_氮化石夕氧化 石夕(Oxide-Nitride-〇xide; 0Ν0)，形成方式例如是熱氧化製程、cv〇 製程等，舉例*言’介電層％可利用熱氧化製程以形成氧化層。 如第10圖所示，於開口 78内沉積另一導電層1〇〇,並使其填 滿該開口 78，並以CMP使其與氮化墊層76表面切齊，形成一控 制閘極。 I355〇46 如第11圖所示，可利用-般的濕餘刻方式，去除塾層72後， 同樣地’可利用CVD製程形成-絕緣層1〇2，例如是氮化層，使 其覆蓋導電層100以及基底70之表面。 如第12圖所示’利用一乾钱刻方式來移除絕緣層1〇2，使其 於導電層1GG _形成-第二側壁子1()4，以及於第二側壁子⑽ 側邊的基底70中，利子植人製程，形成—摻龍1()6，此推 雜區106可作為汲極源極摻雜區。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修部’皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 ^圖緣示的是習知之雙位元快閃記憶體單元之結構示意圖。 第2圖繪不的是本發雜佳實施例—種快閃記憶體單元結構之 面示意圖。 ° ^ 3圖至第12 _示岐本發雜佳實施_成_記 作方法示意圖。 【主要.元件符號說明】 10 基底 12 14 氧化矽 16 16a 電荷儲存區域 16b 閘極絶緣層 氮化石夕 電荷儲存區域 12 1355046

18 氧化矽 20 控制閘極 30 基底 32 第一溝渠 34 第二溝渠 36、38 浮置閘極 40 控制閘極 42 閘極介電層 44 介電層 46 汲極源極摻雜區 48 第一側壁 50 第一U型底部 52 第二側壁 54 第二U型底部 56 側壁子 58 第一浮置閘極通道 60 第二浮置閘極通道 70 基底 72 墊層 74 氧化墊層 76 氮化墊層 78 開口 80 絕緣層 82 第一側壁子 84 犧牲層 85、86 溝渠 88 通道區域 90 介電層 92 導電層 94、96 浮置閘極 98 介電層 100 導電層 102 絕緣層 104 第二側壁子 106 摻雜區 13

Claims (1)

1355046 中請專利額： l 一種記憶體元件的製作方法，包含有： 提供一基底，其上包含一墊層； 於該墊層中形成一開口； 於該開口的側壁上形成一第一側壁子，· 於該開口内填滿一犧牲層； ==_，使得剩餘的該犧牲層之表面低於該第一 去除該第一側壁子，暴露出部分的該基底； 層缝轉料鮮，蝴雜底 溝渠與一第二溝渠； 币 去除該犧牲層，暴露出一通道區域； 介電=第—溝渠、該第二溝渠與該通道區域之表面形成一第一 第一導電層，並使其填滿該開口、該第一溝渠與該第二 移除該第一導電層，以部分暴露出該通道區域之表面； 電層^該第一導電層之表面與該通道區域之表面上形成-第二介 於。亥開口内沉積一第二導電層，並使其填滿該開口；以及 去除該墊層。 ’ 2, 如中請專概15第〗項所述之記紐元件的製作方法， 在形成 100年7月U 曰修正替換頁 該第二導電層之後，另包含有： 乳積-絕緣層使其覆蓋該第二導電相及該基底之 子；2該絕緣層，使其於該第二導電層兩側形成第二側壁 於該第二側壁子侧邊的該基底中，形成-摻雜區。 3—.如申請專利範圍第2項所述之記憶體元件的製 第二側壁子包含氮化層。 ，/、中該 =如申請專利範圍第i項所述之記憶體元件的製作方法， 士-介電層包含氧切、氮切、氧切_f 氧化： 或者氧切·氮切·氧切。 减W乳化石夕、 5. 如申請專利翻第丨撕述之記題元件㈣ .居句今止rtn - ' ，、中該 犠牲層包含光阻 7. 隐靖物，其” ’其中移 8·如^轉利範圍第1項所述之記憶體元件的製作方法 除該第-導電層之方法為職刻c_eteh)法。/ 15 丄父期6 100年7月11日修正替換頁 9· 一種記憶體元件結構，包含： | 一基底； 一第一溝渠，位於該基底中； 一第二溝渠’位於該基底中； ' —浮置閘極，只設於該第一溝渠與該第二溝渠之内，且該浮 . 置閘極的上表面低於該基底的上表面； -控制閘極’位於絲絲面且覆蓋料置問極； # 祕介電層，介於該控綱極與該浮置閘極之間以及該控 制閘極與該基底之間，其中介於該控制閘極與該基底之間的該閘 極介電層具有一字形剖面結構； 一介電層，介於該浮置閘極與該基底之間；以及 一汲極源極摻雜區，設於該浮置閘極之側邊。 10.如申請專利範圍第9項所述之記憶體元件結構，其中另包含一 ^ 側壁子設於該控制閘極之兩侧。 11 _如申請專利範圍第9項所述之記憶體元件結構，其中該第一溝 渠具有一第一側壁與一第一 "^型底部。 • I2.如申請專利範圍第9項所述之記憶體元件結構，其中該第二溝 渠具有一第二侧壁與一第二"^型底部。 13·如申請專利範圍第n項所述之記憶體元件結構，其中另包含 16 1355046 正替換頁 一第一浮置閘極通道環繞該第一 υ型底部周圍 14. 如申請專利範圍第12項所述之記憶體元件結構，其中另包含 -第-浮置閘極通道環繞該第二·^型底部周圍。 15. 如申請專利範圍第9項所述之記憶體元件結構，其中該基底為 一半導體基材。 置閘 16.如申請專利範圍第9項所述之記憶體元件結構，其中該浮 極包含多晶石夕。 ==範圍第9項所述之記憶體元件結構，其中該控制閑 18.如申請專利範圍第9項所述之記憶體元件結構，其中該介電層 包含氧化梦、氮切、氧化錢切、氮财_氧切 θ 矽-氮化矽·氧化矽。 -者虱化 19.如申請專利範圍第9項所述之記憶體元件結構，其中位於 -溝渠内之該浮置_與位_第二溝如之鮮置_互_ 連。 20. —種記憶體元件的製作方法，包含有： 提供一基底，其上包含一墊層； 17 ^55046 100年7月1日修正 於該墊層中形成一開口； J 於該開口的側壁上形成一第一側壁子； 於該開口内填滿一犧牲層； 移除部分該犠牲層，使得剩餘的該犠牲層之表面低於該第—側 * 壁子表面； 去除該第一側壁子，暴露出部分的該基底； 利用該犧牲層以及該墊層為遮罩，蝕刻該基底，形成一第一 • 溝渠與一第二溝渠； 去除該犧牲層，暴露出一通道區域；以及 •人 於該第-溝渠、該第二溝渠與該通道區域之表面形成一 八甲„專利麵第2〇項所述之記憶體元件 =電層包含氣化…物-氮化 ：：

或者乳化秒-氮化梦_氧化’ /乳化石夕、 22.如申請專利範圍第 該犠牲層包含光阻。 2〇項所述之記憶體元件的製作方法，其中 :23. —種記憶體元件結構，包含： _ —基底’其中包含—第-溝渠與-第二溝渠； 一導電層，只設於該第一溝渠盥 層的上表面低於該基底的上表面；…木之内’且該導電 18 1355046 π日修正替換頁 一介電層’介於該導電層表面與該第一溝渠與該第二溝渠間 之該基底表面之間；以及 一閘極介電層’位於該第-溝渠與該第二溝渠之間之該基底 表面上，針綱極介電層具有—字形剖面結構。 24.如申請專利範圍第23項所述之記憶體元件結構，其中該第— 溝渠具有一第一側壁與一第—US底部。 =1_咖第23賴叙記㈣树結構，其中該第二 溝朱具有一第二側壁與一第二^^型底部。 26·如申睛專利範圍第23項所述之記憶體 層包含多晶石夕。 元件結構，其中該導

23顧_賴树結 物切⑽撕、或者氣 内之該導電層互不相 ==翻_ 23彻狀_轉轉，其中 第&内之該導電層與位於該第二溝渠 連。 19