TWI337491B - Clock synchroniser and clock and data recovery apparatus and method - Google Patents

Description

九、發明說明： 【發明戶斤厲之技術領碱3 發明領域 本發明係關於時鐘同步化器及時鐘與資料回復裝置和 方法。特定的實施例係關於自抖動的資料(例如，抖動資料 流）回復低抖動時脈和資料之電路以及方法。

C ittr J 發明背景 第1圖展示一資料鏈路，其包含各利用一分別的 提供時脈的二種系統。發送器以所給予的速率發送資料並 且接收器使用其本地時脈而依時脈將資料取入。但是不論 是短期的或長期的，該兩個時脈頻率不可能是完全地相同。 來自熱雜訊或外部干擾之頻率的短期變化將出現於各 時脈中，並且可被考慮為分別時脈中之抖動。資料流中的 另外抖動，可由於有限發送頻道頻寬之符號間千擾或由於 在相鄰電纜線之間的串音而介入。 對於一般資料鏈路，增加抖動數量可能僅僅引起一些 麻煩，如果它們在被接收之資料中導致不可接受的資料誤 差率。但是對於音訊資料鏈路，即使小數量的抖動亦可能 是重要的，因為數位音訊信號最後將利用數位類比轉換器 (DAC)而被複製為類比的波形。對於數位音訊之高品質複 製’顯著的抖動數量將削弱其性能。 在DAC之時序信號的誤差被稱為隙縫抖動。對於取樣 時脈上具有弦波抖動的DAC，由於隙縫抖動可達到最大的 SNR 是： SNR = -20log(ajaj) 其中ω』是抖動頻率並且（7」是抖動之均方根(r.m.s)值，因此 對於具有Ins之r.m.s值的16kHz弦波抖動，由於隙縫抖動之 最大SNR是80dB，對於Hi-Fi應用，其是不可接受的。可常 看見超過]ns之r.m.s的許多音訊資料信號抖動。對於s/PDIF 數位音訊資料鏈路之規格，允許進入l〇UI(幾微秒）幅度之低 頻率(<5Hz)的弦波抖動。 長期地，兩晶體將具有一頻率誤差（可能是5〇〇ppm)並 且在任一端點也可能有PLL所產生的頻率誤差。例如，兩 PLL可以是具有相同輸入頻率（但卻具有敏銳之不同除頻器 比率）之分數-N型PLL，其輸出滿足所指定之最小和最大頻 率範圍的兩種頻率，但實際上是稍微不同的。如果發送器 時脈是更快於接收器時脈，則資料將偶爾地被遺失：如果 接收器時脈是更快於發送器時脈，偶爾的少量資料將被取 樣且依時脈送出兩次。即使12MHy^料流上之一些ppm差 異，亦可能每秒多次地遺失位元，對於數位音訊資料或甚 至於一般的資料流’其將是完全不可接受的。 一種習知的方法，其試圖解決由於時脈時序的短期變 化而使資料鏈路之資料遺失的問題，該方法涉及彈性緩衝 器（EB)之使用。彈性緩衝器是一種習知型式的FIFO資料儲 存部，其使用一個時脈讀入資料且使用另一時脈將資料寫 出，過去通常保持許多資料取樣，以確保當時脈彼此飄移 時沒有資料被遺失，至少直至該時脈滑動而超出缓衝器深 度為止。 美國專利編號6594329案說明一種彈性緩衝器，其是位 於二個不同的時脈域之間。但是，於這實施例中，彈性緩 衝器僅被使用以吸收短期和中期的抖動，且不必盡力使本 地時脈同步化於遠距時脈，亦即，未採取措施以確保其分 別的資料率是相同長期，而避免資料遺失。於一些協定中， 其中IDLE資料可被傳送是可接受的，如果資料滑動受控制 發生在IDLE資料期間，無確實的資料。但是對於不具有 IDLE資料之系統，這系統將導致資料訛誤及/或遺失。因 此，美國6594329案所揭示之電路，可被使用於非同步資料 系統中，但是不能被使用於同步系統中，例如，音訊系統， 其中輸入和輸出之取樣率得必須是相等長期。 彈性緩衝器通常提供一充填位準信號，其指示在一特 定的時間被儲存於它們之中的資料量。於習知的電路中， 這充填位準信號被使用，以改變被控制電壓之震盪器（VCO) 而將資料依時脈送出EB之外。該等頻帶速率被改變以確保 沒有資料被遺失。換言之，VCO速率為緩衝器之充填位準 函數而變化。如果緩衝器逐漸地過滿時，則VCO輸出頻率 增加，以便降低被儲存之資料量，且因此防止缓衝器超量， 並且如果緩衝器是逐漸地成為空的時，則VCO降減其頻 率。但是，於VCO輸出頻率中所引起的大步距結果，使得 這些型式之電路不適用於同步系統。 其他習知的電路使用一種EB充填位準的濾波版本，以 經由數位類比轉換器（DAC)以直接地驅動該VCO。但是於 此系統中’該被產生之時脈品質大量地取決於之設 計。為了具有良好的頻率解析度，該DAC需要具有大量: ENOBS(㈣位魏量卜這增加系統之複雜和成本里並 且仍然具有因VCO而於“本地時脈，，上所產生的抖動問題。 美國專利6_案改進於美國6594329案所揭示之電 路’其藉由使多數個相位可自—多股時脈中被選擇以確保 本地時脈正與遠距時脈等時性地進行。但是對於_非合理 的頻率差量，相位將不龍敏以轉其行跡，並且:將 導致抖動的本地時脈。雖沒有f料遺失發生，但是回復時 脈將不適用於DAC。 傳統時鐘同步化器藉由使用—類比鎖相迴路(pLL)而 破製作’其具有不在晶片上之大的構件以減弱參考時脈上 之抖動。 於此系統中，接收之PLL將傳送未減弱之抖動而上升 至其迴路頻寬相反地來自PLL内部之vc〇的雜訊將被減 弱而僅上升至迴路頻寬。於設定迴路頻寬中有一種折衷 法’其是在最小化利用PLL被傳送之抖動和抑制來自vc〇 之雜訊感應抖動之間之折衷。同時，因迴路濾波器頻寬被 降低’迴路濾波器構件成為較大，以達成所需的長時間固 定。當迴路慮波器構件成為太大時，它們必須被製成晶片 外之構件。這些晶片外之構件增加成本以及實際的設計尺 寸。除了運用大的管理之外，它們同時也可降級其性能。“接 地彈回，’’或在晶片外接地和晶片上接地之間的瞬間差量， 於貫際的1C封裝設計中是難以降低的，並且也許甚至可介 1337491 入比自遠距時脈減弱之迴路濾波器更多的抖動。同時如果 接收PLL頻寬過小，可能無法充分快速地反應以充分良好地 追蹤大的短期抖動，而無法使該資料正確地回復。 -" 實際上，可能需要二個PLL : —是高頻寬者，以追蹤 / ， 5 進入的時脈且回復資料，以及另一低頻寬PLL被使用以降低 被回復之時脈上的抖動數量。低頻寬迴路仍然自高頻寬迴 路接收具有大量抖動之信號，因此可能偶爾地失去鎖定， 除非設計與其性能折衷妥協。 ® 概要地，因此需要一系統，其可產生相同於進入的資 10 料流之頻率的時脈，但是其具有大致地比自該資料流被抽 取之資料時脈較少的抖動。這最好是，具有低成本，需要 、 最少的外接構件。 【發明内容】 發明概要 15 依據本發明第一論點而提供一時鐘同步化器，以供產 生同步化於被接收之時脈信號的本地時脈信號（亦即，該本 ^ 地且被接收之時脈具有超過一時間長度之相同平均頻 率），該時鐘同步化器包含： 一參考震盪器，其被配置以提供具有一參考頻率之一 20 參考信號； 一合成器電路，其被配置以自該參考信號產生一本地 時脈信號； 一彈性緩衝器，其包含適用於儲存資料之資料儲存部 部；以及 9 1337491 一控制鏈路，其鏈接該彈性緩衝器至該合成器電路， 其中έ亥合成器電路包含一鎖相迴路電路，該鎖相迴路 電路包含： 被控制震蓋器’其被配置以接收—震蘯器控制信 號並且在一被控制震盪器輸出，而產生具有依據於該震 遭器控制k號並且決定該本地時脈信號頻率之頻率的震虚 輸出信號， 一相位檢測器，其具有被配置以接收該參考信號之第 —輸入， 10 一回授路線，其自該被控制震盪器輸出至該相位檢測 器，並且提供一震盪信號至該相位檢測器之第二輸入，該 相位檢測器產生一輸出信號而指示在該第一輸入之該參考 k號和δ玄第二輸入之該震堡信號之間的一相位差量，以及 一震盪器控制信號產生電路，其被配置以接收該相位 15檢測器之輸出信號，且依據該相位檢測器輸出信號而產生 該震盪器控制信號， 並且其中該彈性緩衝器具有用以接收資料之一資料輸 入、用以接收一被接收時脈信號之第—時脈輸入、用以輸 出資料之一資料輸出、以及被配置以接收來自該合成器電 20 路之本地時脈信號之第二時脈輸入， 該彈性緩衝器反應於在該第一時脈輸入之一被接收時 脈信號以依時脈將被提供至資料輸入的資料存入該資料儲 存部（以被接收之時脈率）’並且反應於在該第二時脈輸入之 本地時脈信號以依時脈將該資料儲存部之資料取出（以一 10 本地時脈率）， S玄彈性緩衝益進一步被調適以輸出一數位充填位準作 號，後者指示被儲存於該資料儲存部中之資料量，並且 該控制鍵路被配置以接收該數位充填位準信號，並且 提供一頻率控制信號至該鎖相迴路電路以依據該數位充填 位準信號而控制該震盪輪出信號之頻率，以便控制該本地 時脈頻率而維持所需的平均資料數量於該資料储存部中。 這導致被接收的時脈和本地的時脈同步化。就經過— 時間週期其平均速率是相等之意義而言’其中資料依時脈 被存入緩衝器中之速率與其中資料依時脈被取出的速率被 同步化。換言之，該本地時脈速率依據自該彈性緩衝器之 充填位準信號而被調整/被控制，而使用一回授迴路，以保 持被儲存於彈性緩衝器中之平均資料數量大致地為固定數 值（或在預定限制之内），以至於該平均資料輸入率匹配於該 平均資料輸出率。如果緩衝器太滿（亦即，如果經一些時間 週期之被儲存的平均資料數量是在一預定數值或臨限之 上）’則PLL被控制以加速（亦即，本地時脈速率被增加）， 而使得該平均值降下，並且如果緩衝器是太空乏（亦即，如 果經過—㈣間週期之被儲存平均資料數量是在預定數值 或臨限之下）’該PLL被控制而緩慢地下降(本地時脈速率被 減>)’以使得該平均值上升。因此，該pLL被控制以保持 一大致地固定之所需的充填位準平均數值，並且因為這， 本地時脈域被同步化於㈣接收之時脈信號。即使該被 接收之時脈速率是可隨著時間而變化，並且可以是抖動 的，被儲存於鍰衡器中之平均資料數量亦大致地被保持為 固定。 實施本發明之時鐘同步化器因此可應用在供用於同步 系統(例如，音訊系統)之接收器中 '緩衝器狀態被使用以同 步化本地和遠距時脈…g緩衝器是多於一半滿時則接收器 上之P L L必須加速，且當緩衝器是較少於一半滿時則接收器 上之PLL必須滅速'^ ^料時脈·使用抽取自該被接收之信號 的時脈信號（亦即，使用該被接收之時脈）而依時脈被存入該 緩衝器中，並且使用该本地時脈而依時脈被取出。應了解 到’實施本發明標準控制原理之同步㈣發送器和接收器 系統被使用以設計接收器PLL控制迴路，以至於在任一端的 PLL完全地被同步化。 應注意到’在遠距時脈(亦即，如在該發送器看見之時 脱0和該被接收之時脈(亦PP ’在該接收器看見的時臉)之間 有-微小的不同。該二者之長期平岣頻率是相等，因此如 果本地時脈同步化於難接收之時脈，其同時也同步化於 遠距時脈。但是’該被接收之時脈，具有如上所述之另外 的短期抖動，其實際上被使用於該接收器之任何信號處 理’並且實施本發明之該接收器減弱這非所需的抖動减 供-降低抖動之本地時脈信號而且重新提供輸出資料流的 時脈。 應情到’數位充填位準信號是被累積之時臉滑動率 之-指不’亦即’在本地和被接收之時脈信號之間的滑動 率。更進-步地’彈性緩衝器可被當成—時脈比較電路， 檢測在該被接收和本地時脈之間的非同步性，並且輸出指 示該被檢測之非同步性的一數位信號（充填位準信號）。這數 位信號被使用以控制該PLL而降低非同步性，導致一種情 況，其中本地時脈頻率被收斂於被接收之時脈的平均頻 5率，並且結果收斂於遠距時脈的頻率，亦即，時脈接著被 同步化。 於某些較佳實施例中，資料儲存部包含一儲存陣列並 且該彈性緩衝器包含適用於記錄輸入計數器數值之一輸入 (寫入)計數器、適用於記錄一輸出計數器數值之輸出（讀取） 10計數器、以及-比較器。於此配置中，該彈性緩衝器通常(並 且尤其是，例如，該輸入計數器）是反應於第一時脈輸入之 時脈脈波，以利用第一增量而增加該輸入計數器數值， 並且該輸入計數器被配置以提供一輸入計數器信號至該比 較器，該輸入計數器信號是該輸入計數器數值之一指示。 5 "玄輸入计數器同時也提供一輸入（寫入)指示器至該儲存陣 列，該輸入指示器是依據該輸入計數器數值。另外地，該 彈吐緩衝益通常(並且尤其是，例如，該輸出計數器）是反應 於第-時脈輸入之—時脈脈波，以利用第二增量而增加該 輸出計數器數值。該輸出計數器被配置以提供一輸出計數 〇益“5虎至該比較器，該輸出計數器信號是該輸出計數器數 值之一指不，並且提供一輸出（讀取)指示器至該儲存陣列， &輸出指是依據該輸出計數器數值。該比較器被配置 以依據該輸入和輸出計數器信號而產生並且輸出該數位充 真位準L5虎，而且該同步化器配置因此反應於第一時脈輸 1337491 入之一時胍脈波，以至於資料依時脈而被存入該儲存陣列 中利用該輸入指示器所決定的位置，並且，反應於第二時 脈輸入之一時脈脈波，以至於資料依時脈自儲存陣列中利 用該輸出指示器所決定之位置而被取出。 5 第一增量和第二增量可以具有相等之幅度，或不同的 幅度。 最好是，該時鐘同步化器（並且尤其是，該彈性緩衝器 EB)進一步地包含增量控制電路，其被配置以控制第一及/ 或第二增量之幅度。 10 於某些較佳實施例中，該增量控制電路(增量調整裝置） 被配置以控制該第一和第二增量，以至於它們具有一共同 的幅度，並且其進一步地被配置，以當本地時脈信號同步 於該被接收之時脈信號時，將這共同幅度自第一數值降低 為第二數值。換言之，當時脈是大致地不同步時，例如， 15 正啟動時，則增量可被設定為一啟始的高數值。接著當時 脈頻率利用同步化器之作用而相同時，增量可逐漸地被降 低至最小數值（例如，1)。依據同步化程度之這增量的斜度， 比最小增量整體被使用之情況更能夠快速地達成頻率鎖 定，而一旦同步化達成時，則提供一低抖動之本地時脈。 20 最好是，儲存陣列具有利用第一數目時脈脈波（週期） 所定義之深度，輸入計數器適用於儲存一組最大輸入計數 器數值，輸出計數器適用於儲存一組最大輸出計數器數 值，並且該最大輸入和輸出計數器數值各是較大於該第一 數目。該陣列深度因此代表使其從空的至滿的之時脈週期 14 1337491 數量。 再次最好是，各該最大輸入和輸出計數器數值是較大 於該第一數目（亦即，該緩衝器深度）之至少一個幅度次方。 於某些較佳實施例中，該輸入計數器數值利用該輸入 5計數器被記錄作為包含多數個數字（例如，二元數字，或一 些其他基數)之-字組，並且該輸入指示器被配置，以便無 關於這多數個數字之至少最主要的數字。有利地，該輸入 指示器利㈣字組之多數個最不主要數字被提供。 同樣地’該輸出計數器數值可以利用該輸出計數器被 10記錄作為包含第二多數個數字（二元，或其他基數)之第二字 組，並且該輸出指示器被配置，以便無關於第二多數個數 字之至少最主要數字。該輸出指示器可以利用該第二字組 之多數個最不主要數字被提供。 . 15 20 本…耳她例中，比較器適用於藉由比較該輸 和輸出計數器信號以產生該充填位準信號，而產生指干 計數器數值之間的差量之—數目，並^該指示數目減· -預定數目。該默數目可賴，至少独地該儲❼ =:半’以至於當該陣列是半滿時，該比較器輸〖 ，或最好是可包含—些幅 允許製作為簡單之位元轉 控制鏈路可以是一直接鏈路 度調整係數，最好是2之次方，以 移。 以 另外地，控制鏈路可 過濾該數位充填位準信 以包含-數位波器，其被配置 號’並且產生-過濾輸出信號。 15 1337491 該控制鏈路輸出信號可以直接地被使用作為該P L L之頻率 控制信號，或另外地，該頻率控制信號可以自該控制鏈路 輸出信號被導出。 有利地，該參考震盪器（其也可被稱為本地震盪器）包含 5 一晶體震盪器。藉由自此一來源之本質上清晰的低抖動參 考信號產生本地時脈信號，本地時脈信號本身可以是低抖 動的。 最好是，被控制震盪器是一電壓控制震盪器（VCO)， 雖然電流控制及數值控制震盪器（ICO和NCO)可被使用於 10 某些實施例中。但是，尤其是NCO之使用，將增加電路複 雜性，而需要大量之構件。 最好是，相位檢測器是一數位相位檢測器，其被配置 以依據在其第一和第二輸入的信號之間的一相位差量而提 供一數位相位信號。適宜地，其可以是一相位和頻率檢測 15 器（PFD)。 一特定之較佳實施例利用一數位相位檢測器以及該 PLL中之一 VCO,該PLL進一步地包含一濾波器以及一充電 泵，該充電泵利用該數位相位信號被控制以供應電流至該 濾波器，並且該濾波器被配置以積分該被供應之電流而提 20 供一控制電壓至該電壓控制震盪器。 有利地，該鎖相迴路電路可包含一可控制之除頻器， 後者被配置於自該被控制震盪器輸出至該相位檢測器的回 授路線中，該除頻器被配置以接收該頻率控制信號並且被 該頻率控制信號所控制以沿著該路線而設定一除頻數值 16 Ν’以決定該本地時脈頻_該參考斜之比率。 該數值Ν是-種係數，利用該係數，除頻器分割一輸入 ^虎，亦即，其是在該除頻器之輸人和輸出的㈣㈣頻 率之比率。 β因此’控制鏈路可以被配置以接收該數位充填位準信 號並且提供-控制信號至該除頻器而依據該充填位準信 號以調整雜紐值Ν’μ變財地時脈解且降低在該 被接收時脈和本地時脈之間的非同步性。 比較於先前習知的電路，其使用—ΕΒ充填位準之被濾 波形式以經由數位類比轉換器（DAC)而直接地驅動一 VCO，但是需要該DAC具有大量的EN〇BS而達成良好的頻 率解析度’實施本發明之電路可以，例如，藉由調變充電 泵PLL之回授路線中的分割比率而不用顧慮該問題。以此方 式’受充電泵PLL之數位解析度限制之有效精確度可被達 成。 實施本發明之—時鐘同步化器因此可提供優點’其能 夠自參考信號而產生一低抖動本地時脈信號，而同步化於 可能包含高抖動位準之被接收時脈。合成器、以彈性緩衝 器形式之時脈比較電路、以及作用以降低在本地時脈和被 接收之時脈之間的非同步性之控制鍵路的組合，可以被視 為控制迴路。被接收時腻上的枓動，貫際上，藉由這控制 迴路具有/低頻寬之事實，而自該本地時脈彳έ號被解耦 合，因此參考和本地時脈頻率之長期平均值成為相等，但 是較高的頻率抖動成分是在迴路頻寬之外，因此不傳送經 2本地時脈。這低迴路頻絲讀用依據所檢測之非同 _ 2整除鮮數值㈤時也是f知之除郎比率）之控 路、.表中的數位裝置而被達成。數位裝置 ::間_存或被積分，㈣要大數值：:::; 2時^變。這數位裝置可包含_簡單乘法器或位元轉 栘益、或可包含一簡單濾波器。 至除頻器之頻率控制信號可包含數位充填位抑號， 2可自該數位充填位準信號被導f於控制信號是取 、於錢填位準信號。因此，該頻率控制信號決定，至少 部份地，利用除頻器被設定之除頻值。 顯然地，被使用之除頻器電路型式將決定需要什麼控 制信號以達成-特定分割值或比率。控制鏈路被組態以產 生且施加適當_制紐_，以達成在輯位準中所檢 測的改變之所需的分割比率之改變（騎，在本地時脈和被 接收之時脈之_被檢測之非同步性卜除頻器之控制使得 本地時脈和被接收之時脈的頻率收斂。 因此’於某些實施例巾，控制鏈路可以是—簡單連接， 以傳送數位充填位準信號至除頻器。最好是，控制鍵路包 含這信號之幅料整’如利用數位乘法器或藉由位元轉移 信號。 控制鏈路同時也可以包含至少—個數位渡波器，過據 該充填位準信號ϋ且提供該被過渡之信號作為至該除頻器 之控制信號。於此實施例中，該除鮮本身必須包含電路 以執行該所需要，欠改變，不同的實施例中，控制鏈路 可以包含-具有多數個構件之控制電路 數位充填位準信號並且提供適當的控制錢q於處理該 最好是，鎖相迴路電路是分數娜鎖相 達脚纖：LL! 白知的技術。例如，它們可利用具有内部電路之 能夠在被敎狀齡使數地改變。私數除傾 可被使用’其可改變在—週期之期間的N值在二數值之間 (例如，在P和P+1之間，其中P是—整數），用於各數值之^ 部份決定平均N值。三階和較高階模數除頻器同時 疋習知的，其能夠分別地使N值可控制地在3個或多個 同的數值之間被切換。 彈性緩衝器和控制鏈路可一起被稱為除頻器 路0 $ 最好疋’该除頻器是—數位控制除頻器，並且來自該 控制軌之解控制信號包含至少—個數位控制信號（= 除頻器可能需要多數個控制信號以達成所需的N值尤其是 對於非整數值）。例如’數位控制信號可包含數位充填位準 信號。 t剌鍵硌可以包含一加法器 w ° 刀u 窃，丹锻Θ己置以彳曰刀口数位充 並且第一信號可以代表-調整 於某些實施例中，控制鏈路可包含 _、準仏號（或導自其之一信號，例如，被過滤之信號)至第 丄位乜唬針對除頻器信號之數位控制是取決於這些數 [逮之和。因此，第二數位信號π以代表n之—基數值， 並且坌一枝缺：sr..... 角積分 1337491 (Slgma_delta)調變器，其被配置以自加法器接收-輸出信 號，或直接地自數位遽波器接收信號(如果加法 器不是明確 的）’並且產生除頻器控制信號。 於某些較佳實施例中，除頻器被配置以分割自被控制 5震盈器（co)的輸出信號並且提供該被分割之信號至相位檢 測器之第二輸入（亦即’除頻器可直接地被連接在c〇輸出和 PD輸入之間）。於不同的實施例中，可以有被配置在該可控 制之除頻和β C0及/或PD之間的另外電路元件。 合成器電路可由PLL電路所構成，或另外地可包含不 10 同的構件。例如’其可包含至少一個進一步之除頻器其 被配置以分割來自被控制震盪器的輸出信號以產生本地時 脈信號。 本發明之另一論點提供一時鐘和資料回復電路，以自 包含資料和被嵌入時脈資訊之一資料流而回復一時脈产號 15 和資料，該電路包含·· 一資料和時脈抽取電路，其具有被配置以接收包含資 料和被嵌入時脈資6孔的資料流之一輸入，抽取電路被配置 以依據該被嵌入時脈資訊而產生且輸出一抽取時脈作號， 並且依據該被包含資料而產生且輸出一被抽取之資料产 20 號；以及 依據本發明第一論點之一時鐘同步化器， 其中該被抽取之時脈信號被提供至該第一時脈輪入作 為被接收時脈信號且該被抽取資料信號被提供至該資料輸 入0 (D! 20 1337491 應了解到，有多種用以將時脈資訊嵌進於資料流中之 技術，以及用以自此資料流抽取（回復）一時脈信號之技術是 習知的。這些抽取技術產生一仍然包含抖動之抽取時脈信 號（亦即，被接收之時脈信號）。 5 該時鐘和資料回復電路可包含於一資料接收器中。該 接收器提供減弱抖動之優點，使被接收之資料（接收之資料 流）的抖動下降至低抖動頻率，以確保低失真複製，並且同 時也避免由於抖動之輸入時脈以及清晰的輸出時脈（本地 時脈）彼此滑動而致使資料遺失。亦即，被接收資料率之短 10 期的（上面之音訊頻率）和中期的（音訊頻率）變化藉由接收 器以使之平穩，而提供一固定頻率輸出，但是重新產生的 時鐘和資料之長期的頻率，一般是完全地等於被接收之資 料率。該被接收之資料率，和輸出資料以及時脈率被同步 化。藉由確保平均本地時脈頻率匹配該平均被接收之時脈 15 率，接收器達成這同步化。 應注意到，於一實施本發明之時鐘和資料回復電路 中，被接收之資料時脈使用抖動之抽取時脈，亦即，於一 時脈信號中抖動未被減弱，而被記錄進入彈性緩衝器中而 非使用一平穩的本地時脈。這確保所有被接收之資料進入 20 該彈性缓衝器中（儘管有一枓動率）。如果平穩的時脈被使用 以取代“原始的”抽取時脈，則一些資料可能在輸入資料至 彈性緩衝器之過程中被遺失。一旦資料是安全地在彈性緩 衝器中，其以低抖動本地時脈率被依時脈送出。因此，資 料不被遺失，並且資料輸出率是平穩的（低抖動），對應於資

21 1337491 料被提供至電路的平均率。本發明實施例因此可應用於同 步資料系統中。 雖然多種習知的時鐘和資料抽取電路可被使用於本發 * 明實施例中，資料和時脈抽取電路最好是包含一數位鎖相 * 5 迴路電路，其被配置以接收進一步的時脈信號（例如，系統 時脈）以及資料流，並且使用該系統時脈以抽取且輸出被抽 取之時脈信號。

進一步的時脈信號最好是利用一參考震盪器而被提 I 供，其可以是相同於提供該參考信號至合成器之PLL的參考 10 震盪器。 進一步之時脈頻率應該至少是兩倍於被接收之資料流 的一般(所預期的）時脈頻率，並且最好是至少高至四倍。 最好是，該資料和時脈抽取電路包含一數位鎖相迴路 電路，其包含： 15 —數值控制震盪器，其被配置以在一輸出產生一震盪 信號；

I 一相位檢測器，其具有被配置以接收該資料流之第一 輸入，以及被配置以自該數值控制震盪器之該輸出經由一 回授路線而接收一震盪信號之第二輸入，並且其被配置以 20 輸出指示在被提供至其第一和第二輸入之信號間的相位差 量之相位誤差信號；以及 一濾波器，其被配置以過濾該相位誤差信號並且提供 一輸出信號以控制該數值控制震盪器，而決定在該數值控 制震盪器的輸出之震盪信號頻率。 22 1337491 該被接收之時脈信號，被提供 來自該數健财Μ輸㈣ 可以是 信號。 釣5戒，或可以被導自該 本發明之另-論點提供—時鐘同步 化於被接收之時脈信號的本地時脈信號，該同同步 參考信號；4配置以提供具有—參考頻率之一 -合成器電路，其被配置以自該 時脈信號，該合成器電路自人 咒口成〜本地 10 3 ^有相位檢測器之鍅 電路’該相位檢測器具有被配 相迴路 輸入，以及一可控制除_ 收m咸之第— 器至該相位檢測n㈣-；：/纽置於自-被控制震盈 —輸入之回授路線中， 可控制以設定沿著該路線之除頻裔是 脈頻率對該參考解率；、 衫該本地時 15 -時脈_電路，其如㈣本㈣脈 -被接收之時脈㈣，並且相於產生指 ㈣: 和遠距時脈概間之非____=脈 20 一控制鏈路，其鏈接該時脈比較電路至該 控制鍵路魏置叫㈣帛1㈣纽提供 ^ 至該除頻器以依據該第-數位信號而調整該除頻數值 改變該本地時脈頻率且降低該非同步性， 其中該時脈比較電路包含具有適用於儲存資料之資料 健存部的彈性緩衝器，並且該彈性緩衝器具有用以接收資 料之-資料輸入、用以接收該被接收之時脈信號的第一時 23 1337491 脈輸入、用以輸出資料之一資料輸出、以及被配置以接收 來自該合成器電路之本地時脈信號之第二時脈輸入， 該彈性緩衝器反應於在該第一時脈輸入之一被接收時 • 脈信號以依時脈將被提供至資料輸入的資料存入該資料儲 * 5 存部（依被接收之時脈率），並且反應於在該第二時脈輸入之 本地時脈信號以依時脈將該資料儲存部之資料取出（依本 地時脈率）， 該彈性緩衝器被調適以輸出該第一數位信號，該第一 丨 數位信號是指示被儲存於該資料储存部中之資料量之一數 10 位充填位準信號， 並且該控制鏈路被配置以控制該本地時脈頻率，而維 持所需的平均資料數量於該資料儲存部中。 該彈性緩衝器可包含上述相關於第一論點之一個或多 個有利特點。例如，其可包含寫入和讀取計數器以及一比 15 較器，該計數器反應於在第一和第二輸入之時脈脈波而被

增量並且提供指示器信號至該資料儲存陣列。再次地，讀 I 取和寫入指示器最好是可自該計數器之最不主要位元被提 供。 本發明之另一論點提供一種方法，其用以產生同步化 20 於被接收之時脈信號之本地時脈信號，該方法包含之步驟 有： 產生具有一參考頻率之一參考信號； 使用一鎖相迴路電路以自該參考信號而合成一本地時 脈信號； 24 1337491 提供一被接收時脈信號至一包含適用於儲存資料之資 料儲存部的彈性緩衝器之第一時脈輸入； 提供資料至該彈性緩衝器之資料輸入； * 提供該本地時脈信號至該彈性缓衝器之第二時脈輸 * 5 入，該彈性緩衝器具有用以輸出資料之一資料輸出並且反 應於在該第一時脈輸入之被接收時脈信號以依時脈將被提 供至資料輸入的資料存入該資料儲存部（以該被接收之計 算時脈率），並且反應於在該第二時脈輸入之本地時脈信號 以依時脈將該資料儲存部之資料取出（以該本地時脈率）； 10 自該彈性緩衝器以產生且輸出指示被儲存於該資料儲 存部中之資料量的數位充填位準信號；並且 使用該數位充填位準信號以控制該鎖相迴路電路，而 控制該本地時脈頻率以藉由沿著該鎖相迴路之一回授路線 而設定一除頻數值N以維持所需的平均資料數量於該資料 15 儲存部中。

有利地，該方法可進一步地包含過濾或幅度調整該數 I 位充填位準信號之步驟，例如，利用一數位濾波器，並且 使用該被過濾或被幅度調整之數位充填位準信號以控制鎖 相迴路電路。 20 最好是，該鎖相迴路電路包含一可控制之除頻器，其 被配置於自一被控制震盪器至一相位檢測器之回授路線中 並且可控制以設定沿著該路線之除頻數值N，而決定該本地 時脈頻率對該參考頻率之比率，並且該方法包含使用該數 位充填位準信號以控制該除頻器之步驟。

25 最好是，該資料儲存部包含一儲存陣列，並且該彈性 缓衝器包含適用於記錄一輸入計數器數值之輸入計數器、 適用於記錄一輸出計數器數值之一輸出計數器、以及一比 較益，6亥方法進一步地包含之步驟有，反應於在該第一時 脈輸入之一時脈脈波而將該輸入計數器數值增加第一增 量、自該輸入計數器提供一輸入計數器信號至該比較器， 該輸入計數器信號是該輸入計數器數值之指示'提供一輸 入指示器至該儲存陣列，該輸入指示器是取決於該輸入計 數器數值， 反應於在該第二時脈輸入一時脈脈波以將該輸出計數 器數值增加第二增量、自該輸出計數器提供一輸出計數器 t號至6玄比較盗，|亥輸出計數器信號是該輸出計數器數值 之指示、提供一輪出指示器至該儲存陣列，該輸出指示器 是取決於該輸出計數器數值， 使用δ玄比較器以依據該輸入和輸出計數器信號而產生 且輸出該數位充填位準信號， 反應於在該第一時脈輸入之時脈脈波，使資料依時脈 被存入該儲存陣列中利用該輸入指示器所決定之一位置， 且反應於在該第二時脈輸入之一時脈脈波，使資料自該儲 存陣列中利用該輪出指示器所決定的位置被取出。 某些實施本發明之較佳方法，進一步地包含控制第一 和第二增量之至少—幅度的步驟。 它們可包含之步驟有：當本地時脈信號成為同步化於 破接收時脈信號時，調整該等第一和第二增量之幅度。 1337491 有利地，該方法可包含之步驟有：控制該等第-和第 ^曾量以至於它們具有-共同之幅度’並且當本地時脈信 - #b成為同步於該被接收時脈信號時，將該共同幅度自第—

’ 數值降低至第二數值。 X 5 财法可包含之步驟有：記錄該輸人計數器數值作為 包含多數個數字之-字組，並且僅使用該字組之最不主要 部份(例如’假定’字组長度為8或更多位元，則僅使用域 • 4個最不主要位元）作為輸入指示器。 同樣地，該方法可包含之步驟有：記錄該輸出計數器 10數值作為包含第二組多數個數字之第二字組，並且僅使用 έ玄第二字組之最不主要部份作為輸出指示器。 使用比較器以產生充填位準信號之步驟，最好是包含 比較該等輸入和輸出計數器信號以產生指示在該等計數器 數值之間差量之-數目，並且自該指示數目減去一預定數 15 目。 • 應了解到，於某些較佳實施例中，彈性緩衝器計數器 可被製造為足夠寬以妥善處理大範圍之頻率偏移，但是當 時脈被同步化時，ΕΒ中之資料儲存部僅需要大的足夠吸收 預期的最大抖動數量即可。這允許一可接受的頻率範圍（利 20用汁數益之大小而被設定）之分離並且同時也允許時脈上 之最大可接受的抖動（利用彈性緩衝器之大小而被設定）之 分離。此外，必須妥善處理八度之不同的輸入頻率（但是各 速率具有小數量的抖動）之系統，將需要一個非常大的£6 以能容納這頻率範圍。此一ΕΒ將支配電路設計之面積。 27 1337491 本發明實施例可被使用於資料接收器電路中並且提供 本地產生清晰時脈之優點並且於一數位至類比轉換器之前 重新排定進入的資料之時脈以避免時脈抖動感應雜訊和失 真。本地時脈和進入資料時脈被同步化並且避免資料損失。 5 本發明之其他目的和優點將自下面的說明而更明顯。 圖式簡單說明 本發明實施例接著將參考附圖被說明，其僅做為範例 而非限制，其中： 第1圖是依據先前技術之資料發送和接收系統的分解 10 表示圖； 第2圖是實施本發明之資料和時脈回復電路的分解表 示圖； 第3圖是來自第2圖之DPLL構件的分解表示圖； 第4圖是適用於本發明實施例中之彈性緩衝器的分解 15 表示圖； 第5圖是實施本發明之時鐘同步化器電路的分解表示 圖； 第6圖是實施本發明之另一時鐘同步化器電路的分解 表示圖； 20 第7圖是適用於本發明實施例中之合成器電路和參考 震盪器的分解表示圖； 第8圖是實施本發明之另一資料和時脈回復電路的分 解表示圖； 第9圖是適用於本發明實施例中之另一彈性緩衝器的 d) 28 分解表示圖；以及 第10a-l〇c圖展示實施本發明之電路中的開放迴路和 關閉迴路響應，其分別地對應於(a)沒有數位濾波器，（b)積 分益加零點<l/beta，（c)低通濾波器，角落頻率>l/beta。 5 【實施方式】 較佳實施例之詳細說明 接著參看第2圖，實施本發明之一時鐘和資料回復電路 (系統）包含一時鐘和資料抽取電路8，其包含一數位鎖相迴 路(DPLL)。被接收的資料流81(其包含被嵌入之時脈資訊) 10被供應至DpLL，其被使用以鎖定該進入的資料於其上並且 產生一内部中間時脈RCK 83(其將被稱為被接收之時脈）以 及被重新排定時脈之内部資料流82(亦即，被抽取之資料）。 内部中間時脈之產生同時也可被說明為自被接收之資料流 的時脈信號之抽取’並且因此該内部中間時脈也可被稱為 15 一被抽取的時脈。 該被抽取之資料82以及該被抽取之時脈83被提供至彈 性緩衝器（EB)31之輸入。該EB被使用以吸收在本地和遠距 時脈領域間之任何短期的或中期的時序變化。其同時也產 生一指示器誤差信號(P)7’其指示被儲存於緩衝器之儲存裝 20置（記憶體）中的資料量’並且因此指示重新被排定時脈之内 部資料的目前累積抖動或時域滑動率。 控制鏈路ό可以是EB指示器誤差信號至頻率合成器之 類比PLL的頻率控制輸入之簡單連接。最好是，其將包含— 些數位信號幅度調整以按尺度調整指示器誤差信號中單_ 29 LSB(最不主要位元）改變於Pll目標頻率上之效應。 控制鏈路同時也可以包含一些數位過濾以提供適合於 系統抖動轉移函數之獨立的另外設計。 在參考頻率之穩定參考信號10藉由高品質時脈源丨（例 如’晶體震盪器（XTAL))被提供至APLL。 類比鎖相迴路(APLL)自高品質時脈源產生一頻譜清晰 之時脈LCK，其之輸出頻率被自控制鏈路輸出之頻率控制 k號4所控制。有一些方法，其中來自控制鏈路之頻率控制 信號4可被使用以控制APLL輸出頻率，以及因此控制LCK 頻率（速率）。例如’信號4可與導自PLL相位檢測器的輸出 之被過濾或被積分的信號混合，以改變被施加至PLL之 VCO的控制電壓。於此情況中，一低頻寬APLL，具有在音 訊頻帶之下的頻寬，將是所需的，以避免APLL抑制這第二 控制輸入超過音訊頻帶。但是，於某些較佳實施例中，頻 率控制信號4被提供至APLL之回授除頻器。apll則可以是 高頻寬，具有在音訊頻帶之上的頻寬，而具有音訊-頻率 VCO雜訊抑制以及被降低迴路濾波器成分值之優點。來自 APLL之頻譜清晰的低抖動時脈被使用以提供一輸出時脈 信號LCK並且重新排定資料出自系統之時胍。 於這範例中’ DPLL利用系統時脈84(通常是來自一外 接晶體）以直接地或經由另一PLL而被提供時脈。其自進入 的資料流81以回復一時脈83，並且以這時脈83自資料流抽 取且輸出資料82。 第3圖展示適當的DPLL之構件。該DPLL包含一相位檢 1337491 測益PD 85以檢測在其之輸出回復時脈幻和被接收之遠距 時脈（亦即，被嵌入接收之資料流中的時脈）之間一相位差 量。該相位檢測器可以多種方式（例如，x〇R閘、計數器或 JK-正反器）被實現。下一級是積分低通濾波器祕，其轉換 5忒相位误差信號850成為代表頻率誤差之數位信號860。這 濾波益通常被實現為低階1IR(無限脈衝響應）。來自這濾波 器之这輸出860被使用以驅動一數值控制震盪器（NC〇)87。 該NCO是一種數位震盪器，其產生方形波，其頻率是成比 例於來自該濾波器之數碼。 10 時鐘和資料抽取電路（亦即，檢測器）之時序解析度是系 統時脈之時序解析度，因此NC〇輸出上之抖動是受限於 DPLL插作頻率。DPLL必須過度取樣進入的時脈，以便適 當地作用。當根據奈奎斯特準則時，要至少如其輸 入之兩倍快速地被提供時脈。但是實際上為降低時域量化 15誤差並且改進DPLL之追蹤效能，其趨向至少四倍之過度取 樣。 該DPLL輸出具有一外部時脈週期之時間解析度，因此 本質上具有這階級之高頻率抖動，即使具有無抖動的輸入 亦然。因此於100MHz時脈上進行之回復時脈的最小抖動通 20常將是十個奈秒卟-砟之階級。DPLL被進行愈快，則這輸 出抖動之成分愈小。 戚波益頻見必須被選擇以確保其可追縱抖動的進入資 料之短期的時序變化，但是這表示其同時也不減弱在這頻 寬内之進入的抖動。該進入的抖動對於SpDIF(s〇ny/phiHps 31 數位界面）音訊資料可以是幾微秒峰對峰值。如果來自 DPLL之時脈輸出上的抖動具有強的弦波成分，並且如果這 時脈接著被使用以提供一 DAC時脈而重建音訊信號，則曲 線可能在音訊頻帶範圍内’其將降低DAC音訊品質。 於不同的實施例中，其他形式之時脈和資料抽取電路 亦可被使用以提供至EB之輸入。例如，各種類似的解決方 案（例如，科斯塔斯（Costas)迴路，參看Pr〇akis之“數位通 訊” ’ McGraw-Hill高等教育 ’ 2〇〇〇年，ISBN 0-07-232111-3， 347-359頁）已被提出’並且可被使用。但是，DPLL是比這 些較小且具有更多的功能。DPLL也可被使用以追蹤除了 NRZ(非返回至零）之外之資料型式，例如，Manchester編碼 和PAM-3等等。傳統地，由於在時脈頻率時沒有功率之事 實，自Manchester被編碼資料回復(抽取）時脈是主要技術。 EB之功能，當配合本發明實施例時，實際上是一種具 有非同步讀取和寫入界面之緩衝器。各種製作是可能的。 適當的EB結構之分解圖展示於第4圖中。 這範例31包含儲存元件陣列形式之資料儲存裝置 300。輸人資料依據輸入指示器3()3(其是利用進人資料之時 脈率RCK而被驅動的計數器3〇1所產生）連續地被寫入至這 些元件中，於此情況中，被回復之抖動時脈來自該赃卜 資料依據-輸出指示器304(其是利用以所需要的輸出資料 率破提供時脈之另一計數器3〇2被產生)而自該陣列連續地 破讀取’於此情況中，時脈LCK該Apu^被產生。一 充填計算㈣5接收二組指㈣信號3G3、3Q4並且輸出一充 1337491 填位準信號’其是目前被保持於EB記憶體中資料量之指 示。於這範例中，該寫入和讀取指示器被提供至充填計算 器’作為指示計數器目前數值/内容的信號，並且被提供至 該儲存陣列以決定將被寫入以及被讀取之位置。 EB 31將需要大的足以吸收自回復資料上之抖動被累 積之抖動的中期變化。EB通常被使用以確保在一特定時段 上之肓料不被遺失。對於一輸入頻率R以及一具有偏移之輸 出頻率Q(ppm) ’該頻率偏移是AR : Δ/? = ^ 106 對於大小為Β之緩衝器，在資料被遺失/被重複之前蛵 過的時間，Tslip，是： ^

/ .. — 1 ~ 却AR 15 即使是小的頻率偏移，亦可導致頻繁的資料摘失。例 如，如果資料以6,l44Mhz時脈被存入16位元深之邱，並且 以1，之相對頻率偏移的時脈送出，則Tslip是在三秒之下。 在整體控制迴路的頻寬之内，該枓動將被追縱，但β 因為控制迴料常將具有數個赫芝(He叫之«，足夠= 料被EB所吸以主要的，以妥善處理在這頻寬之上貝。 計算緩衝輯f的深度之方絲㈣㈣U被指」 作為均方根(r.m.s)或峰對峰值(peak t〇-邮）。 曰弋 對於咖抖動，'_，（被積分超過在控制迴 之上的頻率，其通常將是非常低的頻率，如數_z)，^ 33 20 1337491 位元誤差率（BER)，彈性緩衝器所需要的時間峰對峰值之彈 性，TelasUe，可被展示如下： T. elastic α.σ long-term 其中α滿足方程式：

BER erfc f (X、 .2V2.

Te|astic必須針對施加至EB之兩時脈，亦即，RCK和LCK 被計算。如果該彈性緩衝器可妥善處理提高至兩時脈之 Telasiic總和的指示器短途行程，而不必該等指示器彼此傳 送’則其將有被指定之BER的資料損失。對於以6.〗44MHz 10 被編碼之音訊S/PDIF資料，一 1〇·15之beR對應至每五年一 位元之資料遺失。對於1〇·15之BER，α可被示為15.888。 因此Β，於彈性緩衝器中所需要的位元數量，可被展示 Β =

Utcol +τ elasiic . remote

Tjata 其中Tdata是資料率。 通常B將是小的。本地清晰時脈LCK上之抖動將是較小 於時脈RCK。在上面範例中’來自DPLL之10ns的r.m.s本質 抖動，以及一個 10·15之BER，具有 6.144MHz-^5^SPDIF 貢料時脈頻率’1^*=15.888*10的，因此6= 20 l58ns*6.144MHz =〜1。 對於峰對峰值抖動，計算是較簡單的。為妥善處理 1〇111(亦即’1〇/6.144^!?12)之峰對峰值抖動，深度1〇之巳6將 34 是所需的’雖然’最好是B將較大於這最小值，以改進超載 狀態，降低鎖定時間並且確保線性暫態操作。 當進入的時脈RCK相對於輸出時脈LCK而減速或加速 時，在輪入和輸出指示器之間的差量將變更。在二組指示 器之間的差量可被當成對應至被儲存的資料位元數量的一 •且才曰示器誤差仏號，若進入的時脈相對於ApLL產生的時脈 加速時其將增加，或若進入的時脈減速時其將減少。這輸 出通*將至少在二組相鄰數值之間切換，通常是更多，如 果在輸入資料流上有大的短期抖動的話。因此，其將具有 大的高頻率成分，但將向上或向下漂動以追蹤輸入資料時 胍和利用APLL被產生的時脈之相對頻率。該指示器誤差信 號可以被視為在兩個時脈之間的滑動量測。換言之，數位 才曰示為“號7(充填位準信號）是在本地時脈和被接收之時脈 之間的非同步性指示。 彈性緩衝器大小愈大則最大誤差可能愈大，並且因此 鎖定時間愈快。對於低抖動系統，EB可以是較大於緩衝器 所需的最小深度，因此確保正確之迴路動態。 當超載或啟動情況時，在指示器誤差信號之最大範圍 内仍然有利於允許全部迴路的線性操作之情;兄中，喪失資 料疋可接丈的。因此’計算誤差信號之計數器可以是寬的 字組見度’但是緩衝ϋ可具有減少之深度，並被指示器的 -些LSB所控制。第9圖展示_個£6，其中緩衝器以這方式 被LSB所控制。 資料儲存部包含一儲存陣列3〇〇並且該彈性缓衝器包 1337491 含—適用於記錄一輸入計數器數值之輸入（寫入）計數器 301、一適用於記錄一輸出計數器數值之輸出（讀取)計數器 302 '以及—比較器（三角計算器305)。該寫入計數器反應於 在β玄第一（亦即，寫入）時脈輸入之一時脈脈波，以第一增量 5增加該輸入計數器數值。該輸入計數器提供一輸入計數器 信號306至比較器305，該輸入計數器信號是該輸入計數器 數值之指示，並且提供一輸入（寫入）指示器3〇3至儲存陣 列，該輸入指示器是取決於該輸入計數器數值。於這範例 中，該輸入/寫入指示器對應於寫入計數器儲存字組之河個 1〇最不主要的位元，其中河是一整數。寫入指示器因此無關 於最主要的位元。讀取計數器302同樣地反應於在該讀取時 脈輸入之一時脈脈波，以第二增量增加該輸出計數器數 值。該輸出計數器提供一輸出計數器信號3〇7至比較器，該 輸出計數器信號是該輸出計數器數值之指示，並且提供一 15輸出（讀取)指示器304至儲存陣列。該輸出指示器對應於讀 取計數器儲存字組之Μ個最不主要的位元。比較器依據該 輸入和輸出計數器信號（亦即，依據在該等計數器數值之間 的差量）以產生且輸出該數位充填位準信號7(其同時也可被 稱為一誤差信號）。彈性緩衝器被配置以至於反應於在該第 2〇 一時脈輸入之一時脈脈波，資料依時脈被存入儲存陣列中 由輸入指示器所決定之位置，並且因此反應於在該第二時 脈輸入之一時脈脈波，資料自儲存陣列中由指示器所決定 之位置依時脈被輸出。 於穩定狀態時’ ΕΒ最好是是半滿的，以允許用以增加 36 和減少輸入頻率暫態之相寻的淨空南度。為提供_接近零 之信號以向前傳送作為誤差信號7至PLL，等於緩衝器深度 一半之一數目可以利用比較器305被減去。 APLL之輸出頻率，Fout，如下所示地被給予： F〇ui=N*Fref

Fref是晶體頻率’ N是被使用於PLL回授路線中之相除 的數值。因此APLL輸出頻率可藉由改變N而被調整。vc〇 頻率通常最好比所需要之速度更快並將該時脈相除至所需 的速率以得到低相位雜訊。對於r,f.之應用，除頻器比率通 常是大的’並且適當頻率解析度可以被得到而具有整數除 頻器比率。但是更通常地，一非整數除頻器比率是所需的， 以提供適當的頻率解析度。使用分數型技術，pLL輸出 頻率可被調整為N所表示之解析度。 如上所述，EB—般將僅有幾級長度，因此指示器誤差 信號P ’ 7 ’通常將僅有幾位元的解析度，並且將在一些相 鄰數值之間搜尋。為避免在APLL目標解中之大的跳躍， P應藉由一調整係數而被調整減弱，因此 AF〇u, ~ AN* Fref =β·Ρ· Fref

APLL輸出頻率反應至該輸入卻之速率是受限於ApLL 之頻寬或扭轉率。但是APLL之迴路頻寬通常將是幾十 服，而全部的迴路頻寬通常僅有幾Hz，因AAPLL提供的 額外極點通常可被忽略。 該彈性緩衝器具有-内在的積分性質並且具有轉移函 1337491 數： Τ - Ρ - 1

Frck ~~ Plck 之-1 其中Frck和I\ck分別地是抽取時脈RCK和本地時脈 LCK之頻率，且z相對於穩定狀態LCK頻率fLCK〇而被定義（至 5 第一階）。 因此全部的開放迴路轉移函數是：

β 因此閉迴路轉移函數是： Τ — ^LCKO _ β CL Frck Z-l+β 10 其是在Z = 1-P具有一單極點的單極點系統。因此該系 統具有利用Θ設定的頻寬。從迴路轉移函數之表示式，-3dB 點可被展示如下：

3dB

Flcko β 2π 並且該鎖定時間可被展示如下： τ - hck ~ FL⑽ β 於某些較佳實施例中，一快速的鎖定時間可以藉由改 變該增量數值成為積分器（亦即，該讀取和寫入計數器）而被 達成。此實施例因此包含增量控制（亦即，調整）電路。如先 前所述，積分器僅被增加一。一更快之鎖定時間可以藉由 38 1337491 每一時脈週期增加之積分器增量的數量（增量）而被達成。當 積分器增量是厂而不是1時，這具有將迴路内部增益自改 變至广的相同效應，其中： β'^βχΓ 5 因此，將積分器增量自1改變至4可以4倍因數降低鎖定 時間。於較佳實施例中，一旦系統被鎖定，積分器上之增 量可被降低至1，以達成所需的Ν之解析度。實際上，最好 是將厂平滑地自最大調整至最小，以達成平穩的動態響 應。因此，某些較佳實施例包含用以設定一啟始增量幅度 10 之裝置，並且接著當同步化被達成時，用以減低該增量幅 度。因此，如果積分器被以厂級距增量，則鎖定時間以及 頻寬接著成為 f _ Flcko β Γ 並且

15

Tbck \0π FLCKOfir 如果β是太大，則迴路頻寬將是高的，但是EB指示器 誤差信號之高頻率成分將在高頻率調變N，並且導致來自 APLL時脈之主要的高頻率輸出抖動。如果β是太小，則迴 路頻寬將是低的，因此整體迴路將不足以快速地反應於抖 20 動之中間頻率成分並且ΕΒ緩衝器大小必須被足夠放大以妥 善處理結果之額外相對的時脈滑動。 第10a圖展示迴路之低頻率開迴路和閉迴路頻率轉移 39 函數。於某些實施例中，可在控制鏈路中包含一數位濾波 〇〇 窃以適應迴路動態。這可在施加至APLL之前減弱任何P之 巧頻率成分，以避免任何來自APLL·時脈之高頻率輸出抖動 結果，同時不減弱低頻率成分以維持迴路頻寬。 一簡單積分器在低頻率給予較高的迴路增益並且允許 頻率控制信號』N之低頻率成分具有較大於Eb指示器誤差 k號P之動態範圍，以當處理大的幅度抖動或啟動時可改進 其性能。但是’這可藉由使用第9圖之EB而更簡單地被達 成。同時，簡單積分器之使用也將導致迴路中二次積分， 10其將疋不穩定的，因此需要—組另外的零點以確保整體系 統的穩定性。這數位濾波器接著具有如下之轉移函數：

TF,LTEH p z-\ 其中K和Ψ可被調整以將迴路頻寬最佳化。 因此該整體迴路轉移函數被給予如下： 15

Tloop = __Κ(ζ-Ψ) (z~\y + κ(Ζ~ψ) 該零點ψ—般將必須是在迴路頻寬下之八度音第i〇b 圖展示所得到之轉移函數。這展示該零點使在迴路頻寬上 之頻率成分P的積分器單極點效應無效，因此這數位滤波器 之介入將不導致高頻率成分P之衰減。 20 因為迴路頻寬將是低的（通常為1HZ) ’鎖定時間將是主 要的(〜Is)。可利用變化K和Ψ而降低鎖定時間以改 期間之頻寬。以此方式，頻寬可於短時間週中自奈 40 奎斯特頻寬被降低至低於1Hz頻寬。 第10c圖展示被得到之轉移函數，如果該被添力之數位 渡波器是一低通滤波器’並角落頻率在迴路頻寬之上、 免影響迴路穩定性。這導致p在這角落頻率之上的頻率有乾 高的衰減並且因此高於迴路頻寬。這給與自柄取時^

至輸出時脈LCK之咼頻率抖動的較高衰減。e L 疋廷不可改 進大約在迴路頻寬之頻率的抖動性能& 於-些應用中，這低通減波器和第9圓被修改邱之租 合將提供良好的解決方案。 ’’ 热習這技術者將可容易地以相似形式導出並且八 這些構想或其他數位濾波器轉移函數之使用的進^刀析， 合。 步之》、且 —數位渡波器之使用允許高的增益並且長的時間 谷易地且經濟地被得到，比較於習見的 波器，其將需要在晶片外之大的濾波器構件。這匕濾 的系統是制重要的。當在受成本影響吨計中不^ 構件的成本降低以及改善性能是超過傳統方法的 接著參看第5圖，這展示實施本發明 該同步化⑼含-參考震心〗，純;Γ巧步化器。 頻率之參考信號川、一合成器電路20，^供具有參考 考信號產生本地時脈信號LCK、—彈性緩參 適用於健存資料之資料儲存部3⑻ “3卜其包含 鏈接該彈性緩衝器至該合成器電路 控制鏈路6，其 °玄合成器電路2〇包含 —鎖相迴路電路2,其構件未於第5圖中展示，但卻是相同 於第8圖所展示的PLL構件。該PLL包含一被控制震盪器 23，其被配置以接收一震盪器控制信號並且在被控制震盪 器輸出產生一具有取決於該震盪器控制信號之頻率的震盪 5輸出信號，並且其決定本地時脈信號頻率。該PLL同時也包 έ相位檢測器21，其具有被配置以接收參考信號之第一 輸入，以及自該被控制震盪器輸出至該相位檢測器的回授 路線，並且提供一震盪信號至相位檢測器之第二輸入，以 至於該相位檢測器產生一輸出信號，其指示在該第_輸入 °之參考彳5號和該第二輸入之震盪的信號之間的一相位差 置。該PLL同時也包含一震盪器控制信號產生電路22，其被 配置以接收相位檢測器之輸出信號並且依據該相位檢測器 輸出信號而產生該震盪器控制信號。 該彈性緩衝器31具有用以接收資料之一資料輸入 15 301、用以接收被接收之時脈信號RCK的第一時脈輸入 302、用以輸出資料之資料輸出3〇3、以及第二時脈輸入 304其被配置以接收來自合成器電路20之本地時脈信號 LCK。彈性緩衝器31響應於在該第一時脈輸入之一被接收 時脈信號以將被提供至該資料輸入的時脈資料依時脈輸入 20貝料儲存部（以被接收之時脈率），並且響應於在第二時脈輸 入之本地時脈信號，以依時脈將資料自資料儲存部輸出（以 本地％•脈率卜該彈性緩衝II輸出—數位充填位準信號7， 八才曰不被儲存於資料儲存部中的資料量，並且該控制鏈路7 被配置以接收該數位充填位準信號且提供一頻率控制信號 42 1337491 4至鎖k路電路2’以依據該數位充填位準信號而控制震 盡輸出L魂之頻率。因此，該本地時脈頻率可被控制以維 持所而的平均資料數量於資料儲存部中，因而同步化該本 地時脈與被接收之時脈。 5 帛6圖展示相似於第5圖之時鐘同步化器。於第6圖電路 中3EB 31的作用有如一組時脈比較電路，該數位充填位 準仏號疋在°亥被接收之時脈和本地時脈之間的非同步性之 才曰Λ充填位準化號利用數位慮波器61被過渡，其平穩 化輸出提供細緻數位控制至从以控制輸入以設定其回 10授路線中之相除比率N。於這範例中，合成器電路是由APLL 所構成。 15 20 7圖展不適用於本發明實施例中之合成器電路 參考震虚器I的構件。該APLL vc〇 23一般將以高頻率進 而允許低相位雜訊。如所展示，合成器進-步地包含一 | 頻器27。該輸出系統時脈LCK，利用除頻器27，自乂⑽ 出而被除頻以便有頻率最大解析度。為減少硬體，除頻; 27和回授除頻器26之—些級可共用。但是，這將是等效) 僅具有一組被降低頻率之VC0,其在限制回授除頻器^ 析度並非合用的。雖然第7圖之pLL2被稱為類比虹，其^ 含相位及解檢測器（P F D)之數位相位檢㈣2】。這可產, 數位輸出。數位相位檢測器輸出被使用以控制一充電泵（s 多數栗)24，其接著供應電荷（電流）至迴路遽波器/。該沿 路濾波器積分被供應之電流並且提供—控制電壓至⑽ 23。控制VCO之慮波器電屡，因此是連續的（亦即，非數位 43 控制參數，並且由於這理由，該電路被稱為胤。 第8圖展示實施本發明之—資料和時脈回復電路 路採用一資料和時脈柚取電路8，其接收原始資料流81，柄 取抖動時脈信號，並且使用該抖動時脈以產生且輸出1 S新被排定時脈之資料流8 2。該彈性緩衝器產生一數以填 位準信號7 ’且將其輪出至該控制鏈路6，而指示在被柄取 之時脈和本地時脈之間被累積的滑動。該控制鏈路可以選 擇地包含一數位濾波器61，其過濾該變化之充填位準信號 並且輸出表示回授除頻器比率中所需的改變（delta N)之平 1〇穩化信號以處理時脈之非同步性。來自濾波器61之輸出使 用加法器41被相加至—標稱相除比率，並且該加法器輸出 (一組數位k號之總和）接著被輸入至一個三角積分

(sigma-delta)調變器（sdm)42，以使用嗓音修整控制APLL 除頻器26而得到具有低APLL輸出抖動之分數頻率相乘。低 15枓動LCK被使用以進一步地重新排定EB輸出資料之時脈。 將可了解到，實施本發明之方法和電路之優點為允許 進入時脈之大量抖動並且仍然可產生適用於轉換器（亦 即，例如音訊系統中之DAC)之穩定時狐。 迴路頻寬利用數位幅度調整係數beta^^ ’並可能配合 20 選擇性之數位濾波器61的特性而被定義。這允許比使用晶 片外濾波器被得到的頻寬有更低的頻寬。晶片上矽之實施 例是小的且有效益的。 本地時脈的頻譜純度在抖動可限制性能的應用中 (ADC、D AC等等），是非常重要的。實施本發明之方法和 44 1337491 裝置允許本地產生之高頻譜純度的時脈與本地時脈同步 化，並且可以被用以運行轉換器。 同時也將是明顯地，本發明特定實施例提供用以接收 * 來自遠距來源之抖動資料並且自這資料產生本地時脈的方 • 5 法和電路。本地被產生之時脈被同步化於該遠距資料並且 可減弱這遠距資料之抖動下至低抖動頻率（1Hz之下）。這在 許多應用中是相當重要的，例如，數位音訊接收器。該電 路可包含一數位鎖相迴路(DPLL)，其用以產生一中間時脈 (其被稱為被接收之時脈，亦即，該時脈信號被提供至彈性 10 緩衝器以使資料依時脈輸入）、一組彈性緩衝器供用於回復 的進入資料、以及一組類比鎖相迴路，其之回授除頻比率 利用來自彈性緩衝器之數位過濾的指示器誤差信號而被調 變，以產生一低抖動時脈以及一對應地重新被排定時脈之 等時性資料流。 15 熟習本技術者將同時也明白，上述相關的各種實施例 和特定特點可與其他實施例或通常符合於上述技術之明確 說明之特點自由地被組合。熟習本技術者將同時也明白， 本發明上述之特定範例可有各種變化和修改而不脫離所附 加之申請專利範圍。 20 【圖式簡單說明】 第1圖是依據先前技術之資料發送和接收系統的分解 表示圖； 第2圖是實施本發明之資料和時脈回復電路的分解表 示圖； 45 第3圖是來自第2圖之dpljl構件的分解表示圆； 第4圖是適用於本發明實施例中之彈性緩衝器的分解 圖； 刀 第5圖是實施本發明之時鐘同步化器電路的分解表示 第6圖是實施本發明之另一時鐘同步^匕器電路的分解 表示圖； 第7圖是適用於本發明實施例中之合成器電路和參考 震盪器的分解表示圖； 第8圖是實施本發明之另一資料和時脈回復電路的分 解表示圖； 第9圖是適用於本發明實施例中之另一彈性緩衝器的 分解表示圖；以及 15 第10a-l〇c圖展示實施本發明之電路中的開放迴路和 關閉迴路響應，其分別地對應於(a)沒有數位濾波器，（的積 分器加零點<l/beta，⑷低通濾波器.，角落頻率>i/beta。 【主要元件符號說明】 1…參考震盪器 2···鎖相迴路電路 4··.頻率控制信號 6···控制鏈路 7…數位充填位準信號 8…時鐘和資料柚取電路 10…參考信號 12…震盪器 2〇…合成器電路 21…數位相位檢測器 22· ··震盪器控制信號產生電路

23 - APLLVCO 24···充電泵 25··♦迴路濾波器 46 1337491 26…回授除頻器 27…除頻器 31…彈性緩衝器 41···加法器 42…三角積分調變器 61…數位濾波器 81…被接收的資料流 82…内部資料流 83…内部中間時脈RCK 84…系統時脈 85···相位檢測器PD 86…低通濾波器 87…震盪器(NCO) 300…資料儲存部 301…資料輸入 302···第一時脈輸入 303…資料輸出 304…第二時脈輸入 305···充填計算器 306…輸入計數器信號 307…輸出計數器信號 850···相位誤差信號 860…數位信號

Claims (1)

1. 丄 99年9月/03修正本 [jT^M08775號申請案申請專利瓦面修正本 99.〇Hg^J 十、申請專利範圍： 丨‘—種時鐘同步化器，其用以產生被同步化於接收時脈信 5虎之本地時脈信號，該同步化器包含： —參考震蘯器，其被配置以提供具有一參考頻率之 5 —參考信號； —合成器電路，其被配置以自該參考信號產生一本 地時脈信號； —彈性緩衝器，其包含適用於儲存資料之資料儲存 邹；以及 10 —控制鏈路’其鏈接該彈性緩衝器至該合成器電 s 路， 其中該合成器電路包含一鎖相迴路電路，該鎖相迴 路電路包含： 被控制震盡器，其被配置以接收一震盈器控制信 15 號，並且，在一被控制震盪器輸出產生具有依據於該震 邊器控制彳&號並且決定該本地時脈信號頻率之頻率的 震盪輸出信號， 一相位檢測器’其具有被配置以接收該參考信號之 第一輸入， 20 —回授路線，其自該被控制震盪器輸出至該相位檢 測器，並且提供一震盪信號至該相位檢測器之第二輸 入，該相位檢測器產生一輸出信號而指示在該第—輸入 之該參考信號和該第二輸入之該震盪信號之間的一相 位差量，以及 48 1337491 一震盪器控制信號產生電路，其被配置以接收該相 位檢測器之輸出信號，且依據該相位檢測器輸出信號而 產生該震盪器控制信號， 並且其中該彈性緩衝器具有用以接收資料之一資 5 料輸入、用以接收一被接收時脈信號之第一時脈輸入、 用以輸出資料之一資料輸出、以及被配置以接收來自該 合成器電路之本地時脈信號之第二時脈輸入， 該彈性緩衝器反應於在該第一時脈輸入之該被接 收時脈信號以依時脈將被提供至資料輸入的資料存入 10 該資料儲存部，並且反應於在該第二時脈輸入之該本地 時脈信號以依時脈將該資料儲存部之資料取出， 該彈性緩衝器進一步被調適以輸出一數位充填位 準信號，該數位充填位準信號指示被儲存於該資料儲存 部中之資料量，並且 15 該控制鏈路被配置以接收該數位充填位準信號，並 且提供一頻率控制信號至該鎖相迴路電路以依據該數 位充填位準信號而控制該震盪輸出信號之頻率，以便控 制該本地時脈頻率而維持所需的平均資料數量於該資 料儲存部中； 20 並且其中該鎖相迴路電路包含被配置於該回授路 線中之一可控制除頻器，該可控制除頻器被配置以接收 該頻率控制信號並且被該頻率控制信號所控制以設定 沿著該回授路線之一除頻數值N，以決定該本地時脈頻 率對該參考頻率之比率。 49 1337491 2. 依據申請專利範圍第i項之時鐘同步化器，其中該控制 鏈路包含一數位濾波器，其被配置以過濾該數位充填位 準信號並且產生一過濾輸出信號。 5 3. 依據申請專利範圍第2項之時鐘同步化器，其中該頻率 控制信號是該過濾輸出信號。 4. 依據申請專利範圍第2項之時鐘同步化器，其中該頻率 控制信號是導自於該過濾輸出信號。 5. 依據申請專利範圍第1項之時鐘同步化器，其中該參考 震邊·器包令晶體震逢器。 10 6. 依據申請專利範圍第1項之時鐘同步化器，其中該被控 制震盪器是一電壓控制震盪器。 7. 依據申請專利範圍第1項之時鐘同步化器，其中該相位 檢測器是一數位相位檢測器，其被配置以依據在其第一 和第二輸入之信號之間的相位差量而提供一數位相位 15 信號。 8. 依據申請專利範圍第7項之時鐘同步化器，其中該相位 檢測器是一相位和頻率檢測器。 20 9. 依據申請專利範圍第7項或第8項之時鐘同步化器，其中 該被控制震盪器是一電壓控制震盪器，且該震盪器控制 仏號產生電路包含一濾波器和一充電泵，該充電泵被該 數位相位信號所控制，以供應電流至該濾波器，該濾波 器被配置以積分被供應之電流而提供一控制電壓至該 電壓控制震盪器作為震盪器控制信號。 10. 依據申請專利範圍第1項之時鐘同步化器，其中該除頻 50 1337491 器是一數位控制除頻器，且該頻率控制信號是—數位控 制信號。 11. 依據申請專利範圍第1項之時鐘同步化器，其中該鎖相 迴路電路是分數-N型（fractional-N)鎖相迴路電路，該除 頻器可受控制而得到N之非整數平均值。 12. 依據申請專利範圍第1項之時鐘同步化器，其中該除頻 器被配置以分割來自該被控制震盪器的震盪輸出信 號，並且提供該被分割之信號至該相位檢測器之第二輸 入0 13. 依據申請專利範圍第1項之時鐘同步化器，其中該合成 器電路包含至少一個進一步的除頻器，該除頻器被配置 以分割來自該被控制震盪器之震盪輸出信號以產生該 本地時脈信號。 14. 依據申請專利範圍第1項之時鐘同步化器，其中該本地 時脈信號是來自該被控制震盪器之震盪輸出信號。 15. 依據申請專利範圍第丨項之時鐘同步化器，其中該資料 儲存部包含一儲存陣列，並且該彈性緩衝器包含適用於 記錄一輸入計數器值之一輸入計數器、適用於記錄一輸 出計數器數值之一輸出計數器、以及一比較器， 6玄彈性緩衝器反應於在該第一時脈輸入之時脈脈 波以將5玄輸入計數器值增加第一增量，且該輸入計數器 被配置以提供一輸入計數器信號至該比較器，該輸入計 數器信號是該輸入計數器數值之指示，並且提供一輸入 指示器至該儲存陣列，該輪入指示器是取決於該輸入計 51 1337491 數器數值， 該彈性緩衝器反應於在該第二時脈輸入之一時脈 脈波以將該輸出計數n數值增加第二增量，且該輸出計 數器被配置以提供-輸出計數器信號至該比較器，該輸 5 出計數11信號是該輪料數ϋ數值之指示，並且提供- 輸出指不H至該儲存陣列，該輪出指示器是取決於該輸 出計數器數值， 言玄比較器被配置以依據該輸入和輸出計數器信號 而產生且輸出該數位充填位準信號， 1〇 纟且該配置使得反應於在該第，脈輸人之時脈 脈波，《料依時脈被存人該儲存陣财該輸入指 示器所決定之-位置，並且使得反應於在該第二時脈輸 入之時脈脈波，使資料自該儲存陣列中利用該輸出指示 器所決定的位置被取出。 15 I6·依據申請專利範圍第丨5項之時鐘同步化器，其中該第一 增量和第二增量具有相等之幅度。 17·㈣f請專利範圍第15項或第16項之時鐘同步化器其 進一步地包含被配置以控制該第一增量之幅度之增量 控制電路。 20 I8·依據申請專利範圍第15項或第16項之時鐘同步化器，其 進一步地包含被配置以控制該第一增量和該第二增量 之幅度之增量控制電路。 19.依據申請專利範圍第15項或第16項之時鐘同步化器，其 進一步地包含控制電路，後者被配置以控制該第—增量 52 1337491 和該第二增量之幅度，以至於該等第一和第二增量具有 共同的幅度，且進一步地被配置以當該本地時脈信號成 為同步於該被接收之時脈信號時，將該共同幅度自第一 數值降低至第二數值。 20.依據申請專利範圍第15項之時鐘同步化器，其中該儲存 陣列具有利用第一數目之時脈脈波所定義的深度，該輸 入計數器是適用於儲存一最大輸入計數器值，該輸出計 數器是適用於儲存一最大輸出計數器值，該最大輸入和 輸出計數器值各是較大於該第一數目。 21 ·依據申請專利範圍第2〇項之時鐘同步化器，其中該等最 大輸入和輸出計數器值之各值是較大於該第一數目至 少一個幅度次方。 22·依據申請專利範圍第15項之時鐘同步化器，其中該輸入 計數器值利用該輸入計數器被記錄作為包含多數個數 字之一字組’並且該輸入指示器被配置以便無關於至少 該等多數個數字之最主要數字。 23. 依據申請專利範圍第22項之時鐘同步化器，其中該輸入 指示器利用該字組之多數個最不主要數字被提供。 24. 依據申請專利範圍第15項之時鐘同步化器，其中該輸出 計數器數值利用該輸出計數器被記錄為包含第二組多 數個數字之第二字組，並且該輸出指示器被配置以便無 關於至少該等第二組多數個數字之最主要數字。 25. 依據申請專利範圍第24項之時鐘同步化器，其中該輸出 指示器利用該第二字組之多數個最不主要數字被提供。 53 1337491 26.依據申請專利範圍第15項之時鐘同步化器，其中該比較 器是適用於藉由比較輸入和輸出計數器信號以產生該 充填位準信號，而產生指示在計數器數值之間差量之一 數目，並且自該指示數目減去一預定數目。 5 27.依據申請專利範圍第26項之時鐘同步化器，其中該預定 數目至少近似地對應該儲存陣列深度之一半。 28.依據申請專利範圍第1項或第15項之時鐘同步化器，其 中該控制鏈路進一步地包含一個三角積分(delta sigma) 調變器。 10 29.依據申請專利範圍第1項之時鐘同步化器，其中該合成 器電路、該彈性緩衝器、和該控制鏈路形成具有迴路頻 寬的一迴路，且該迴路頻寬能暫時性的增加。 30. —種時鐘和資料回復電路，其用以自包含資料和被嵌入 時脈資訊之一資料流回復一時脈信號和資料，該電路包 15 含： 一資料和時脈抽取電路，其具有被配置以接收包含 資料和被嵌入時脈資訊的資料流之一輸入，該資料和時 脈抽取電路被配置以依據該被嵌入時脈資訊而產生且 輸出一抽取時脈信號，並且依據該被包含資料而產生且 20 輸出一被抽取之資料信號；以及 依據申請專利範圍第1至28項中任一項之一時鐘同 步化器， 其中該被抽取之時脈信號被提供至該第一時脈輸 入作為該被接收時脈信號且該被抽取資料信號被提供 54 1337491 至該資料輸入。 31依據申請專利範圍第30項之時鐘和資料回復電路，其中 該資料和時脈抽取電路包含一數位鎖相迴路電路，該數 位鎖相迴路電路被配置以接收進一步的時脈信號和資 5 料流，並且使用系統時脈以抽取且輸出該被抽取之時脈 信號。 32依據申請專利範圍第31項之時鐘和資料回復電路，其並 且包含一參考震盪器，該參考震盪器被配置以提供該進 一步的時脈信號至該數位鎖相迴路電路。 10 33依據申請專利範圍第30項之時鐘和資料回復電路，其中 該資料和時脈抽取電路包含一數位鎖相迴路電路，該數 位鎖相迴路電路包含： 一數值控制震盪器，其被配置以在一輸出產生一震 蘯信號； 15 一相位檢測器，其具有被配置以接收資料流之第一 輸入，以及被配置以經由一自該數值控制震盪器之該輸 出的回授路線而接收一震盪信號之第二輸入，並且其被 配置以輸出指示在被提供至其第一和第二輸入之信號 間的相位差量之相位誤差信號；以及 20 一濾波器，其被配置以過濾該相位誤差信號並且提 供一輸出信號以控制該數值控制震盪器，而決定在該數 值控制震盪器的輸出之震盪信號頻率。 34.依據申請專利範圍第33項之時鐘和資料回復電路，其中 該被接收之時脈信號是來自該數值控制震盪器的輸出 55 1337491 之震盪信號。 35.依據申請專利範圍第33項之時鐘和資料回復電路，其中 該被接收之時脈信號是導自該數值控制震盪器的輸出 之震盪信號。 5 36.—種時鐘同步化器，其用以產生同步化於一被接收之時 脈信號的本地時脈信號，該同步化器包含： 一參考震盪器，其被配置以提供具有一參考頻率之 一參考信號； 一合成器電路，其被配置以自該參考信號合成一本 10 地時脈信號，該合成器電路包含具有相位檢測器之鎖相 迴路電路，該相位檢測器具有被配置以接收該參考信號 之第一輸入，以及一可控制除頻器，其被配置於自一被 控制震盪器至該相位檢測器的第二輸入之回授路線 中，該可控制除頻器是可控制以設定沿著該回授路線之 15 一除頻數值N，以決定該本地時脈頻率對該參考頻率之 比率； 一時脈比較電路，其被配置以接收該本地時脈信號 和該被接收之時脈信號，並且適用於產生指示在該本地 時脈和遠距時脈信號之間之非同步性的第一數位信 20 號；以及 一控制鏈路，其鏈接該時脈比較電路至該除頻器， 該控制鏈路被配置以接收該第一數位信號且提供一控 制信號至該除頻器以依據該第一數位信號而調整該除 頻數值N，以改變該本地時脈頻率且降低該非同步性， 56 1337491 其中該時脈比較電路包含具有適用於儲存資料之 資料儲存部的彈性緩衝器，並且該彈性緩衝器具有用以 接收資料之一資料輸入、用以接收該被接收之時脈信號 的第一時脈輸入、用以輸出資料之一資料輸出、以及被 5 配置以接收來自該合成器電路之本地時脈信號之第二 時脈輸入， 該彈性緩衝器反應於在該第一時脈輸入之一被接 收時脈信號以依時脈將被提供至資料輸入的資料存入 該資料儲存部，並且反應於在該第二時脈輸入之本地時 10 脈信號以依時脈將該資料儲存部之資料取出， 該彈性緩衝器被調適以輸出該第一數位信號，該第 一數位信號是指示被儲存於該資料儲存部中之資料量 之一數位充填位準信號， 並且該控制鏈路被配置以控制該本地時脈頻率，而 15 維持所需的平均資料數量於該資料儲存部中。 37.依據申請專利範圍第36項之時鐘同步化器，其中該資料 儲存部包含一儲存陣列並且該彈性緩衝器包含一適用 於記錄輸入計數器數值之輸入計數器、一適用於記錄輸 出計數器數值之輸出計數器、以及一比較器， 20 該彈性緩衝器反應於在該第一時脈輸入之一時脈 脈波，以將該輸入計數器數值增加第一增量，並且該輸 入計數器被配置以提供一輸入計數器信號至該比較 器，該輸入計數器信號是該輸入計數器數值之指示，並 且提供一輸入指示器至該儲存陣列，該輸入指示器是取 57 1337491 決於該輸入計數器數值， 該彈性緩衝器反應於在該第二時脈輸入之一時脈 脈波，以將該輸出計數器數值增加第二增量，並且該輸 出計數器被配置以提供一輸出計數器信號至該比較 5 器，該輸出計數器信號是該輸出計數器數值之指示，並 且提供一輸出指示器至該儲存陣列，該輸出指示器是取 決於該輸出計數器數值， 該比較器被配置以依據該輸入和輸出計數器信號 而產生且輸出該數位充填位準信號， 10 並且該配置使得反應於在該第一時脈輸入之時脈 脈波，使資料依時脈被存入該儲存陣列中利用該輸入指 示器所決定之一位置，並且使得反應於在該第二時脈輸 入之時脈脈波，使資料自該儲存陣列中利用該輸出指示 器所決定的位置被取出。 15 38.依據申請專利範圍第36或37項之時鐘同步化器，其中該 控制鏈路進一步地包含一三角積分調變器。 39.依據申請專利範圍第36項之時鐘同步化器，其中該合成 器電路、該時脈比較電路、和該控制鏈路形成具有迴路 頻寬的一迴路，且該迴路頻寬能暫時性的增加。 20 40. —種產生同步化於接收時脈信號之本地時脈信號的方 法，該方法包含之步驟有： 產生具有一參考頻率之一參考信號； 使用一鎖相迴路電路以自該參考信號合成一本地 時脈信號； 58 1337491 提供-被接收時脈信號至 之資_存部的彈性緩衝器之第—時脈輪入，存資料 提供資料至該彈性緩衝器之資料輪入； 提供該本地時脈信號至該彈性緩衝 輸入，該彈性緩衝器具有心輪出資料之二時脈 且反應於在該第-時脈輪入之被接收時脈^輪出並 脈將破提供至資料輸入的資料 。欢以依時 反f於在該第二時脈輸入之本地時二並且 忒資料儲存部之資料取出丨 ，依時脈將 自該彈性緩衝器以產生且輸出指 料儲存部中之資料量的數位充填位準信號#玄資 路：，數位充填位準信號以控制該：二電 15 頻數—的，料數 考頻率之比率。 也時脈頻率對該參 20 4K依據申請專利範圍第_之方法，其進—步地包含利用 一數位錢H以聽該數位料位準錢且使用 =慮之數位充填位準信肋控制該鎖一路電路:步 42.依據申請專利範圍第項之方法其中該鎖相迴路 ::包含一可控制除頻器’其被配置於自1控刪 器至—相位檢測器之回授路線中並且可控制以設定产 著該路線之除頻數值N，而決定該本地時脈頻率對該: 59 1337491 考頻率之比率。 43.依據申請專利範圍第42項之方法，其中該迴路包括以下 步驟： 合成一本地時脈信號； 5 提供該本地時脈信號至該彈性緩衝器的第二時脈 輸入； 自該彈性緩衝器產生且輸出一數位充填位準信 號；及 使用該數位充填位準信號以控制該鎖相迴路，而控 10 制該本地時脈頻率， 該迴路具有一迴路頻寬，且該等步驟以相對於其隨後執 行時之迴路頻寬暫時性增加的迴路頻寬而被執行。 4 4.依據申請專利範圍第4 0項之方法，其中該資料儲存部包 含一儲存陣列，並且該彈性緩衝器包含適用於記錄一輸 15 入計數器數值之輸入計數器、適用於記錄一輸出計數器 數值之一輸出計數器、以及一比較器，該方法進一步地 包含之步驟有，反應於在該第一時脈輸入之一時脈脈波 而將該輸入計數器數值增加第一增量 '自該輸入計數器 提供一輸入計數器信號至該比較器，該輸入計數器信號 20 是該輸入計數器數值之指示、提供一輸入指示器至該儲 存陣列，該輸入指示器是取決於該輸入計數器數值， 反應於在該第二時脈輸入一時脈脈波以將該輸出 計數器數值增加第二增量、自該輸出計數器提供一輸出 計數器信號至該比較器，該輸出計數器信號是該輸出計 60 數器數值之指示、提供一輸出指示器至該儲存陣列，該 輸出指示器是取決於該輸出計數器數值， 使用該比較器以依據該輸入和輸出計數器信號而 產生且輸出該數位充填位準信號， 反應於在該第一時脈輸入之時脈脈波，使資料依時 脈被存入該儲存陣列中利用該輸入指示器所決定之一 位置，且反應於在該第二時脈輸入之一時脈脈波，使資 料自該儲存陣列中利用該輸出指示器所決定的位置被 取出。 45. 依據申請專利範圍第44項之方法’其進一步地包含控制 該等第一和第二增量之至少一者幅度的步规。 46. 依據申請專利範圍第45項之方法，包含之步驟有：當本 地時脈信號成為同步化於被接收時脈信號時，調整該等 第一和第二增量之幅度。 47. 依據申請專利範圍第45或46項之方法，其包含之步驟 有：控制該等第一和第二增量以至於它們具有一共同之 幅度’並且當該本地時脈信號成為同步於該被接收時脈 信號時’將該共同幅度自第一數值降低至第二數值。 48. 依據申請專利範圍第44項之方法，包含之步驟有：記錄 該輸入計數器數值作為包含多數個數字之一字組，並且 僅使用遠字組之最不主要部份作為輸入指示器。 49. 依據申凊專利範圍第44項之方法，其包含之步驟有：兮己 錄該輸出計數器數值作為包含第二組多數個數字之第 二字組，並且僅使用該第二字組之最不主要部份作為輪 1337491 出指示器。 50. 依據申請專利範圍第44項之方法，其中使用該比較器以 產生6亥充填位準之步驟包含比較該等輸入和輸出計數 器信號以產生指示在該等計數器數值之間差量之一數 目，並且自該指示數目減去一預定數目。 51. 依據申請專利範圍第4〇項或44項之方法，其進一步地包 含三角積分調變該數位充填位準信號。 52. —種用以在由一被接受時脈信號所決定之一頻率下產 生一本地時脈信號之電路，其包含： 一用以產生該本地時脈信號之鎖相迴路，該鎖相迴 路包含： 一用以產生一震盪器輸出信號之被控制震盪 器，該震盪器輸出信號之頻率決定該本地時脈信號； 一包含一個可控制除頻器的回授路線，該可控 制除頻器係用來接收由該被控制震盪器產生的震盪器 輸出信號或從該震盪器輸出信號引得的一信號，且用以 處理該上述信號而產生一回授信號，該處理包括在該可 控制除頻器中做將頻率除以一因子N的動作；及 一用以接收一參考時脈信號和該回授信號以 及檢測它們相對相位的相位檢測器，來自該相位檢測器 的輸出被耗接至該被控制震盈器的一控制輸入，而依 照該相位檢測器的檢測結果來控制從該被控制震盪器 輸出之該震盪器輸出信號的頻率； 一彈性緩衝器，係被設置以在該接收時脈的控制之 62 1337491 下儲存接收資料，並被設置以在該本地時脈的控制之下 4出:貝料’並被設置以提供_指示未讀資料之充滿程度 的數位充填位準信號，及 一役制鏈路，係用以接收該數位充填位準信號，且 5 提供-至少部分由該數位充填位準信號之值所引得的 控制信號至該鎖相迴路之可控制除頻器，用以控制該可 控制除頻器之因子N。 53. 依據申請專利範圍第52項之電路，其中該鎖相迴路包含 一滤波器’且該相位檢測器之該輸出經由該滤波器與該 被控制震堡器之該控制輸入耗接在_起。 54. 依據申請專利範圍第_之電路，其中該控制鍵路包含 15 ’慮波器5亥數位渡波器可將該數位充填位準信號 或從雜位充填位準信號引得的—數位信號濾波。， 55·依射請專利範圍第训之電路，其中該鎖相迴路係一 分數-N型鎖相迴路，且該可控制除頻器可控制來達成n 的一個非整數平均值。 20 56.==範_項之電路’其包含-連接來接收 二〜°的—角積分(S1，-制⑷調變器，該電路舁 由二角積分簡以調變該控制信號，轉供 : 號至該可控制除頻器。 曼的仏 專和把圍第52項之電路，其被配置成可使包含 \目迴路、該彈性緩衝器、及該控制鏈 迴路頻寬暫時性的增加。 八路之 63 1337491 99年修正替換頁 2/7 參考

   第3爐

   第4圃 1337491 _ • ·' 99年9月π曰修正替換頁 5/7

   6/7 誤差 305 306-s.：., 307 資料計算器· Μ個最不 主要的位元 ::·Μ個最不 主要的位元 RCK 寫入時脈 寫入資料

   讀取時脈 讀取資料 300 1337491 _ ''/ 刃年9月⑺日修正替拽頁 7/7

   第10a圖

   第10b圖

   第10c圖