TWI334542B - Multi-stage data processor with signal repeater - Google Patents

Multi-stage data processor with signal repeater Download PDF

Info

Publication number
TWI334542B
TWI334542B TW096104279A TW96104279A TWI334542B TW I334542 B TWI334542 B TW I334542B TW 096104279 A TW096104279 A TW 096104279A TW 96104279 A TW96104279 A TW 96104279A TW I334542 B TWI334542 B TW I334542B
Authority
TW
Taiwan
Prior art keywords
signal
input signal
processing stages
processing
test
Prior art date
Application number
TW096104279A
Other languages
English (en)
Other versions
TW200739359A (en
Inventor
Juergen Serrer
Original Assignee
Verigy Pte Ltd Singapore
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Verigy Pte Ltd Singapore filed Critical Verigy Pte Ltd Singapore
Publication of TW200739359A publication Critical patent/TW200739359A/zh
Application granted granted Critical
Publication of TWI334542B publication Critical patent/TWI334542B/zh

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924Voltage or current aspects, e.g. driver, receiver
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922Timing generation or clock distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Apparatus For Radiation Diagnosis (AREA)
  • Nuclear Medicine (AREA)

Description

九、發明說明: 發明領域 本發明係有關於多級資料處理器。 I:先前技術】 發明背景 對於測試電子裝置而言,尤其是對於提供數位電輸出 信號的積體電子電路而言,一測試或刺激信號被饋送給待 測裝置的一輸入,且該待測裝置的一回應信號被一自動測 試設備評估,例如藉由與期望資料相比較。此種自動測試 設備已包括一特定測試功能性(functionality),也就是說是 該測試設備可實現的功能(functions)或常式。此測試功能性 可以以可執行之軟體碼的形式被併入該測試設備中。 此種測試裝置可適用於包括複數個測試級的多級資料 處理器’該等測試級以一菊鏈(Daisy chain)方式被連接到一 中央控制單元,其中該等測試級的每一個可被耦接到複數 個被指定的待測裝置。藉由採取這種方法,同時測試複數 個待測裝置是可能的’例如利用64測試級來測試256個待測 裝置。 在這樣一種方案中,經由個別被提供的測試線,大量 的測试信號分別被施加於每一測試級,可預見到隨著同時 測5式複數個待測裝置的需求增加,會產生大量的硬體與軟 體需求。 因此’複數個刺激信號被個別且分別地施加於該等處 理級的每一個, 指定刺激信號。 以提供每一個處理級大量的且相對應的被 L费^明内容】 發明概要 日的㈣目的是提供—有效的多級資料處理器。該 二中請專利範圍的獨立項所解決。更多實施例被申請 專利範圍的附屬項所顯示。 依據轉明—示範性實施例,-信號處理裝置被提 供該L號處理裝置包含複數個處理級,該等處理級的每 個ι用於將輸入^5虎施加到被麵接到該等處理級之分 别個的至v 4寺查項的每—個以及至少一信號修復 (reconditioning)單元’該至少_個信號修復單元的每一個適 用於在該等處理級之前一個和該等處理級之後一個之間的 一信號路控中修復該輸入信號。 依據本發明另-示範性實施例,一測量儀器被提供, 該測量儀器包含-輸入信號產生單元和一信號處理裝置, 該輸入信號產生單元適用於產生與一由該測量儀器實現之 測量相關聯的一輸入信號,該信號處理裝置具有上述特 徵,用以處理該產生的輸入信號及用以產生一指示根據該 輸入信號被實現之測量之一結果的輪出信號。 仍依據本發明另一示範性實施例,一種信號處理方法 被提供’該方法包含將一輸入k號施加到被麵接到複數個 處理級之分別一個的至少一待查項的每一個,且在該等處 理級之前一個和該等處理級之後一個之間的一信號路徑中 UJ4542 修復該輸入信號。 仍依據本發明另一示範性實施例,一 被提供,信號處理的一電腦程式被儲存在其中, 5 10 15 20 理器執行時,該電腦程式適用於控制或實現上述方田法— 程式依更進一步的示範性實施例,信號處理的- 於控制或實現上述方法。 ㊉件適用 本發明之實施例可被一個或多個適合的軟體 歧部體現或支援,該等軟體程式可被儲存杨何類型= 貝科載體中或可被任何類型的資料載體所提供,且 體程式可在任何適合的:歸處理單元巾漏㈣可^贿 適合的資料處理單元所執行。軟體程式或常式可被較佳地 用於信號處理。依據本發明一實施例的信號更新架構可被 -電腦程式(即被軟體)所執行或藉由使用一個或多個特定 電子最佳化電路(即在硬體中)或以混合形式(即藉由軟體元 件和硬體元件的混合形式)被執行。 依據一示範性實施例,在該種多級處理器中,尤其用 於測試待測裝置時,輸入或刺激信號可被共同提供給部分 或全部處理級。換句話說,這種輸人或鱗信號被供給一 級,其中此信號可被分散在耦接的待測裝置之中。在已將 該等輸入信號供給此級的待測裝置之後,該輸入信號可被 一信號修復單元(如一轉發器單元)再新,且可被供给下一個 處理級等等。 透過此種信號分散架構(可類似於一菊鏈結構)且可被 7 表不為一信號修復扇出架構,用於提供待測裝置刺教尸η 的連接接腳和傳輸線數目可被大大減少。以Ν表示驅動資= 輸入信號的數目,以Μ表示期望的/遮罩資料信號的數貝料 僅Ν+Μ個共用輸入信號需要被供給此種系統且可被岣勻i 散在每一處理級的DUT之中。在P個處理級情形下,二分 可減少 連接接腳和傳輸線的數目,可從習知的(N+M)xp減少, 本的N+M。 這可允許大大減少硬體和/或軟體元件的複雜性。 此,此種菊鏈及/或扇出架構可減少成本、面積以及測試時間因 修復單元(例如信號轉發器或再新單元)可具有將—減
Mdamped)輪入信號(例如由於歐姆損耗產生的減幅)恢復 到其最初振幅位準的能力,以藉由平滑該輸人信號及/或藉 由執盯其他剩量(料其他測量用以恢復或復原—輸入作 號。、具有盡可忐接近輸入信號之最初特性的特性)來移除 仏號失真(如由在傳輸期間作用於該信號上的影響所 的信號失真)。 ^ 此種架構可有利地施加在用於測試一待測裝
古式# f巾H /KJ ° θ g如用於測試半導體產品,尤其是積體電路, 更尤八是儲存裴置產品如DRAM。對於測試此種裝置而 ° 複數個剛試序列可被施加到該等DRAM產品且該等 DRAM產。。如待剛裝置的回應信號被評估。作為施加此種 測試信號的”,該等待測裝 置可返回一個或複數個指示 功月t*及》亥待剛裴置之品質的通過/未通過信號。 示範性實施例,此等回應信號可在被返回到該 中央控制單元之前在該等處理器級的每—個内被預先處 理。在此上下文中,根據該等通過/未通過信號,對於一處 理器級内的每一 DUT而言一個單一通過/未通過信號可被 產生,該單一通過/未通過信號攜帶關於此DUT是否已通過 或未通過測試的資訊。 此外,計時信號可被施加到—測試儀器的該等個別的 處理級。依據本發明-示範性實施例,此種計時信號可被 個別供給料處理H級的每—個,且可被扇出到被指定給 一特定處理級的該等個別的待測裝置。此種計時信號可被 本地的產生’即在1C上(on-chip)產生。 此種架構可允許執行一待测裝置的較經濟測試 ,且可 以以低成本來測試大量的待測裝置。 以此種電子產tm來執行測試的範例被稱作為DC測 試’其中由-積體電路提供的—供給電壓Vdd可被測試。根 據- I/O測試,藉由施加信f虎尤其是交流信絲測言式1/〇接腳 是可能的…核d試可允許測試如—記憶體裝置的5億個 場效應電晶體(MOSFET)的每—贼其中—部分。在此上下 文中’依據預定的方案或測試常式,資訊可被寫入、讀出 且重寫入個別的記憶體裝置或記憶體裝置組。 當複數個測試項在實現—複雜的測試常式期間被測試 時’適合實現-分㈣構,以致分齡-測試系統之不同 部分之間的測試貢源。當此種測試儀器的不同單元對該完 整的測試功能提供不_ (例如互補)錄時,兩個或多於兩 個的此種單元可被有利地進行組合。例如,該測試的一第 1334542 一部分可被一第一測量單元所實現,而該測試的一第二部 分可被-第二測量單兀所實現。當該等測量單元的功能或 測試資源在該等測量單元之間被分割時,每一該等測量單 元可以以相對的低成本被製造出,且該等測量單元可以以 5組合形式被操作,以致適當地保持較少的測試時間和測試 成本。 因此,該等測試功能可在數個測試單元之間被分割。 此種架構還可允許平行度的增加’從而一完整的測試系統 的通量和生產力可被增加。藉由分割此種“雙重插入,,系統 10的功能以提供符合速度(at-sPeed)(並不僅是低速)實現的一 測試’該測試系統的性能可被改良。“符合速度,,尤其表示 一 έ己憶體測S式以一種速度被執行且此速度實質上等同於其 在正常使用期間時被操作的速度。 本發明之示範性實施例可在一具有一類似於如Agiknt 15 Technologies之93〇〇〇測試裝置之結構的測試裝置上被實 現。根據已解釋的此種測試裝置的改良,同時測試256個或 甚至512個待測裝置(“點,,)是可能的。 根據一‘菊鏈”信號供給方案,由一中央控制單元提供 給一第一處理器級的輸入信號可在此處理器級内被扇出到 2〇所有搞接的待剛裝置(例如四個)。在已再新這些輸入信號之 後’可將該等已再新的輸入信號供給一第二處理器級,以 及等等°對於依據一菊鏈架構來連接之64個處理器級的一 架構而言’每—處理器級可以測試四個DUT,且至少部分 地平行測試256面變得可能。此種測試常式可包含“取樣,,(一 10 級的DUT)-再新(輪入信號使用一轉發器)-“轉送,’(那是指將 該等刺激信號供給該下一級)的步驟。 依據本發明一示範性實施例,將測試信號和比較信號 從一 1C測試控制單元經由例如40個接腳被供給到—第一處 理器級’該第一處理器級然後將這些信號扇出到如連接的 四個DUT。該等信號在被注入到一第二測試級之前被更進 一步引導通過一轉發器,在該第二測試級處該等相同測試 和比較信號被再次扇出到連接的DUT。該步驟可被重複如 64次。因此,提供n+m個信號來代替(Ν+Μ)χ64χ4個信號是 足夠的,這是由該菊鏈和扇出架構所產生的。 依據另一示範性實施例,在每— DUT之一輸出上且回 應於刺激信號施加給該DUT的Q個通過/未通過信號在每一 處理器級中可被預先處理,從而一個單一通過/未通過信號 可被送回給該中央控制實例。該單一通過/未通過信號可包 括該DUT是否已通過該測試(如邏輯值“丨,,)或未通過該測試 (如邏輯值G )的資訊。根據此種架構,全部回應信號的數 目可被減少到DUT的數目。 仍依據另一示範性實施例,計時參考(表示為第丨圖中 的U、L2...LP)(可被個別提供給該等處理器級的每一個)可 被共同供給-處理級的所有DUT。即當將個別計時信號或 計時參考供給-處理器級時,這些信號可被—處理器級扇 出到該等指定的DUT1於該料時信㈣該扇出架構可 對該等計時信號減少-等同於每—處理驗之爾數量的 因數。此科時信號可包括-時鐘信號、—選通信號等等。 下-步,本發明之更進-步的示範性實施例將被描 述。j下文中,該信號處理裝置的更進—步示範性實施例 可被。兒月。雖然如此,這些實施例也用於該測量儀器、該 信號處理方法、該電腦可讀取媒體和該程式元件。 ▲該等處理級可以以-種方式相互輕接,該種方式使得 /輸彳。號作為-共用輸人彳έ號可施加到該等處理級的每 個此種架構適用於依據一菊鏈來耦接該等級。 該裝置更包含一適用於產生該輸入信號的輸入信號產 生單元此種輸入彳§號產生單元可以是一用於控制整個資 料處理系統之中央控制裝置的部分。 k輸入彳S號產生單元可適用於產生一個單一輸入信號 或複數個輸人信號’示範性地4G個。此種共用輪入信號可 包括用於刺激一電子待測裝置以產生輸入信號的驅動信 號。以及可包括作為一基礎與該等輸出信號相比較的比較 #號’用以決定在(期望的)比較信號和(實際的)輸出信號之 間的偏差是否足夠小到能接受該DUT,或如果該偏差太 大,則該DUT必須被拒絕。 該輸入信號產生單元可經由至少一電線或傳輸線被耦 接到該等處理級,該至少一電線或傳輸線輸送被供給該等 處理級之每一個的該等輸入信號。藉由採取這種方式,用 於將该等輸人信號供給複數個處理級的(有線或無線)線或 電線數量可被減少一等同於處理級數量的因數。 該輸入信號產生單元可以以這樣一種方式被耦接到該 等處理級,該方式使得在該等處理級之一第一個和該輸入 L號產生單元之間的信號路徑是無信號修復單元的。因 此’該等輸入信號可被直接提供給該第一處理級,而不需 要其等之間的任何中間實例。 雖然如此,該輸入信號產生單元可適用於產生作為一 丨激L號的該輸人信號,用於執行測試㈣或將被輕接到 =等處理級之至少—個的至少-待查項的測試。因此,該 貝料處理裝置可適用作一測試裝置,且該等輸入信號可定 義一測試序列。 對該等處理級的每一個而言該裝置可包含該至少一待 10查項。因此,—分級架構可被提供,該架構具有-(單_) 控制實例、被该中央控制實例控制的複數個處理級及 對於每-個處理級而言的一或複數個待查項。然而,該輸 入信號分散架構可從此種純分級架構偏離,且可引入在不 5、,之間的父叉揭接以使得該輸入信號供給更有效率。 15 ,該等待查項的至少一部分可以是待測裴置(D U T)。此種 待測裝置可以是一記憶體裝置、一邏輯裝置、一電路、— 積體電路、_處理器、—單晶片系統或一混合電路。更— 般地任何電子產品可被本發明一示範性實施例的該資料 處理系統所測試。然而,本發明之該架構尤其有利於—記 20憶體測試,更有利於一DRAM測試。 該等處理級的至少一部分可被相互耦接成一菊鏈。耦 接該等處理級是一種具經濟效益的方式,以致減少用於提 供該等刺激或測試信號的電線量。 至y —彳S號修復單元的至少一部分可以是轉發器單 13 元。在已離開一處理級之後且在進入下一級之前,此種轉 名各哭留- 裔早凡可再新該信號。因此,也可確保被設置在鄰近該 菊鏈之末端的—位置上的處理級有清楚且有意義之信號, 以致改良該測試的可靠性。措辭“轉發器,,可表示接收弱進 入信號並放大且轉傳或“轉發,,該接收到之進入信號的通訊 設備’從而可遠距離實現信號接收。此種系統可被用於改 良集中化的輸入信號分散。在本發明之示範性實施例的上 下文中’ 一轉發器裝置可被用於通道中來放大或再生輸入 信號。 該專處理級的至少一部分可適用於回應施加到被分別 指定之至少一待查項之每一個的該輸入信號,來從該分別 被指定的至少一待查項之每一個中接收複數個回應信號。 此種回應信號可包括關於該待測裝置適當地工作(即已通 過該測試)或不適當地工作(即未通過該測試)的資訊(該資 訊的至少一部分或片斷)。 尤其是該等處理級的每一個可適用於根據該分別被指 定之至少一待查項之每一個的該等回應信號來產生數量減 少的回應信號。因此,在將該等信號傳回到該中央控制實 例之前,該等輸出信號的數量可被減少為一較少的數量例 如一個輸出信號。該等數量減少的輸出信號可有意義地表 示一DUT是否已通過該測試且可減少該信號流量。這也可 減少用於在一中央控制實例 '該等處理級以及該待測穿置 之間傳輸信號的電線或傳輸路徑數量。 該等處理級的至少一部分可適用於將該輪入信號扇出 1334542 到該分別被指定之至少一待查項的每一個。一個信號和相 同束的信號可被供給連接到一個別的處理級之該等待查項 的每一個,以致更進一步減少該測試系統的複雜性。 此外,該裝置可包含一計時信號產生單元,適用於產 5 生一計時信號且適用於將該計時信號供給該等處理級的每 一個,用於對該等處理級之每一個的信號處理進行計時。 此種計時信號可同步該測試常式且可包括如時鐘'選通等 的資訊。 該等處理級的至少一部分可適用於將該計時信號扇出 10 到該分別被指定之至少一待查項的每一個。採取此種方式 可更進一步減少尤其用於在一處理級内將計時信號分散給 複數個被指定之待測裝置之被包括的電線數量。 在下文中,該測量儀器的更示範性的實施例可被說 明。然而,這些實施例也適用於該信號處理裝置、該信號 15 處理方法、該程式元件以及該電腦可讀取媒體。 該測量儀器可包含以下至少一個:一用於測試一待測 裝置或一物質的測試裝置、一用於測試一待測記憶體裝置 的記憶體測試裝置、一用於化學、生物學和/或藥學分析的 裝置、一適用於分離流體混合物的流體分離系統、一毛細 20 管電泳裝置、一液體層析裝置、一氣體層析裝置、一電子 測量裝置以及一質譜裝置。 特別地,本發明之實施例尤其適用於包括一分級結構 且包括充分分散信號之需要的任何分析或測試系統。 該測量儀器可包含一第一測量單元,適用於執行一測 15 1334542 量的:第-部分,及可包含一第二測量單元,適用於執行 . 該測量的一第二部分。該第-測量單元的至少-部分性能 不被包括在該第二測量單元驗能巾,及/或該第二測量單 兀的至少-部分性能不被包括在該第一測量單元的性能 5中因此。玄測塁儀器的該兩部分可相互補足或幫助,以 - 致結合提供一必需的測試功能。這可將用於建立每一該等 測量早兀的努力減少至最小,以致可以提供一便宜的測量 儀器。 • 圖式簡單說明 10 #由結合關來參考以下實施例料細描述,本發明 之實加例的其他目的和許多附加的優點將是容易明白的且 隻得更好理解。相同的參考符號表示實質上或功能性等同 或類似的特徵。 - 帛1_示本發明-示範性實施例之-包含-信號處 - 15 理裝置的測量儀器。 第2圖顯示一測量儀器的兩個測量單元。 _ f 3圖顯示本發明_示範性實施例之一測量儀器的兩 個測量單元。 IM圖顯不本發明-示紐實關之—職儀器的總觀。 20 第5圖顯示第4圖之測試儀器的細節。 第6圖顯示本發明一示範性實施例之一測試儀器的一 未通過信號產生部分。 第7圖顯不本發明_示範性實施例之一測試儀器的計 時信號。 16

Claims (1)

1334542 十、申請專利範圍: 1. 一種信號處理裝置,包含:
複數個處理級,該等處理級之每一個適用於將一輸 入信號施加到至少一待查項的每一個,該至少一待查項 被耦接到該等處理級的個別一個; 至少一信號修復單元,該至少一信號修復單元的每 一個適用於在該等處理級之前一個和該等處理級之後 一個之間的一信號路徑中修復該輸入信號。 10 2. 如申請專利範圍第1項所述之裝置,其中該等處理級以 一種方式相互耦接,該方式使得該輸入信號可作為一共 用輸入信號施加到該等處理級的至少兩個中。 3. 如申請專利範圍第1項所述之裝置,其中該等處理級以 一種方式相互耦接,該方式使得複數個輸入信號可作為 一共用輸入信號施加到該等處理級的至少兩個中。 15 4. 如申請專利範圍第1項所述之裝置,包含適用於產生該 輸入信號的一輸入信號產生單元。 5. 如申請專利範圍第4項所述之裝置,其中該輸入信號產 生單元適用於產生複數個輸入信號。 20 6. 如申請專利範圍第4項所述之裝置,其中該輸入信號產 生單元經由輸送該輸入信號之至少一共用線耦接到該 等處理級的至少兩個,且該輸入信號將被提供給該等處 理級的該至少兩個。 7.如申請專利範圍第4項所述之裝置,其中在該等處理級 之一第一個和該輸入信號產生單元之間的一信號路徑 27 1334542 沒有一信號修復單元,因此該輸入信號可從該輸入信號 產生單元直接施加到該等處理級的該第一個。 8. 如申請專利範圍第4項所述之裝置,其中該輸入信號產 生單元適用於產生該輸入信號為一刺激信號,用以執行 5 —測試該至少一待查項的測試,該至少一待查項耦接或 將被耦接到該等處理級的至少一個。 9. 如申請專利範圍第1項所述之裝置,對於該等處理級的 至少兩個而言,包含各自的至少一待查項。 10. 如申請專利範圍第9項所述之裝置,其中該等待查項的 10 至少一部分是待測裝置。 其中該等待查項的 11. 如申請專利範圍第9項所述之裝置 至少一部分是待測的記憶體裝置。 其中該等處理級的 12. 如申請專利範圍第1項所述之裝置 至少一部分相互耦接成一菊鏈。 15 13.如申請專利範圍第1項所述之裝置,其中該至少一信號 修復單元的至少一部分是轉發器單元。 14. 如申請專利範圍第1項所述之裝置,其中該等處理級的 至少一部分適用於從分別被指定之至少一待查項的每 一個接收複數個回應信號,來回應被施加到該分別被指 20 定之至少一待查項之每一個的該輸入信號。 15. 如申請專利範圍第14項所述之裝置,其中該等處理級的 至少一部分適用於根據該分別被指定之至少一待查項 之每一個的該等回應信號來產生數量已減少的回應信號。 16. 如申請專利範圍第15項所述之裝置,其中該數量已減少 28 1334542 的回應信號指示測試該分別被指定之至少—待查項的 -測試結果。 "" 17.如申請專利範圍第15項所述之裝置,其中該數量已減少 的回應信號是一個。 5 R如中請專利範圍第1項所述之裝置,其中該等處理㈣ 至少-部分適用於將該輸入信號扇出到分別被指定之 至少一待查項的至少兩個。 19·如:請專利範圍第丨項所述之裝置,包含—計時信號產 1〇 生單元’該計時信號產生單元適用於產生—計時信號且 1〇 相於將料時信號供給料處魏的JL少兩個,用以 對該等處理級之該至少兩個的該信號處理進行計時。 2〇.如申請專利範圍第19項所述之裝置,其中該等處理級的 至少兩個適用於將該計時信號扇出到分別被指定之至 少一待查項的至少兩個。 15 21. 一種测量儀器,該測量儀器包含: 口。一輸入信號產生單元,適用於產生與一被該測量儀 器實現之測量相關的一輸入信號; 如申印專利範圍第1項所述之一信號處理裝置,用 以處理該已產生的輸入信號且用以產生指示一根據該 2〇 冑人信號被實現之朗量的-結果的輸出信號。 玎如申請專利範圍第21項所述之測量儀器,包含以下至少 一個:-用以測試-待測裝置或_物質的測試裝置、一 用於測試待測錢體裝置或__物質的記憶體測試裝 置、-用於化學 '生物學和/或藥學分析的裝置、一適 29 1334542 用於分離流體混合物的流體分離系統、一毛細管電泳裝 置、一液體層析裝置、一氣體層析裝置、一電子測量裝 置以及一質譜裝置。 23. 如申請專利範圍第21項所述之測量儀器, 5 其中該測量儀器包含一適用於執行一測量之一第 一部分的第一測量單元; 其中該測量儀器包含一適用於執行該測量之一第 二部分的第二測量單元; 其中該第一測量單元之該測量功能的至少一部分 10 不被包括在該第二測量單元的該測量功能中,及/或其中 該第二測量單元之該測量功能的至少一部分不被包括 在該第一測量單元的該測量功能中。 24. 如申請專利範圍第23項所述之測量儀器,其中該第一測 量單元被耦接到該第二測量單元以提供一自動轉饋功能。 15 25.—種信號處理方法,包含以下步驟: 將一輸入信號施加到至少一待查項的每一個,該至 少一待查項被耦接到個別的複數個處理級中的一個; 在該等處理級之前一個和該等處理級之後一個之 間的一信號路徑中修復該輸入信號。 20 26. —種電腦可讀取媒體,信號處理的一電腦程式被儲存在 該電腦可讀取媒體上,當被一處理器執行時該電腦程式 適用於控制或實現一種方法,該方法包含以下步驟: 將一輸入信號施加到至少一待查項的每一個,該至 少一待查項被耦接到個別的複數個處理級中的一個; 30 1334542 在該等處理級之前一個和該等處理級之後一個之 間的一信號路徑中修復該輸入信號。 27. —種信號處理的程式元件,當被一處理器執行時該程式 元件適用於控制或實現一方法,該方法包含以下步驟: 5 將一輸入信號施加到至少一待查項的每一個,該至 少一待查項被耦接到個別的複數個處理級中的一個; 在該等處理級之前一個和該等處理級之後一個之 間的一信號路徑中修復該輸入信號。 31
TW096104279A 2006-02-07 2007-02-06 Multi-stage data processor with signal repeater TWI334542B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2006/050727 WO2007090462A1 (en) 2006-02-07 2006-02-07 Multi-stage data processor with signal repeater

Publications (2)

Publication Number Publication Date
TW200739359A TW200739359A (en) 2007-10-16
TWI334542B true TWI334542B (en) 2010-12-11

Family

ID=37102430

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096104279A TWI334542B (en) 2006-02-07 2007-02-06 Multi-stage data processor with signal repeater

Country Status (7)

Country Link
US (1) US7921344B2 (zh)
EP (1) EP1982204B1 (zh)
JP (1) JP2009518637A (zh)
CN (1) CN101384917B (zh)
DE (1) DE602006006353D1 (zh)
TW (1) TWI334542B (zh)
WO (1) WO2007090462A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007062974B4 (de) * 2007-12-21 2010-04-08 Phoenix Contact Gmbh & Co. Kg Signalverarbeitungsvorrichtung
US9164859B2 (en) * 2009-09-25 2015-10-20 Qualcomm Incorporated Computing device for enabling concurrent testing
CN105807208A (zh) * 2016-04-25 2016-07-27 航天科工防御技术研究试验中心 一种基于Multi-port的异步复合测试方法
US10782348B2 (en) * 2017-03-10 2020-09-22 Keithley Instruments, Llc Automatic device detection and connection verification

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2238946A1 (en) * 1995-11-30 1997-06-05 Siemens Aktiengesellschaft Process and device for testing electric drives
US6028439A (en) 1997-10-31 2000-02-22 Credence Systems Corporation Modular integrated circuit tester with distributed synchronization and control
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6622103B1 (en) * 2000-06-20 2003-09-16 Formfactor, Inc. System for calibrating timing of an integrated circuit wafer tester
US7743304B2 (en) * 2006-02-17 2010-06-22 Verigy (Singapore) Pte. Ltd. Test system and method for testing electronic devices using a pipelined testing architecture

Also Published As

Publication number Publication date
US7921344B2 (en) 2011-04-05
CN101384917A (zh) 2009-03-11
EP1982204B1 (en) 2009-04-15
WO2007090462A1 (en) 2007-08-16
TW200739359A (en) 2007-10-16
DE602006006353D1 (de) 2009-05-28
JP2009518637A (ja) 2009-05-07
EP1982204A1 (en) 2008-10-22
CN101384917B (zh) 2012-05-30
US20090282302A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
US9052361B2 (en) Wired-or fail flag in serial stimulus, expected/mask data test circuitry
US6678850B2 (en) Distributed interface for parallel testing of multiple devices using a single tester channel
US6480978B1 (en) Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons
TWI334542B (en) Multi-stage data processor with signal repeater
TWI324692B (en) Tester, method for testing a device under test and computer program
US7844867B1 (en) Combined processor access and built in self test in hierarchical memory systems
EP1394560A3 (en) Semiconductor chip test system and test method thereof
US20060176070A1 (en) Semiconductor chip and method of testing the same
JPS60142532A (ja) 故障セルの電気的診断方法
EP0849678B1 (en) A system and method for testing electronic devices
US5379308A (en) Apparatus for a bus-based integrated circuit test architecture
KR100274710B1 (ko) 결함이 있는 디바이스의 영향 없이 반도체 디바이스를 시험하는 시스템 및 그것에 사용되는 시험 방법
US7308624B2 (en) Voltage monitoring test mode and test adapter
US20030126524A1 (en) Semiconductor storage unit
US20090113260A1 (en) Test system
KR101503555B1 (ko) 팬-아웃/팬-인 매트릭스를 이용한 오류 캐치 ram 지원
US6920582B2 (en) Method and apparatus for testing circuit modules
JPH0252446A (ja) 集積回路の試験装置
US6900655B2 (en) Determination of whether integrated circuit is acceptable or not in wafer-level burn-in test
JPH0599988A (ja) 故障検出機能を備えた半導体集積回路装置
KR100655075B1 (ko) 반도체 장치의 전압 모니터링 장치 및 방법
JP2003007781A (ja) 半導体記憶装置テスト機構、プロービング装置及びプローブ基板
JPH10275835A (ja) ウエハ検査装置
US7317323B2 (en) Signal test procedure for testing semi-conductor components and a test apparatus for testing semi-conductor components
KR20090041529A (ko) 반도체 테스트 헤드 장치