JP2009518637A - 信号中継器付き多段階データ処理装置 - Google Patents

Abstract

【課題】効率的な多段階データ処理装置を提供すること。
【解決手段】複数の処理段階（１０６乃至１０８）であって、その各々が、複数の処理段階（１０６乃至１０８）のそれぞれ１つに連結される少なくとも１つの被検査アイテム（１０９）に入力信号を印加するようになされた複数の処理段階（１０６乃至１０８）と、少なくとも１つの信号再調整部（１１６）であって、その各々が、複数の処理段階の先の１段階（１０６）と複数の処理段階の次の１段階（１０７）との間の信号経路で入力信号を再調整するようになされた少なくとも１つの信号再調整部（１１６）と、からなる信号処理装置（１０２）。
【選択図】図１

Description

本発明は、多段階データ処理装置に関する。

電子機器、特にデジタル電気出力信号を提供する集積電子回路をテストするためには、被試験装置の入力にテスト信号または刺激信号を供給し、自動試験装置が被試験装置の応答信号を、例えば期待値データと比較することによって評価する。このような自動試験装置は、特定のテスト機能、すなわち試験装置が実行しうるテスト機能またはルーチンを備えている。このテスト機能は、実行可能なソフトウエア・コードの形式で試験装置に組み込んでもよい。

このような試験装置は、デイジーチェーン方式で中央制御装置に接続された複数の試験段階を備え、各試験段階を複数の割当被試験装置に連結しうる、多段階データ処理装置として構成してもよい。このような方法を取れば、複数の被試験装置、例えば２５６の被試験装置を６４の試験段階を用いて同時にテストすることができよう。

そのような場合、各試験段階に対して別々に設けられている個々のテスト線を介して大量のテスト信号が印加されることが予想され、複数の被試験装置を同時にテストすることに対する需要が高まると、多量のハードウエアとソフトウエアの協働を生じさせる可能性がある。

従って、各処理段階に対して、それぞれ割り当てられた数の刺激信号が提供されるように、各処理段階に複数の刺激信号がそれぞれ別々に印加される。

本発明の目的は、効率的な多段階データ処理装置を提供することである。かかる目的は、独立請求項によって解決される。さらなる形態は従属請求項に示す。

本発明の一つの例示的な実施形態によれば、複数の処理段階の各々が前記複数の処理段階のそれぞれに連結される少なくとも１つの被検査アイテムの各々に入力信号を印加するようになされた複数の処理段階と、少なくとも１つの信号再調整部の各々が前記複数の処理段階の先の１段階と前記複数の処理段階の次の１段階との間の信号経路で前記入力信号を再調整するようになされた少なくとも１つの信号再調整部と、からなる信号処理装置が提供される。

別の例示的な実施形態によれば、測定装置が提供される。この測定装置は、測定装置が実行する測定に関する入力信号を生成するようになされた入力信号生成部と、前記生成された入力信号を処理し、前記入力信号に基づいて行われた測定の結果を示す出力信号を生成するための上述した特徴を有する信号処理装置と、からなる。

さらに別の例示的な実施形態によれば、信号処理方法が提供される。この方法は、複数の処理段階のそれぞれに連結される少なくとも１つの被検査アイテムの各々に入力信号を印加することと、前記複数の処理段階の先の１段階と前記複数の処理段階の次の１段階との間の信号経路で前記入力信号を再調整することと、からなる。

さらに別の例示的な実施形態によれば、信号処理のコンピュータプログラムが格納されたコンピュータ読み取り可能な媒体が提供され、このコンピュータプログラムは、処理装置によって実行されると上述した方法を制御または実行するようになされている。

さらなる例示的な実施形態によれば、信号処理のプログラム要素が提供され、このプログラム要素は、処理装置によって実行されると上述した方法を制御または実行するようになされている。

本発明の実施形態は、１つまたはそれ以上の適切なソフトウエアプログラムによって部分的または全体的に実施またはサポートすることができる。このようなソフトウエアプログラムは、任意の種類のデータ記憶媒体に保存、あるいはこれによって他の方法で提供されることができ、任意の適切なデータ処理装置において、あるいはこれによって実行しうることが好ましい。ソフトウエアプログラムまたはルーチンは、信号処理に適用できることが好ましい。本発明の一実施形態による信号リフレッシュ・アーキテクチャは、コンピュータプログラムによって、すなわちソフトウエアによって、あるいは１つまたはそれ以上の特別な電子最適化回路を使用して、すなわちハードウエア内で、あるいはハイブリッド形式で、すなわちソフトウエア構成とハードウエア構成を用いて、実行することができる。

一つの例示的な実施形態によれば、特に被試験装置をテストするためのこのような多段階処理装置では、処理段階の一部または全部に対して共通に入力信号または刺激信号を提供してもよい。言い換えると、このような入力信号または刺激信号は、連結された被試験装置にこの信号を分配することができる１つの段階に供給される。この段階の被試験装置に入力信号が供給されると、入力信号は、中継器装置などの信号再調整部によってリフレッシュされ、次の段階に供給される、などとしてもよい。

このような、デイジーチェーン構造と同様で、信号再調整ファンアウト・アーキテクチャと呼ぶことができる信号分配アーキテクチャによれば、被試験装置に刺激信号を提供するための接続ピンおよび伝送線路の数を大幅に減少させることができる。駆動データ入力信号の数をＮとし、期待値またはマスクデータ信号の数をＭとすると、このような装置には、Ｎ＋Ｍ個の共通な入力信号のみを供給すればよく、入力信号を各処理段階の被試験装置に均等に分配してもよい。Ｐ個の処理段階の場合、接続ピンおよび伝送線路の数を従来の（Ｎ＋Ｍ）×Ｐから基本的にＮ＋Ｍに減らすことができる。

これによって、ハードウエア構成及び／又はソフトウエア構成の複雑さを大幅に減少させることができる。従って、このようなデイジーチェーン及び／又はファンアウト・アーキテクチャは、コストと寸法だけでなく、テスト時間も減少させることができる。

再調整部（例えば、信号中継器またはリフレッシュ装置）は、入力信号を平滑化することによって、及び／又は入力信号を回復または復元するための他の手段を実行して出来る限り元の入力信号特性に近い特性を持たせることによって、（例えば送信の際に信号が受ける影響によって発生する）信号ひずみを除去するために、減衰された入力信号（例えば、抵抗損により減衰）を元の振幅レベルに戻す機能を有することができる。

有益なことに、このようなアーキテクチャは、被試験装置をテストするため、例えば半導体製品、特に集積回路、さらに詳細にはＤＲＡＭなどの記憶装置製品をテストするための試験装置に適用してもよい。このような装置をテストするために、複数のテストシーケンスをＤＲＡＭ製品に適用することができ、被試験装置としてのＤＲＡＭ製品の応答信号が評価される。このようなテスト信号を印加した結果、被試験装置は、機能、ひいては被試験装置の品質を示す１つまたは複数のＰＡＳＳ信号またはＦＡＩＬ信号を返送することができる。

一つの例示的な実施形態によれば、このような複数の応答信号は、中央制御装置に返送される前に各処理段階内で前処理してもよい。このような状況では、複数のＰＡＳＳまたはＦＡＩＬ信号に基づいて、ある処理段階内の各被試験装置に対して単一のＰＡＳＳまたはＦＡＩＬ信号を生成することができる。この単一のＰＡＳＳまたはＦＡＩＬ信号は、この被試験装置が試験に合格したか否かに関する情報を伝送する。

さらに、このような試験装置の個々の処理段階には、タイミング信号を印加してもよい。本発明の一つの例示的な実施形態によれば、このようなタイミング信号は、各処理段階に対して個別に供給することができ、特定の処理段階に割り当てられた個々の被試験装置にファンアウトすることができる。このようなタイミング信号は、局所的に、すなわちＩＣ上で（オンチップで）で生成することができる。

このようなアーキテクチャでは、被試験装置の経済的な試験を実行することが可能で、大量の被試験装置を低コストでテストすることができる。

このような電子製品に対して行われる試験の例としては、このような集積回路によって供給される電源電圧Ｖ_ＤＤをテストしうる、いわゆるＤＣ試験がある。Ｉ／Ｏ（入出力）テストでは、信号、特に交流電流信号を印加することによってＩ／Ｏピンをテストすることができる。コアテストでは、例えばメモリ装置の５億の電界効果トランジスタ（ＭＯＳＦＥＴ）のそれぞれ、または一部をテストすることができる。このような状況では、所定のスキームまたはテストルーチンに従って、個々のメモリ装置またはメモリ装置群に対して情報の書き込み、読み出し、再書込みを行うことができる。

複合テストルーチンを実行している間に、このような複数のテストアイテムをテストする場合、試験装置の異なる部分間でテスト資源を分けるように分割アーキテクチャを実施することが適切であろう。このような試験装置の異なる部分が全体のテスト機能性に対して異なって（例えば相補的な）寄与する場合、それらの２つまたはそれ以上の部分を有益に組み合わせてもよい。例えば、試験の第１の部分を第１の測定部によって行い、試験の第２の部分を第２の測定部によって行うことができる。測定部の機能性またはテスト資源を測定部間で分ければ、各測定部を比較的低コストで製造することができ、これらの測定部は組み合わせて動作し、テスト時間およびテスト費用を適度に低く保つことができる。

このようにして、テスト機能を複数のテスト装置間で分けてもよい。このようなアーキテクチャは、並列度を上げることもでき、試験装置全体のスループットおよび生産性を上げることが可能である。（低速だけでなく）高速で実行される試験を提供するためにこのような「二重挿入」システムの機能性を分割することによって、試験装置の性能を向上させることができる。「高速で」とは、メモリ装置が通常の使用時に操作される速度と基本的に等しい速度でメモリテストが行われることを特に指す。

本発明の例示的な実施形態は、例えばアジレント・テクノロジーの９３０００テスト装置と同様な構造を有するテスト装置上で実施してもよい。このような試験装置を上述したように改良すれば、２５６、さらには５１２もの被試験装置（「部位」）を同時にテストすることができよう。

「デイジーチェーン」信号供給スキームでは、中央制御装置によって第１の処理段階に提供された入力信号は、この処理段階内で、連結された全ての被試験装置（例えば４つ）にファンアウトしてもよい。これらの入力信号をリフレッシュした後、リフレッシュされた入力信号は、第２の処理段階などに供給してもよい。デイジーチェーン・アーキテクチャにより接続され、各処理段階が４つの被処理装置をテスト可能な６４の処理段階のアーキテクチャでは、２５６のサイドを少なくとも部分的に並列してテストすることができる。このようなテストルーチンは、（１段階の被試験装置を）「サンプリングする」、（中継器を使用して入力信号を）リフレッシュする、「転送する」（刺激信号を次の段階に供給すること）工程からなることができる。

本発明の一つの例示的な実施形態によれば、テスト信号および比較信号が、ＩＣテスト制御装置から、例えば４０本のピンを介して第１の処理段階に供給され、第１の処理段階は、接続された例えば４つの被試験装置にこれらの信号をファンアウトする。これらの信号はさらに中継器を通った後に第２の試験段階に投入され、同一のテスト信号および比較信号が、接続された被試験装置に再びファンアウトされる。これが例えば６４回繰り返される。従って、（Ｎ＋Ｍ）×６４×４個の信号ではなくＮ＋Ｍ個の信号を提供すれば十分で、これはデイジーチェーンおよびファンアウト・アーキテクチャにより可能になるものである。

本発明の別の例示的な実施形態によれば、被試験装置への刺激信号の印加に応じて各被試験装置の出力に供給されるＱ個のＰＡＳＳまたはＦＡＩＬ信号が、各処理段階で前処理し、単一のＰＡＳＳまたはＦＡＩＬ信号を中央制御インスタンスに返送してもよい。この単一のＰＡＳＳまたはＦＡＩＬ信号は、被試験装置が試験に合格した（例えば論理値「１」）か、試験に合格しなかった（例えば論理値「０」）かに関する情報を含むことができる。このようなアーキテクチャでは、全体の応答信号の数を被試験装置の数にまで減らすことができる。

さらに別の例示的な実施形態によれば、各処理段階に個別に提供されるタイミング参照（図１にＬ１、Ｌ２、・・・、ＬＰとして示す）を、処理段階の全ての被試験装置に対して共通に供給してもよい。すなわち、ある処理段階に個々のタイミング信号またはタイミング参照が供給されると、これらは、処理段階によって割当被試験装置にファンアウトされる。タイミング信号に関するこのファンアウト・アーキテクチャによって、タイミング信号を処理段階１つ当たりの被試験装置の数に等しい係数分の１に減少させることができる。このようなタイミング信号は、クロック信号、ストローブ信号などを含むことができる。

次に、本発明のさらなる例示的な実施形態について説明する。以下では、信号処理装置のさらなる例示的な実施形態について説明するが、それらの実施形態は、測定装置、信号処理方法、コンピュータ読み取り可能な媒体、及びプログラム要素に対しても適用することができる。

複数の処理段階は、入力信号を１つの共通の入力信号として複数の処理段階のそれぞれに印加できるように互いに連結してもよい。このようなアーキテクチャにより、処理段階をデイジーチェーンで連結してもよい。

この装置はさらに、入力信号を生成するようになされた入力信号生成部を備える。このような入力信号生成部は、データ処理装置全体を制御するための中央制御装置の一部とすることができる。

入力信号生成部は、単一の入力信号または複数の入力信号、一般的に４０の入力信号を生成するように構成してもよい。このような共通の入力信号は、被試験電子装置を刺激して出力信号を生成するための駆動信号を含むことができる。この入力信号はまた、比較信号を含むことができ、（予想される）比較信号と（実際の）出力信号とのずれが十分に小さくて被試験装置を承認することができるか、あるいはずれがかなり大きくて被試験装置を不合格としなければならないかの決定の根拠として、この比較信号が出力信号と比較される。

入力信号生成部は、複数の処理段階に対し、これら複数の処理段階の各々に供給される入力信号を伝達する少なくとも１本のワイヤまたは伝送線路を介して連結してもよい。この手段を取ることによって、入力信号を複数の処理段階に供給するのに必要な（有線または無線）回線またはワイヤの数を、処理段階の数に等しい係数分の１に減らすことができる。

入力信号生成部は、複数の処理段階のうち第１の段階と入力信号生成部との間の信号経路に信号再調整部を設けずに、複数の処理段階に対して連結してもよい。これにより、いかなる中間インスタンスも間に設けることなく、入力信号を第１の処理段階に直接供給することができる。

しかしながら、入力信号生成部は、複数の処理段階のうち少なくとも１つに連結される、または連結すべき、少なくとも１つの被検査アイテムをテストする試験を行うための刺激信号として入力信号を生成するようになされることができる。これにより、データ処理装置をテスト装置として構成することができ、入力信号がテストシーケンスを定義することができる。

この装置は、複数の処理段階の各々に対して少なくとも１つの被検査アイテムを備えてもよい。これにより、（単一の）中央制御インスタンスと、この中央制御インスタンスによって制御される複数の処理段階と、複数の処理段階の各々に対する１つまたは複数の被検査アイテムと、を有する階層構造が提供される。しかしながら、入力信号分配アーキテクチャは純粋な階層構造から外れてもよく、入力信号の供給を更に効率的にするために異なる段階の間にクロスカップリングを導入してもよい。

被検査アイテムの少なくとも一部を、被試験装置（ＤＵＴ）としてもよい。このような被試験装置は、メモリ装置、論理装置、電子回路、集積回路、処理装置、システムオンチップ、またはハイブリッド回路とすることができる。さらに一般的には、本発明の一つの例示的な実施形態によるデータ処理装置では、任意の電子製品をテストすることができる。しかしながら、本発明のアーキテクチャは、特にメモリテスト、さらに詳細にはＤＲＡＭテストにとって有益である。

複数の処理段階の少なくとも一部は、デイジーチェーンとして互いに連結してもよい。これは、刺激信号またはテスト信号を供給するためのワイヤの量を減らすように複数の処理段階を連結する経済的な方法である。

少なくとも１つの信号再調整部の少なくとも一部は、中継器装置としてもよい。このような中継器装置は、信号が１つの処理段階を通過して次の段階に入る前に、この信号をリフレッシュすることができる。これにより、デイジーチェーンの終端に近い位置に配置された処理段階に対しても、はっきりとした有意味な信号を確保して試験の信頼性を高めることができる。「中継器」という語は、弱い入力信号を受信し、受信した入力信号を増幅して再送信または「中継」することによって、長距離での信号受信を達成する通信機器を意味する。このような装置は、集中型入力信号分配を改良するために使用することができる。本発明の例示的な実施形態の場合、中継器装置は、入力信号を増幅または再生するために通信路で使用することができる。

複数の処理段階の少なくとも一部は、それぞれに割り当てられた少なくとも１つの被検査アイテムの各々から、それぞれに割り当てられた少なくとも１つの被検査アイテムに印加された入力信号に応じた複数の応答信号を受信するように構成してもよい。このような応答信号は、少なくとも一部または１セクションの被試験装置が適切に動作している（すなわち試験に合格した）か、あるいは適切に動作していない（すなわち試験に合格しなかった）か、という情報を含むことができる。

特に、複数の処理段階の各々は、それぞれに割り当てられた少なくとも１つの被検査アイテムの各々からの複数の応答信号に基づいて、数の少ない応答信号を生成するように構成してもよい。これにより、中央制御インスタンスに信号を返送する前に、出力信号の数を少なくする、例えば１つの出力信号に減らすことができる。このように数を減らした出力信号は、ＤＵＴが試験に合格したか否かを示すために重要で、かつ信号トラフィックを減少させることができる。これによってもまた、中央制御インスタンスと、複数の処理段階と、被試験装置との間で信号を送信するのに必要なワイヤまたは伝送路の数を減らすことができる。

複数の処理段階の少なくとも一部は、それぞれに割り当てられた少なくとも１つの被検査アイテムの各々に入力信号をファンアウトするよう構成してもよい。個々の処理段階に連結された被検査アイテムのそれぞれに同一の信号の束を供給して、さらに試験装置の複雑さを軽減させることができる。

さらに、この装置は、タイミング信号を生成し、複数の処理段階の各々にタイミング信号を供給して、複数の処理段階それぞれの信号処理を時間指定するようになされたタイミング信号生成部を備えてもよい。このようなタイミング信号は、テストルーチンを同期し、クロック、ストローブなどの情報を含むことができる。

複数の処理段階の少なくとも一部は、それぞれに割り当てられた少なくとも１つの被検査アイテムの各々にタイミング信号をファンアウトするように構成してもよい。このような手段を取ることによって、特に、１つの処理段階内のタイミング信号を、割り当てられた複数の被試験装置に分配するために設けられたワイヤの数をさらに減らすことができる。

測定装置のさらなる例示的な実施形態について以下に説明するが、それらの実施形態は、信号処理装置、信号処理方法、プログラム要素、及びコンピュータ読み取り可能な媒体にも適用することができる。

この測定装置は、被試験装置または物質をテストするためのテスト装置と、被試験メモリ装置をテストするためのメモリテスト装置と、化学的、生物学的、及び／又は薬学的分析のための装置と、流体の化合物を分離するようになされた流体分離装置と、キャピラリー電気泳動装置と、液体クロマトグラフィー装置と、ガスクロマトグラフィー装置と、電子測定装置と、質量分析装置のうち少なくとも１つを備えることができる。

特に、本発明の実施形態は、階層構造を備え、信号を十分に分配する必要がある任意の分析またはテスト装置に対して特に適用することができる。

この測定装置は、測定の第１の部分を実行するようになされた第１の測定部を備えることができ、測定の第２の部分を実行するようになされた第２の測定部を備えてもよい。第１の測定部の機能の少なくとも一部は、第２の測定部の機能に含まれず、及び／又は第２の測定部の機能の少なくとも一部は、第１の測定部の機能に含まれないようしてもよい。従って、測定装置の２つの部分は、共同して必要なテスト機能を提供するように互いに補完しあう、または助け合うことができる。これにより、各測定部を構成するための労力を最小限に削減して、安価な測定装置を提供できるようになる。

本発明の実施形態の他の目的及びそれらに付随する利点の多くは、添付の図面に関連して以下の実施形態の詳細な説明を参照することによって容易に認識され、より良く理解されよう。実質的または機能的に同等または類似の特徴には、同一の参照符号を付す。

図面における例示は概略的なものである。

以下では、図１を参照して本発明の一つの例示的な実施形態による測定装置１００について説明する。

測定装置１００は、基本的に２つの部分、すなわち中央制御装置１０１とデータ処置装置１０２からなる。

中央制御装置１０１は、測定装置１００が実行する測定に関するＮ＋Ｍ個の入力信号（すなわちＮ個の駆動信号とＭ個の比較信号）を生成するようになされた入力信号生成部１０３を備えている。これらの入力信号は、入力信号供給線１０４を介して信号処理装置１０２に供給される。

信号処理装置１０２は、入力信号供給線１０４を介して送信された生成入力信号を処理して、出力信号を生成するように構成されている。出力信号は、中央制御装置１０１の後処理装置１０５に供給することができる。

信号処理装置１０２はＰ個の段階から形成されており、ここでＰは６４とすることができる。第一の段階１０６を図１に詳細に示す。さらなる段階１０７、・・・、１０８を図１に示すが、便宜上、詳細には図示していない。

複数の処理段階１０６乃至１０８のそれぞれは、接続された被試験装置１０９に入力信号を印加するようになされている。図１の実施形態では、４つの被試験装置１０９が、処理段階１０６乃至１０８のそれぞれに連結されている。さらに一般的には、被試験装置１０９の数は、Ｋ（図１の実施形態では、Ｋ＝４）と表すことができる。よって、図１の構成では、Ｋ×Ｐの部位を処理することができる。一つの例示的な実施形態によれば、Ｐ＝６４かつＫ＝４であるため、図１の構成で２５６の部位をテストすることができる。被試験装置１０９は、容易に製造されるＤＲＡＭ記憶装置製品とすることができ、これは、市場に出して顧客に販売する前に機能性に関するテストを行っておかなければならない。

図１から分かるように、処理段階１０６は、入力信号生成部１０３によって生成されたＮ＋Ｍ個の入力信号を入力とするファンアウト部１１０を備えている。さらに、Ｌ１個のタイミング信号またはタイミング参照が、中央制御装置１０１のタイミング信号生成部１１１からタイミング信号供給線１３０を介して処理段階１０６のファンアウト部１１０に供給される。

被試験装置１０９をテストするための試験を実施するための刺激信号及びタイミング／同期信号であるＮ＋Ｍ＋Ｌ１個の信号は、被試験装置１０９のそれぞれにファンアウト・アーキテクチャで供給される。さらに詳細には、ファンアウト部１１０は、Ｎ個の駆動信号及びＬ１個のタイミング参照に基づいて、Ｎ'個の時間指定された駆動信号を生成する。さらにファンアウト部１１０は、Ｍ個の比較信号とＬ１個のタイミング参照に基づいて、Ｍ'個の時間指定された比較信号を生成する。Ｎ'個の時間指定された駆動信号は、線１１３を介して被試験装置１０９に供給されて処理され、これらの信号の印加に応じて各ＤＵＴ１０９によりＱ個の応答信号が生成され、応答信号前処理部１１２に送信される。応答信号前処理部１１２は、個々の処理段階１０６に割り当てられており、線１４４を介して前処理部１１２に提供されたＭ'個の時間指定された比較信号とＱ個の応答信号を比較することによって、Ｑ個の応答信号を前処理する。Ｑ個の信号には、被試験装置１０９の機能性が承諾可能か否かに関する情報が符号化されている。この情報は、Ｑ個の信号のそれぞれにおいて、被試験装置１０９の異なる部分に対して符号化することができる。応答信号前処理部１１２は、各Ｑ個の信号から単一の応答信号を生成する。各被試験装置１０９それぞれに対する個別の信号応答信号Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、この特定の被試験装置１０９が試験に合格したか否かを示している。この応答信号は、タイミング信号生成部１１１に返送され、中央制御装置１０１の応答信号後処理部１０５によって更に処理することができる。

Ｎ'個のテスト信号は、テスト信号供給線１１３を介して被試験装置１０９に供給される。Ｑ本の応答信号伝送線は、第一の応答線１１４として示す。単一の応答信号伝送線は、第二の応答線１３１として示す。

装置１００の、より一般的なアーキテクチャに戻ると、Ｎ＋Ｍ個の信号がファンアウト部１１０に送信された後、これらの信号は、線１１３を介して処理段階１０６のＤＵＴ１０９に提供されるだけでなく、入力信号転送線１１５にも供給される。この入力信号転送線１１５は中継器１１６に接続されており、中継器１１６は、Ｎ＋Ｍ個の入力信号を再調整、再生、またはリフレッシュして、これらＮ＋Ｍ個のリフレッシュ入力信号を次の処理段階１０７に送信する。従って、処理段階１０６乃至１０８は、ある種のデイジーチェーンとして相互接続され、これによりＮ＋Ｍ個の個別の信号を処理段階１０６乃至１０８のそれぞれに供給しなくてもよくなる。一方、共通供給線１０４は、Ｎ＋Ｍ本あれば十分である。

図１から分かるように、処理段階１０６乃至１０８のそれぞれには、段階固有のタイミング参照Ｌ１、Ｌ２、・・・、ＬＰを提供するタイミング信号生成部１１１が１つずつ割り当てられている。従って、応答信号Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、応答信号Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、応答信号ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４が個々のタイミング信号生成部１１１に返送される。

このようなアーキテクチャは、アジレント・テクノロジーの９３０００高速メモリ（ＨＳＭ）シリーズ装置に実装してもよい。

電子機器、特に高速メモリをテストする際には、導通試験、メモリコア試験（保持特性試験、長期試験を含む様々なパターンタイプを適用してもよく、試験は５分乃至１０分間実施され、入出力速度に対応しない）などの試験が行われ、メモリコアアクセステストを適用してもよい（様々なパターンタイプを適用することができ、試験は入出力速度に対応し、通常は価値の低い低速テスタで行うことができ、コアはテストモードによりアクセスされる。さらに実施すべき試験としては、導通試験、ＤＣ試験、Ｉ／Ｏテスト（“論理ベクトル”などのＩ／Ｏパラメータを実施することができ、試験は約６秒間行われる）がある。メモリコアアクセステストを行ってもよいが、このテストでは、様々なパターンタイプを適用でき、速度ビニング、２分から３分のテスト時間が可能で、試験は入出力速度に一次的に対応しうるもので、高速で実施する必要がある。通常このテストは、最先端の自動試験装置（ＡＴＥ）でも実施することができる。

このような場合、本発明の実施形態は、いかに経済的に高速Ｉ／Ｏ及びコアアクセステストを行うかについての問題に関連している。このために、試験内容と特に次世代ＤＲＡＭ（例えば、ＤＤＲ３、ダブル・データ・レート３によるＤＲＡＭ）に対するファンアウト・オプションを分けることができる。

図２は、第一のテスト部２０１及び第二のテスト部２０２が設けられた試験装置２００の取組みを示している。テスト部２０１、２０２の各テストヘッドを参照番号２０３で示し、ハンドラは参照番号２０４で示す。長方形２０５の形で模式的に示すように、テスト機能アイテムＴ１乃至Ｔｎがテスト部２０１、２０２のそれぞれにおいて予測されている、すなわち部分的に重複している。試験の一部を第一のテスト部２０１を用いて実行し、試験の別の部分を第二のテスト部２０２を用いて実行する場合、テスト部２０１とテスト部２０２のテストリソースが重複することは効率的でない。

図３は、第一の測定部３０１と第二の測定部３０２を備えた、本発明の一つの例示的な実施形態による試験装置３００を示す。

図３には、ファンアウト・オプション部３０３が模式的に示してある。さらに図３は、第一のテスト部３０１が、テスト特徴Ｔ１からＴｍを実行し、テスト特徴Ｔｍ＋１からＴｎを実行しない機能を備えたテスト機能性３０４のみを実装したことを示している。一方、第二のテスト部３０２は、テスト特徴Ｔｍ＋１からＴｎを実行し、テスト特徴Ｔ１からＴｍを実行しない機能のみを実装したものである。これは、長方形３０５で模式的に示す。

図３に示す実施形態では、Ｉ／Ｏとファンアウト・コアが別々に設けられ、試験内容の分割が可能となる。この手段を取ることにより、テストリソースをより効率的に使用することができる。

特に、第一のテスト部３０１は、導電試験、ＤＣ試験、Ｉ／Ｏテスト（例えば６秒）、１６部位（毎秒４．０ギガビット）の試験、及び１６部位（毎秒３．６ギガビット）の試験の機能を実装したものとしてもよい。一方、第二のテスト部３０２は、導通試験、メモリコアアクセステスト（２分）、２５６部位（毎秒４．０ギガビット）、及びハンドラを実装したものである。測定装置３００全体のコストは、測定装置２００よりも少なくすることができる。

テスト特徴Ｔ１乃至Ｔｍは、導通試験、ＤＣ試験、Ｉ／Ｏテスト、及びハンドラを備えている。テスト特徴Ｔｍ＋１乃至Ｔｎは、導通テスト、メモリコアアクセステスト、及びハンドラを備えている。テスト特徴Ｔｍ＋１からＴｎは、とりわけＩ／Ｏテストは備えない。

図３に参照番号３０６で示すように、システム３００には統合自動供給送信機能を実装してもよい。これにより、第一のテスト部３０１のブロック２０４と第二のテスト部３０２のブロック２０４は、厳密には互いに分離されずに設けることができる。それどころか、これらは機能的に連結することができる。このような状況では、第一のテスト部３０１のブロック２０４は、第二のテスト部３０２のブロック２０４にテスト結果を供給することができる。さらに、第一のテスト部３０１のブロック２０４は、第二のテスト部３０２のブロック２０４に装置リソースを提供することができ、これにより自動データログイン及び／又は速度ビニング（システム３００が特定の速度クラスに属するように分類するため）を可能にすることができる。

図４は、アジレント・テクノロジーの９３０００ＨＳＭシリーズと同様の、本発明の一つの例示的な実施形態による試験装置４００を模式的に示す。

このシステムは、ＨＳＭシリーズ・システム装置４０１を備えており、このシステム装置４０１は、ＨＳＭ２２００（テストシーケンス）およびＤＰＳカード（電流源）の入ったテストヘッド４０４に、ケーブル４０２と支持部４０３を介して接続されている。図１または図５に示すアーキテクチャは、このようなテストヘッド４０４に実装してもよい。特に、テストヘッド４０４には、１６倍の部位パフォーマンス・フィクスチャを設けることができる。アクティブなファンアウト・オプションがテストヘッド４０４内に設けられている。

図５は、本発明の一つの例示的な実施形態による測定装置５００の一部を示す。

図５のアーキテクチャは図１と同様である。第一の処理段階１０６を詳細に示し、第二の処理段階１０７は概略的に示してある。さらに、中央制御インスタンス１０１の幾つかの部分が、より詳細に示してある。さらに、水冷電源供給部５０１に加え、ＤＵＴエネルギー供給部５０２も示してある。

図６は回路図６００を示す図であり、個々のＤＵＴ１０９のＰＡＳＳ信号またはＦＡＩＬ信号が、図５の図１に示すシステム内でどのように処理されるかを示すために説明される。

このような部位ごと比較アーキテクチャは、欠陥情報を得る必要性、及びタスクをデバッグするための「エンジニアリングモード」に切り替え可能にする必要性を考慮したものである。

このようなシステムの一態様によれば、ＡＴＥは、中継器１１６を用いて「期待値データ」をファンアウトＩＣ１０６乃至１０８に送信する。局所的に、部位ごとの比較が行われる。単一のピンｌｓを使用して、部位ごとの欠陥（および導通試験）を報告する。これにより、欠陥周期／アドレスの取得が高速でできるようになる。これによりさらに、周期ごとのマスキングも可能になる。単一のピンを選択してもよいし、結果を組み合わせてもよい。

ＤＵＴ１０９からの信号６０１は、ストローブ信号６０２とともに処理される。比較部６０３、６０４では、対応するＤＵＴ１０９からの信号６０１が、期待値データ６０５と比較される。論理部６０６は、１本のピンを選択するか、あるいは論理和の組合せに基づいて入力信号を処理することができる。出力信号６０７は、ＦＡＩＬ信号として部位ごとに提供され、ＡＴＥピンに供給されることができる。

図７は、装置タイミングに関する詳細を示すタイミングチャート７００を表す。

コア試験には、ＤＵＴの内部タイミングに関する低ジッタ・クロックが必要で、確実なラッチのためのｔ＿ｓｅｔｕｐ／ｈｏｌｄタイミングを記録し、ストロービングおよびＦｍａｘテスト、速度ビニングを記録することができる。タイミングは、１ピコ秒の分解能（１つのストローブ、２つの駆動クロック、１つのリタイミング・クロック）のテスタで生成される。ファンアウトＩＣは、「本来のソース同期」ＤＱ／ＤＱＳを提供することができる。ロー遅延は、「静的なデスキュー」（パス遅延）のためにのみ提供してもよい。約２０ピコ秒の「ゲート遅延」の分解能も可能である。この装置は、本来のクロッキング設計、例えばソース同期埋め込みクロックまたはクロック転送をサポートする。

図７のチャートを参照すると、レイテンシｔ_ＲＤＣ、ｔ_ＣＬを考慮に入れる必要がある。周波数は１３３ＭＨｚ、バースト長は８とすることができる。

一つの例示的な実施形態によれば、アルゴリズムパターン生成器（ＡＰＧ）データを分配するためのデイジーチェーン中継構造が設けられている。部位ごとに、「期待値データ」と「ＤＵＴ応答データ」との比較を行うことができる。ファンアウトおよびテスタクロックによる局所リタイミングを行って（これは、中継器遅延により部位ごとに異なる可能性がある）、ファンアウトを「静的遅延」として維持することができる。

さらに、入出力とコアアクセスを異なる逐次テスト部分に分けてもよい。

「備える（comprising）」という語句は、他の要素または特徴を除外するものではなく、「一つの（a, an）」という語句は、複数を除外するものでないことに留意されたい。また、異なる実施形態に関連して説明した要素を組み合わせても良い。さらに、請求項中の参照記号は、特許請求の範囲を限定するものと解釈されるべきでないことにも留意されたい。

本発明の一つの例示的な実施形態による信号処理装置を備えた測定装置を示す図である。 測定装置の２つの測定部を示す図である。 本発明の一つの例示的な実施形態による測定装置の２つの測定部を示す図である。 本発明の一つの例示的な実施形態による試験装置の概観を示す図である。 図４の試験装置の詳細を示す図である。 本発明の一つの例示的な実施形態による試験装置のＦＡＩＬ信号生成部を示す図である。 本発明の一つの例示的な実施形態による試験装置のタイミング信号を示す図である。

符号の説明

１００ 測定装置
１０１ 中央制御装置
１０２ データ処理装置（信号処理装置）
１０３ 入力信号生成部
１０５ 後処理装置
１０６、１０７、１０８ 処理段階
１０９ 被試験装置（被検査アイテム）
１１０ ファンアウト部
１１１ タイミング信号生成部
１１２ 応答信号前処理部
１１６ 中継器

Claims (27)

1. 複数の処理段階（１０６乃至１０８）であって、その各々が、前記複数の処理段階（１０６乃至１０８）のそれぞれ１つに連結される少なくとも１つの被検査アイテム（１０９）のそれぞれに入力信号を印加するようになされた、複数の処理段階（１０６乃至１０８）と、
   少なくとも１つの信号再調整部（１１６）であって、その各々が、前記複数の処理段階の先の１段階（１０６）と前記複数の処理段階の次の１段階（１０７）との間の信号経路で前記入力信号を再調整するようになされた、少なくとも１つの信号再調整部（１１６）と、
   からなることを特徴とする信号処理装置（１０２）。
2. 前記入力信号を１つの共通入力信号として前記複数の処理段階（１０６乃至１０８）の少なくとも２つに印加できるように、前記複数の処理段階（１０６乃至１０８）が互いに連結されていること、
   を特徴とする請求項１に記載の装置（１０２）。
3. 複数の入力信号を１つの共通の入力信号として前記複数の処理段階（１０６乃至１０８）の少なくとも２つに印加できるように、前記複数の処理段階（１０６乃至１０８）が互いに連結されていること、
   を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
4. 前記入力信号を生成するようになされた入力信号生成部（１０３）を備えることを特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
5. 前記入力信号生成部（１０３）は、複数の入力信号を生成するようになされたことを特徴とする請求項４に記載の装置（１０２）。
6. 前記入力信号生成部（１０３）は、少なくとも１本の共通線（１０４）を介して前記複数の処理段階（１０６乃至１０８）の少なくとも２つに連結され、前記入力信号が伝達されて前記複数の処理段階（１０６乃至１０８）の少なくとも２つに供給されること、
   を特徴とする請求項４または前記の請求項のいずれか一項に記載の装置（１０２）。
7. 前記複数の処理段階のうち第１の段階（１０６）と前記入力信号生成部（１０３）との間の信号経路に信号再調整部（１１６）がなく、前記入力信号が、前記入力信号生成部（１０３）から前記複数の処理段階のうち第１の段階（１０６）に直接印加できること、
   を特徴とする請求項４または前記の請求項のいずれか一項に記載の装置（１０２）。
8. 前記入力信号生成部（１０３）は、前記複数の処理段階（１０６乃至１０８）の少なくとも１つに連結される、または連結すべき少なくとも１つの被検査アイテム（１０９）をテストする試験を行うための刺激信号として前記入力信号を生成するようになされたこと、
   を特徴とする請求項４または前記の請求項のいずれか一項に記載の装置（１０２）。
9. 前記複数の処理段階（１０６乃至１０８）の少なくとも２つに対して、それぞれ少なくとも１つの被検査アイテム（１０９）を備えること、を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
10. 前記被検査アイテム（１０９）の少なくとも一部が被試験装置であること、を特徴とする請求項９に記載の装置（１０２）。
11. 前記被検査アイテム（１０９）の少なくとも一部が被試験メモリ装置であること、を特徴とする請求項９または前記の請求項のいずれか一項に記載の装置（１０２）。
12. 前記複数の処理段階（１０６乃至１０８）の少なくとも一部がデイジーチェーンとして互いに連結されていること、を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
13. 前記少なくとも１つの信号再調整部（１１６）の少なくとも一部が中継器装置であること、を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
14. 前記複数の処理段階（１０６乃至１０８）の少なくとも一部が、それぞれに割り当てられた前記少なくとも１つの被検査アイテム（１０９）の各々から、前記それぞれに割り当てられた少なくとも１つの被検査アイテム（１０９）の各々に印加される前記入力信号に応じた複数の応答信号を受信するように構成されること、
    を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
15. 前記複数の処理段階（１０６乃至１０８）の少なくとも一部が、前記それぞれに割り当てられた少なくとも１つの被検査アイテム（１０９）の各々からの前記複数の応答信号に基づいて、数の少ない応答信号を生成するように構成されること、
    を特徴とする請求項１４に記載の装置（１０２）。
16. 前記数の少ない応答信号は、前記それぞれに割り当てられた少なくとも１つの被検査アイテム（１０９）をテストしたテスト結果を示すものであること、
    を特徴とする請求項１５に記載の装置（１０２）。
17. 前記数の少ない応答信号は１つであること、を特徴とする請求項１５または前記の請求項のいずれか一項に記載の装置（１０２）。
18. 前記複数の処理段階（１０６乃至１０８）の少なくとも１つは、前記それぞれに割り当てられた少なくとも１つの被検査アイテム（１０９）の少なくとも２つに前記入力信号をファンアウトするように構成されること、
    を特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
19. タイミング信号を生成し、前記タイミング信号を前記複数の処理段階（１０６乃至１０８）の少なくとも２つに供給して、前記複数の処理段階（１０６乃至１０８）の少なくとも２つの信号処理を時間指定するようになされたタイミング信号生成部（１１１）、
    を備えることを特徴とする請求項１または前記の請求項のいずれか一項に記載の装置（１０２）。
20. 前記複数の処理段階（１０６乃至１０８）の少なくとも２つが、前記それぞれに割り当てられた少なくとも１つの被検査アイテム（１０９）に前記タイミング信号をファンアウトするように構成されること、
    を特徴とする請求項１９に記載の装置（１０２）。
21. 測定装置（１００）であって、
    前記測定装置（１００）が実行する測定に関する入力信号を生成するようになされた入力信号生成部（１０３）と、
    前記生成された入力信号を処理し、前記入力信号に基づいて行われた前記測定の結果を示す出力信号を生成するための請求項１または前記の請求項のいずれか一項に記載の信号処理装置（１０２）と、
    からなることを特徴とする測定装置（１００）。
22. 被試験装置または物質をテストするためのテスト装置と、被試験メモリ装置または物質をテストするためのメモリテスト装置と、化学的、生物学的、及び／又は薬学的分析のための装置と、流体の化合物を分離するようになされた流体分離装置と、キャピラリー電気泳動装置と、液体クロマトグラフィー装置と、ガスクロマトグラフィー装置と、電子測定装置と、質量分析装置のうち少なくとも１つ、
    を備えることを特徴とする請求項２１に記載の測定装置（１００）。
23. 請求項２１または前記の請求項のいずれか一項に記載の測定装置（３００）において、
    前記測定装置（３００）は、測定の第１の部分を実行するようになされた第１の測定部（３０１）を備え、
    前記測定装置（３００）は、前記測定の第２の部分を実行するようになされた第２の測定部（３０２）を備え、
    前記第１の測定部（３０１）の前記測定機能の少なくとも一部は、前記第２の測定部（３０２）の前記測定機能に含まれず、及び／又は前記第２の測定部（３０２）の前記測定機能の少なくとも一部は、前記第１の測定部（３０１）の前記測定機能に含まれないこと、
    を特徴とする測定装置（３００）。
24. 前記第１の測定部（３０１）は、前記第２の測定部（３０２）に連結されて（３０６）、自動供給送信機能を提供すること、
    を特徴とする請求項２３に記載の測定装置（３００）。
25. 複数の処理段階（１０６乃至１０８）のそれぞれ１つに連結される少なくとも１つの被検査アイテム（１０９）の各々に入力信号を印加することと、
    前記複数の処理段階の先の１段階（１０６）と前記複数の処理段階の次の１段階（１０７）との間の信号経路において前記入力信号を再調整すること、
    からなることを特徴とする信号処理方法。
26. 信号処理のコンピュータプログラムが格納されたコンピュータ読み取り可能な媒体であって、このコンピュータプログラムは、処理装置（１０１）によって実行されると、
    複数の処理段階（１０６乃至１０８）のそれぞれ１つに連結される少なくとも１つの被検査アイテム（１０９）の各々に入力信号を印加し、
    前記複数の処理段階の先の１段階（１０６）と前記複数の処理段階の次の１段階（１０７）との間の信号経路において前記入力信号を再調整する、方法を制御または実行する、ようになされたこと、
    を特徴とする媒体。
27. 信号処理のプログラム要素であって、処理装置（１０１）によって実行されると、
    複数の処理段階（１０６乃至１０８）のそれぞれ１つに連結される少なくとも１つの被検査アイテム（１０９）の各々に入力信号を印加し、
    前記複数の処理段階の先の１段階（１０６）と前記複数の処理段階の次の１段階（１０７）との間の信号経路において前記入力信号を再調整する、方法を制御または実行する、ようになされたこと、
    を特徴とするプログラム要素。

Images