TWI334214B - Esd protection circuit - Google Patents
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Description
1334214 九、發明說明： 【發明所屬之技術領域】 本發明相關於半導體科技，尤其相關於一靜電放電 (ESD)保護電路，特別是軌導式非崩潰（RBNB) ESD保護電 路0 【先前技術】 施加到一半導體晶片的一輸入/輸出墊上的ESD所造成的 突波電壓及突波電流需要加以免除。為滿足此類需求’ / ESD保護電路連接到該半導體晶片的輸入/輸出墊》 在微晶片中，用以保護一内部核心電路（或一輸出缓樹 器/輸入緩衝器）在各輸入/輸出墊對抗一 ESD應力的技術分 成兩類：直接墊式ESD(DPBESD)保護電路及功率軌道式 ESD(PRBESD)保護電路。在此等電路中，DPBESD保護電 路是一技術，其中耦合到一個別輸入/輸出墊的一 ESD#護 電路應付流入其中的一 ESD應力。同時，PRBESD保護電 路是一技術，其中僅在一個別輸入/輸出墊安裝一個爹絡 二極體路線，及藉由使用一功率鉗以應付一ESD應力，该 功率鉗安裝在一電源供應電壓與一接地電壓之間的一功率 環。 圖1以電路圖說明一傳統DPBESD保護電路，其中該電絡 操作特性將說明如下。 首先，若一ESD保護電路施加到各輸入/輸出（I/O)蛰的 一應力電流的消化能力良好，則可獲得最佳ESD保護妹 能。相反地，若用於一已知科技無法實施一良好ESD保護 116327.doc 1334214 電路，則難以期待將獲得一穩定且有效率的ESD保護效 能。此外，一點都不需要考慮到各I/O墊與一功率鉗之間 的一寄生匯流電阻。而且，由於應在各I/O墊安裝一個別 ESD保護電路，因此減低一布局面積效率。在最糟情況 中，無法確保一布局面積中可在各I/O墊安裝一個別ESD保 護電路。 圖2以電路圖說明一傳統PRBESD保護電路的一操作特 性。該PRBESD保護電路成為矚目焦點以作為一替代方 法，其能克服介入該DPBESD保護電路的上述問題。以下 將說明PRBESD保護電路的操作特性。 基本上，由於該PRBESD保護電路未具有一 ESD保護電 路以一對一方式對應到一個別1/◦墊的結構，因此比該 DPBESD保護電路較難獲得一穩定ESD保護特性。在設計 方面，需要一用於一 ESD保護網路的全盤考量。對照下， 在消化一 ESD應力中，可得到整個晶片的互補金氧半 (CMOS)裝置及N井的一垂直PNP雙接面電晶體（BJT)的一電 容幫助。尤其地，若各I/O墊與一功率鉗之間的一寄生匯 流電阻（包括順向操作二極體路線的電阻）太大，則一應力 電流在一 ESD保護功率鉗操作前流入該核心電路（或輸出緩 衝器/輸入緩衝器），其將造成任何問題。然而，由於不需 在各I/O墊分開地安裝一個別ESD保護電路，因此一布局面 積效率高。
在PRBESD保護電路中，特定地利用一非崩潰（NB)型功 率鉗作為處理一 ESD應力電流的裝置，及稱為RBNB ESD 116327.doc 1334214 保護電路。此RBNB ESD保護電路通常採用藉 MOS電晶體的一正常操作以作出一主動鉗的方法。因此， • 需要一觸發電路以用於該功率鉗MOS電晶體.此外，該保 .· 護電路使用該正常MOS電晶體的一飽和電流（汲極電流）， 及因此需要大的主動寬度，其在布局面積具有低效率。然 而，因該功率鉗M0S電晶體的一觸發電壓在一esd應力環 境下是低的，因此會損壞核心電路（或輸出緩衝器/輸入缓 衝器）的風險小。 圖3以電路圖明確說明所謂1RC3Inv一std ESD保護電路的
配置及其操作原則’該保護電路是普遍使用的RBNB * ESD保護電路之一。 如圖3所示，該lRC3Inv_std ESD保護電路設置有：一上 升時間镇測器1 〇 ’其用以摘測Ndd與Nss線之間取得的一電 壓上升時間；一預驅動器20，其用以驅動上升時間偵測器 10的一輸出；及一功率鉗3〇，其操作以回應預驅動器2〇驅 | 動的彳§號’及控制該等Ndd與Nss線之間的一電流流動。 上升時間偵測器1〇包括一 rC(電阻電容）濾波器，其中一 電阻器R1及一電容器C1串聯耦合在該等Ndd與Nss線之 間’及一反相器Invl，其用以在一節點N0使一電壓反相以 輪出一反相電壓。預驅動器,2〇包括二反相器Inv2及Inv3， 其以一鏈形式串聯耦合，用以緩衝上升時間偵測器1 0的一 輸出°功率射30包括一大m〇S電晶體BigMN，其經由其閘 極藉由自預驅動器20取得一輸出電壓而操作。上升時間偵 測器10及預驅動器20是升壓電路，其用以驅動功率鉗30中 116327.d〇) 1334214 的大MOS電晶體BigMN。以下將提供它們的操作特性。 首先，上升時間偵測器10以該RC濾波器及反相器1〇^偵 測一上升時間，及同時作為一準時控制器。該]1(：濾波器 的一時間常數IUC1接近一 ESD應力持續時間。由該二反相 器Inv2及Inv3構成的預驅動器2〇施加一偏壓到大]^〇8電晶 體BigMN的閘極，其作為功率鉗3〇。 在具有上述配置的lRC3Inv_std ESD保護電路中，當該 等Ndd與Nss線之間的一電壓差依一時間函數而變化時，在 節點N0的一電壓具有一延遲，其對應到該Rc濾波器中的 R1C1提供的一時間常數（ESD應力持續時間），及遵循該等 Ndd與Nss線之間的一電壓差。由於此特性’執行以下操作 以各用於一 ESD應力、一正常功率向上斜坡，及一正常打 開電源環境。 首先，若為該ESD應力環境，在功率未施加在該等Ndd 與Nss線之間的一狀態中（即vdd=0及Vss=0)，當具有一傳 統上升時間（<<R1C1)及持續時間（^R1(：1)的一 ESD應力施 加在該等Ndd與Nss線之間時，在該ESD應力的上升時間及 持續時間期間’該等節點NO、Nl、N2及N3分別成為邏輯 低、邏輯高、邏輯低及邏輯高《意即’節點^^〇成為邏輯 低，節點N1成為邏輯高、節點N2成為邏輯低，及節點N3 成為邏輯高。因此，功率鉗30的大!^〇8電晶體BigMN保持 在一導通狀態中。結果，大M0S電晶體BigMN操作，其應 付該ESD應力電流。 若為該正常功率斜升環境，在功率未施加在該等Ndd與 116327.doc · 8 · '·. s 1334214
Nss線之間的一狀態中（即Vdd=0及Vss=0)，當以慢於該RC 濾波器的時間常數R1C1的一速度斜升的一功率施加在該 等Ndd與Nss線之間時，在一初始斜升，節點NO保持在邏 輯低狀態中。但由於Ndd未充分在邏輯高狀態中，因此大 MOS電晶體BigMN保持在一截止狀態中，藉此無電流通過 大MOS電晶體BigMN。相反地，若為該斜升藉由經過比時 間常數R1C1多的時間而充分地在進行中，若節點NO是邏 輯高及Ndd是在邏輯高狀態中，則節點N1成為邏輯低，節 點N 2成為邏輯高，及節點N 3成為邏輯低，藉此保持大 MOS電晶體BigMN在一截止狀態中。因此，無電流成為流 通大MOS電晶體BigMN。 若為該正常打開電源環境，在功率施加在該等Ndd與Nss 線之間的一狀態中（即Vdd=3.3 V及Vss = 0 V)，節點NO基本 上成為邏輯高，節點N1成為邏輯低，節點N2成為邏輯 高，及節點N3成為邏輯低。因此，大MOS電晶體BigMN保 持在一截止狀態中。結果，大MOS電晶體BigMN不操作， 無電流通過大MOS電晶體BigMN。 圖4A及4B以圖說明，在該ESD應力環境及該正常操作環 境下，圖3所示lRC3Inv_std ESD保護電路操作的一狀態。 意即，圖4A是相關於該ESD應力環境的圖，及圖4B是相關 於該正常操作環境的圖。 通常，該ESD應力電流代表該應力上升時間低於約100 ns的特性。如圖4A所示，可看出當一 ESD應力電流流入該 等Ndd與Nss線之間的一電力線時，該lRC3Inv std ESD保 116327.doc 1334214 護電路的大MOS電晶體BigMN操作，因此有效率地應付該 ESD應力電流。 此外，如圖4B所示，當功率在該等Ndd與Nss線之間斜 升時，若一功率斜升時間超過10 μβ，則電流不在該 lRC3Inv_std ESD保護電路的該等Ndd與Nss線之間流動。 此暗示無漏電流在該等Ndd與Nss線之間流動。
如上述，圖3所示lRC3Inv_std ESD保護電路在該ESD應 力環境下操作大MOS電晶體MigMN，以應付該ESD應力電 流，及在該正常操作環境下不操作大MOS電晶體MigMN， 以防止該等Ndd與Nss線之間的該電力線中放出漏電流。因 此，該lRC3Inv_std ESD保護電路可作為ESD保護電路使 用，用以保護一半導體晶片的内部電路。
然而，該lRC3Inv_std ESD保護電路具有一缺點，在於 其對一功率雜訊敏感地起反應。意即，在一正常功率施加 在該等Ndd與Nss線之間的一狀態中（即Vdd=3.3 V及Vss = 0 V)，由於節點NO基本上保持在邏輯高狀態中，因此構成反 相器Invl的一 P通道金氧半（PMOS)電晶體的一通道關閉， 而反相器Invl的一 N通道金氧半（NMOS)電晶體的一通道打 開。在此狀態中，若以快於時間常數R1C1的一速度變化 的雜訊施加在該等Ndd與Nss線之間，則由於時間常數 R1C1造成的時間延遲，在節點N0的電壓不會遵循在該Ndd 線上的電壓雜訊擺動。因此，可打開反相器Invl的PMOS 電晶體的通道。在此時，由於節點NO保持在邏輯高狀態 中，因此反相器Invl的NMOS電晶體的通道已在一打開狀 116327.doc •10· 1334214 態中。因此，漏電流可流經反相器比以。 在大部分半導趙晶片中’由於整個系統的效應或該晶片 中操作的效應，導致在操作一晶片的一電力線中發生一功 率雜訊。此雜訊具有約±1.0 v或更多的振幅，及其轉變速 度’即上升時間或下降時間約為10至100 ns，其類似於該 ESD應力者°根據一實際模擬分析，在該等Ndd與Nss線之 間的一電壓保持在3.3 V的一狀態中（即Vdd=3.3 V及Vss=0 V) ’若1·2 V峰值電壓的雜訊施加到vdd，及此時Vdd的一 擺動範圍從2.1到4.5 V，則該iRC3Inv_std ESD保護電路顯 示在一功率雜訊峰值電壓是+1〇 V的一區域中，在該等 Ndd與Nss電力線之間引起漏電流。即使該功率雜訊的速度 類似於該ESD應力電流者，由於節點N3總保持在邏輯低狀 態中’因此並無漏電流流經大MOS電晶體BigMN。反而， 如以下將說明的圖5A至5C所示，發生漏電流通過構成反 相器Invl的該等PMOS及NMOS電晶體。 圖5A至5C以圖解釋該lRC3Inv_std ESD保護電路在該功 率雜訊環境下操作的一狀態。意即，圖5A是相關於該等 Ndd與Nss線之間的一功率雜訊的圖，圖5B是相關於該等 Ndd與Nss線之間流動的一漏電流的圖，及圖5C是相關於 流經反相器Invl的該等PMOS及NMOS電晶體的一漏電流的 圖。在此，"Vss"表示施加到Nss的一電壓’ "Iss"表示正流 入Nss的一電流，"lpl"表示流經反相器Invl的PMOS電晶 體的一漏電流，”Vdd"表示施加到Ndd的一電壓，"Idd"表 示正流入Ndd的電流，及"lnl"表示流經反相器Invl的
It6327.doc • 11 · 1334214 NMOS電晶體的一漏電流。及圖5B及5C中以虛線指明的數 個區域是對應到該漏電流的該等區域。 經由該lRC3Inv—std ESD保護電珞的反相器Invl形成的 一路線而在該等Ndd與Nss線之間流動的漏電流，可造成一 半導體晶片的功能障礙。此外’雖然未發生該晶片的功能 障礙’但藉由該晶片操作狀態中的功率雜訊，間歇地發生 該功率與該接地之間的漏電流，其會是功率消耗的一原 因。
【發明内容】 因此，本發明的目的為提供一種ESD保護電路，其在對 抗功率雜訊卻不引起漏電流的同時，在一ESD應力電流環 境及一正常操作環境下適當地操作。
根據本發明，揭示一種ESD保護電路，包括：一偵測單 其用以偵測流入一第一電力線及一第二電力線的一信 號的一上升時間；-預驅動器’其用以緩衝該偵測單元的 輸出仏號，及一功率鉗，其操作以回應該預驅動器的一 輸出信號’及使該等第一及第二電力線互相連接，其中該 偵測早70包括：一 RC濾波器，丨串聯在該等第一與第二 電力線之間；一第一反相器，其用以使該rc濾波器的一 輸出反相；及-第-電容器’其連接在該第-電力線與該 反相器的—第一電晶體的一源極端之間’當-功率雜 訊施加到該等第一及第二電力線時，㈣容器用以防止一 漏電流流經該第-反相器的該第-電晶趙及-第二電晶 U6327.doc •12- 1334214 藉由以下說明應可了解本發明的其他目的及優點，及藉 由本發明的該等實施例亦應更清楚了解該等目的及優點。 此外，應可輕易看出可藉由後附申請專利範圍界定的構件 及其組合實現本發明的該等目的及優點。 【實施方式】 以下將參照至附圖詳細說明本發明的數個較佳實施例， 以便熟諳此藝者可輕易實施本發明。此外，整個說明書中 相同參考數字表示執行相同功能的相同元件。
圖6根據本發明的一第一實施例以電路圖說明一 RBNB ESD保護電路的一配置及其操作原則，其中該保護電路稱 為lRC3Inv_LPC ESD保護電路，及LPC表示"漏電流防止電 容器"。 參照至圖6，藉由在該lRC3Inv_std保護電路的Ndd與一 反相器Invl的一 PMOS電晶體PM(見圖7)的源極之間額外地 安裝一電容器Clp，該RBNB ESD保護電路根本地中斷一漏
電流路線。 意即，為中斷一漏電流流經一反相器Invl的一 PMOS電 晶體PM及一 NMOS電晶體NM，根據本發明第一實施例的 RBNB ESD保護電路在PMOS電晶體PM的源極端與Ndd線 之間連接一電容器Clp，反相器Invl構成一上升時間偵測 器110，當以比一 RC濾波器的一時間常數更快速度變化的 雜訊施加在Ndd線與Nss線之間時，該上升時間偵測器偵測 一 ESD應力電流的一上升時間。 基本上，根據本發明第一實施例的RBNB ESD保護電路 116327.doc -13· 1334214 應依此一方式設計，以便除了中斷該功率雜訊引起的漏電 流的功能外，所有其他特性，如ESD應力環境或正常操作 環境，尤其是大MOS電晶體BigMN的一操作狀態，最大程 度地類似於該lRC3Inv_std ESD保護電路者。為獲得上述 特性，該保護電路應依一方式設計，以便在該ESD應力環 境或正常操作環境等所有環境中，在一節點Nins的一電壓 Vins接近在一節點Ndd的一電壓Vdd。
通常，在非瞬變環境中，可由"Vins=Vdd X Clp/(Clp + Cinvl)"代表。在此，Cinvl表示反相器Invl的一淨寄生電 容器。因此，相較於反相器Invl的寄生電容器Cinvl，在 Ndd線與反相器Invl的PMOS電晶體PM的源極之間加入的 電容器Clp應設定成具有一較大值。然而，為使電容器Clp 作成大的，由於該布局面積的大量消耗，需要一最適化設 計，其考量到布局面積效能。 在根據本發明第一實施例的RBNB ESD保護電路中，當 該等Ndd與Nss線之間的一電壓差依一時間函數而變化時， 由於一RC濾波器，以一時間常數R1C1(即ESD應力持續時 間）的一延遲，在節點NO的一電壓遵循該等Ndd與Nss線之 間的電壓差。因此，若為額外地安裝電容器Clp，在一節 點N1的一電壓VI的一最大值限制在Vdd以下，但由於電容 器Clp的效應當到達右邊節點時，即大約是N2及N3時突然 減低，因此lRC3Inv_LPC ESD保護電路的整體效能保持幾 乎同等於lRC3Inv_std ESD保護電路者。 更具體地，一 ESD應力環境、一正常功率斜升環境，及 116327.doc -14- 1334214 一正常打開電源環境各操作如下。 首先，若為該ESD應力環境，在一功率未施加在該等 . Ndd與Nss線之間的一狀態中（即Vdd=0 V及Vss=〇 V)，當具 有一上升時間（<<R1C1)及持續時間（sR1C1)的一 ESd應力 施加在該等Ndd與Nss線之間時，在該ESD應力的上升時間 及持續時間期間，該等節點（N〇、N1、？^2及N3)分別成為 邏輯低、Vins、邏輯低及邏輯高。意即，節點]^〇成為邏輯 鲁低節點N1成為vins，節點N2成為邏輯低，及節點N3成 為邏輯高，藉此保持大MOS電晶體BigMN在一導通狀態 中。結果，大MOS電晶體BigMN操作，其應付該ESD應力 、 電流。 • 若為正常功率斜升環境，在一功率未施加在該等Ndd與
Nss線之間的一狀態中（即Vdd=〇 v&Vss=〇 v)，當以慢於 時間常數R1C1的一速度斜升的一功率施加在該等Ndd與
Nss線之間時，節點N〇在一初始斜升保持在邏輯低狀態 • 中。但由於Ndd未充分在邏輯高狀態中，因此大MOS電晶 體BigMN保持在截止狀態中，藉此無電流通過大m〇s電晶 體BigMN。相反地，若為該斜升藉由經過比時間常數 •多的j間而充分地在進行中，若節sN〇是邏輯高及Ndd在 邏輯问狀態中，則節點N1成為邏輯低，節點N2成為邏輯
问及即點N3成為邏輯低，藉此保持大]^〇8電晶體BigMN 在截止狀態中。因此，無電流成為流經大M〇S電晶體 BigMN。 若為正常打開電源環境’在—正常功率施加在該等關
116327.doc •15 1334214 與Nss線之間的一狀態中（即Vdd=3.3 V及Vss = 0 V)，節點 NO基本上成為邏輯高，節點N1成為邏輯低，節點N2成為 邏輯高，及節點N3成為邏輯低。因此，大MOS電晶體 BigMN保持在一截止狀態中。結果，大MOS電晶體BigMN 不操作，無電流通過其間。 圖8A及8B以圖說明圖6所示lRC3Inv_LPC ESD保護電路 在該ESD應力環境及該正常操作環境下操作的一狀態。意 即，圖8A說明該ESD應力環境，其中”電流”表示在該等 Ndd與Nss線之間流動的總電流，及”電壓"表示在該等Ndd 與Nss線之間獲得的一電壓。及圖8B顯示該正常操作環 境，其中"Idd”表示在該等Ndd與Nss線之間流動的總電 流，及"Vdd"表示在該等Ndd與Nss線之間獲得的一電壓。 參照至圖8A，可看出當該ESD應力電流施加到該等Ndd 與Nss線之間的一電力線時，該lRC3Inv_LPC ESD保護電 路藉由大MOS電晶體BigMN的操作而有效率地應付該ESD 應力電流。此外，參照至圖8B，可看出當一功率在該等 Ndd與Nss線之間的一電力線中斜升時，若該功率斜升時間 超過10 ps，則無電流在lRC3Inv_std ESD保護電路的該等 Ndd與Nss線之間流動。意即，此暗示該等Ndd與Nss線之 間未發生漏電流。有鑑於上述結果，可發現根據本發明第 一實施例的lRC3Inv_LPC ESD保護電路亦適當地操作，以 用於該ESD應力電流環境及該正常操作環境兩者。 圖9A至9C根據本發明第一實施例，以圖說明 lRC3Inv_LPC ESD保護電路在該功率雜訊環境下操作的一
116327.doc •16- 狀態。意即，圖9A是相關於該等Ndd與Nss線之間的一功 率雜訊的圖，圖9B是相關於該等Ndd與Nss線之間流動的 一漏電流的圖，及圖9C是相關於流經反相器Invl的PMOS 電晶體及NMOS電晶體的一漏電流的圖。在此，"Vss"表示 施加到Nss線的一電壓，"Iss"表示在Nss線上流動的一電 流，"lpl"表示流經反相器Invl的PMOS電晶體一漏電流， ••Vdd"表示施加到Ndd的一電壓，"Idd”表示流入Ndd的一電 流，及"lnl”表示流經反相器Invl的NMOS電晶體的一漏電 流。及圖9B及9C中虛線指明的數個區域是對應到該漏電 流的該等區域。 參照至圖9A至9C，可證實由於根據本發明第一實施例 的lRC3Inv_LPC ESD保護電路，根本地中斷反相器Invl通 過電容器Clp的一漏電流路線，因此一點也不會發生曾發 生在lRC3Inv_std ESD保護電路中的漏電流。 在該ESD壓力電流環境及該正常操作環境下，根據本發 明第一實施例如上述配置的lRC3Inv_LPC ESD保護電路適 當地操作，及亦具有對抗功率雜訊卻無引起漏電流的特 性。 圖10根據本發明的一第二實施例以電路圖說明一 RBNB ESD保護電路的一配置及其操作原則。在此，圖10提出一 實施例，其中上述第一實施例的技術原則應用到一 2RC2Inv_std ESD保護電路。 為幫助了解圖10所示根據本發明第二實施例的一 RBNB ESD保護電路的一配置，在圖11中說明一傳統2RC2Inv_std 116327.doc -17- 1334214 ESD保護電路的一配置。 如圖11所示，傳統的2RC2Inv_std ESD保護電路是該 RBNB ESD保護電路的另一類型。不像圖3所示 lRC3Inv_std ESD保護電路，傳統2RC2Inv_std ESD保護電 路包括二電阻器R1及R2、二電容器C1及C2、二反相器 Invl及Inv2，及一 NMOS電晶體NM，其作為一升壓電路用 以操作一功率鉗330的一大MOS電晶體BigMN。意即，一 上升時間偵測器310包括一 RC濾波器R1及C1及一反相器 Invl，及一預驅動器320包括：一電阻器R2，其耦合在Ndd 與節點N2之間；一電容器C2，其並聯耦合到電阻器R2 ; 一電晶體NM，其操作以回應反相器Invl的一輸出，及連 接電阻器R2與Nss ;及一反相器Inv2，其用以使在節點N2 的一電壓反相。功率鉗330包括一大MOS電晶體BigMN， 其操作以回應反相器Inv2的一輸出，及連接該等Ndd與Nss 線。由於此藝中熟知具有上述配置的傳統2RC2Inv_std ESD保護電路，因此為求簡化將省略其細節。 再參照回圖10，根據本發明第二實施例的RBNB ESD保 護電路設置有一上升時間偵測器210，其中在圖11配置中 反相器Invl的PMOS電晶體的源極與Ndd之間連接一電容器 Clp。如在該第一實施例中，此配置在收到該功率雜訊時 即中斷流經反相器Inv 1的漏電流。 同時，預驅動器220及功率鉗230具有的配置，與圖11所 示傳統2RC2Inv_std ESD保護電路的預驅動器320及功率鉗 3 30相同。因此，將省略其細節。
116327.doc • 18· 1334214 圖12A至12C及圖13A至13C以圖比較2RC2Inv_std ESD保 護電路與根據本發明第二實施例的2RC2Inv_LPC ESD保護 電路，有關其對抗該功率雜訊的操作特性。在此，圖12A 至12C以圖顯示對2RC2Inv_std ESD保護電路的功率雜訊作 出的反應，及圖13A至13C以圖顯示對2RC2Inv_LPC ESD 保護電路的功率雜訊作出的反應（在此，Clp=1.0 pF)。 如圖12A至12C所示，傳統的2RC2Inv_std ESD保護電路 可證實發生漏電流通過反相器Inv 1以對抗功率雜訊。但如 圖13所示，可證實根據本發明第二實施例的2RC2Inv_LPC ESD保護電路，在Ndd與反相器Invl的PMOS電晶體的源極 端之間額外地安裝電容器Clp，藉此不產生漏電流。 在圖14A及14B及圖15A及15B中，以圖比較2RC2Inv_std ESD保護電路與根據本發明第二實施例的2RC2Inv_LPC ESD保護電路的操作特性。在此，圖14A以圖顯示對 2RC2Inv_std ESD保護電路的ESD應力作出的反應，及圖 14B以圖顯示對該功率斜升作出的反應。此外，圖15A以 圖顯示對2RC2Inv_LPC ESD保護電路的ESD應力作出的反 應（在此，Clp=1.0 pF)，及圖15B以圖顯示對該功率斜升作 出的反應。 如圖14A及14B及圖15A及15B所示，可看出如在 2RC2Inv_std ESD保護電路中，當該ESD應力電流流入該 等Ndd與Nss線之間的電力線時，根據本發明第二實施例的 2RC2Inv_LPC ESD保護電路亦可有效率地應付該ESD應力 電流。此外，可證實當該功率在該等Ndd與Nss線之間的一
116327.doc -19· 1334214 電力線中斜升時，若該功率斜升時間超過1 ps，則該二 ESD保護電路全不產生漏電流。 如以上所提出，使用本發明的RBNB ESD保護電路，可 得以下優點。 第一，可實施在該ESD應力電流及該正常操作環境下適 當操作的ESD保護電路。 第二，可實施該ESD保護電路，其中無漏電流流動以對 抗一微晶片的功率雜訊。 因此，可製造低功率及高品質的微晶片。 本申請案包含主題相關於韓國專利申請案第2005-109247號，其在2005年11月15日向韓國智慧財產局提出申 請，該文件的全部内容以引用方式併入本文中。 雖然已相關於該等特定實施例說明本發明，但熟諳此藝 者應明白，不背離本發明如後附申請專利範圍界定的精神 及範疇，可作出各種變動及修改。 【圖式簡單說明】 由以上配合附圖說明的數個較佳實施例可明白本發明的 上述及其他目的及特徵，其中： 圖1以電路圖說明一傳統DPBESD保護電路； 圖2以電路圖說明一傳統PRBESD保護電路的一操作特 性； 圖3以電路圖說明所謂的lRC3Inv_std ESD保護電路，其 為普遍使用的RBNB ESD保護電路之一； 圖4A及4B以圖說明，在該ESD應力環境及該正常操作環 116327.doc -20- 1334214 境下，圖3所示lRC3Inv_std ESD保護電路操作的一狀態中 的特性； 圖5A至5C以圖解釋圖3所示lRC3Inv_std ESD保護電路 對抗該功率雜訊的漏電流特性； 圖6根據本發明的一第一實施例以電路圖說明一 RBNB ESD保護電路； 圖7是圖6所示上升時間偵測器中包括的該反相器的詳細 電路；
圖8A及8B以圖說明，在該ESD應力環境及該正常操作環 境下，圖6所示lRC3Inv_std ESD保護電路操作的一狀態中 的操作特性； 圖9A至9C以圖說明圖6所示lRC3Inv_LPC ESD保護電路 對抗該功率雜訊的漏電流特性； 圖1 0根據本發明的一第二實施例以電路圖說明一 RBNB ESD保護電路；
圖11以一比較電路圖比較其操作特性與圖10所示RBNB ESD保護電路的一操作特性； 圖12A至12C以圖說明圖11所示2RC2Inv_std ESD保護電 路對抗該功率雜訊的漏電流特性； 圖13A至13C以圖說明圖10所示2RC2Inv_LPC ESD保護 電路對抗該功率雜訊的漏電流特性； 圖14A及14B以圖說明圖11所示2RC2Inv_std ESD保護電 路在該ESD應力環境及該功率斜升下的操作特性；及 圖15A及15B以圖說明圖10所示2RC2Inv_std ESD保護電 116327.doc 21 1334214
路在該ESD應力環境及該功率斜升下的操作特性。 【主要元件符號說明】 10 、 110 、 210 、 310 升時間偵測器 20 、 120 、 220 、 320 驅動器 30 、 130 、 230 、 330 率鉗 BigMN MOS電晶體 Clp、Cl、C2 容器 Invl 、 Inv2 、 Inv3 相器 Ndd ' Nss 力線 Nins、NO、N1、N2、N3 點 PM MOS電晶體 NM MOS電晶體 R1、R2 阻器
116327.doc -22-
Claims (1)
1334214 9年9· V¥替換頁 第095142310號專利申請案 t文申請專利範圍替換本(99年6月） 十、申請專利範圍： 1. 一種靜電放電（ESD)保護電路，包括： 一偵測單元，其用以偵測流入第一電力線及第二電力 線之一信號之一上升時間； 一預驅動器，其用以緩衝該偵測單元之一輸出信號；及 一功率钳，其操作以回應該預驅動器之一輸出信號， 及互相連接該等第一與第二電力線， 其中該偵測單元包括： 一電阻電容（RC)濾波器，其串聯於該等第一與第二電 力線之間； 一第一反相器，其用以使該RC濾波器之一輸出反相；及 一第一電容器，其直接連接於該第一電力線與該第一 反相器之一第一電晶體之間，當一功率雜訊施至該等第 一及第二電力線時，該第一電容器用以防止一漏電流流 經該第一反相器之該第一電晶體及一第二電晶體。 2. 如請求項1之靜電放電（ESD)保護電路，其中該RC濾波器 包括一第一電阻器及一第二電容器，其串聯於該等第一 與第二電力線之間。 3. 如請求項2之靜電放電（ESD)保護電路，其中該第一反相 器連接於一第一節點與該預驅動器之間，該第一電阻器 及該第二電容器連接至該第一節點。 4. 如請求項3之靜電放電（ESD)保護電路，其中該第一電晶 體係一 P通道金氧半（PMOS)電晶體，及該第二電晶體係 一N通道金氧半（NMOS)電晶體。 116327-990604.doc 1334214 g修臂换頁丨 · —4之靜電放電（ESD)保護電路，其中該預驅動器、 包括二或多個第二反相器，其以一鏈形連接至該第一反 相器之一輸出端，用以緩衝及輸出該偵測單元之該輸出 信號。 6. 如請求項5之靜電放電（ESD)保護電路，其中該功率雜訊 以一快於該RC濾波器之一 RC時間常數之速度變化。 7. 如請求項6之靜電放電（ESD)保護電路，其中該第一電容 器具有一靜電容量，其大於該第一反相器之一淨寄生容 量。 8. 如請求項7之靜電放電（ESD)保護電路，其中該功率鉗包 括一第三電晶體，其連接於該等第一與第二電力線之 間，及操作以回應該預驅動器之一輸出信號。 9. 如請求項8之靜電放電（ESD)保護電路，其中該第三電晶 體係一N通道金氧半（NMOS)電晶體。 10. 如請求項8之靜電放電（ESD)保護電路，其中在一功率未 施至該等第一與第二電力線間之一狀態中，當一靜電放 電（ESD)應力電流，其具有小於該RC濾波器之該時間常 數之一上升時間，及小於或等於該時間常數之持續時 間，流入該等第一及第二電力線時，為對應至該靜電放 電（ESD)應力電流，導通該第三電晶體以形成該等第一 與第二電力線間之一電流路線。 11. 如請求項8之靜電放電（ESD)保護電路，其中在一功率未 施至該等第一與第二電力線間之一狀態中，當一功率， 其以一慢於該RC濾波器之該時間常數之速度斜升，施至 116327-990604.doc 1334214 t 該等第一及第二電力線時 狀態中，以中斷該等第一 線。 年月日修正替換頁 該第三電晶體保持於—截止 與第二電力、線間之一電流路 12. 如請求項8之靜電放電（ESD)保護電路其中在一功率未 施至該等第一與第二電力線間之-狀態中，當一功率， 其以一慢於該RC濾波器之該時間常數之速度斜升，因一 長於送時間常數之預定時間而施至該等第―及第二電力
線，該第三電晶體保持於一截止狀態中，以中斷該等第 一與第二電力線間之一電流路線。 13. 如請求項8之靜電放電（ESD)保護電路，其中當一各自的 功率施至料第-與第二電力線之間時，該第三電晶體 保持於-截止狀態中，以中斷該等第—與第二電力線間 之一電流路線。 14.如請求項13之靜電放電（ESD)保護電路其中在一功率 施至該等第—與第二電力線間之_狀態中當以一快於
該時間常數之速度變化之該功率雜訊之—上升時間施至 該等第-及第二電力，線，該第一電容器阻礙該第一反相 器造成之該漏電流。 如月求項4之靜電放電（ESD)保護電路，其中該預驅動器 包括： 一第二電阻器，其連接至該第一電力線； 一第二電晶體，其連接於該第二電阻器與該第二電力 線之間，該第三電晶體操作以回應該第一反相器之一輸 出信號； 116327-990604.doc 1334214 -第二電容器，其並聯至該第—電力線與一 間之該第二電阻g， + 卜 H — 裔該第一电阻益及該第三電晶體連接 玍°茨第一節點；及 ▲ 反相器，其用以在該第二節點使一電壓反相。 16 項15之靜電放電(ESD)保護電路，其中該功率雜 S 升時間以一快於該RC濾波器之該RC時間常袁全 之速度變化。 I 17. 如睛求項16之靜電放電(ESD)保護電路，其中該第—電
容器具有-靜電容量，其大於該第—反相器之— 容量。 王 18. 如請求項17之靜電放電（ESD)保護電路，其中該功率錯 包括-第四電晶體，其連接於該等第一與第二電力線之 間，及操作以回應該預驅動器之一輸出信號。 19. ^請求項18之靜電放電（ESD)保護電路，其中該第四電 晶體係—N通道金氧半（NMOS)電晶體。
20. 如請求項18之靜電放電（ESD)保護電路其中在一功率 未施至該等第—與第二電力線間之—狀態中，當一靜電 放電（ESD)應力電流，其具有小於該狀渡波器之該時間 常數之-上升時間，及小於或等於該時間常數之一持續 時間’流入該等第一及第二電力線時，為對應至一靜； 放電（ESD)應力電流，導通該第四電晶體以形成該等第 一與第二電力線間之一電流路線。 21. 如請求項18之靜電放電（ESD)保護電路， 六·甲在一功率 未施至該等第一與第二電力線間之一狀態中，當一工 116327-990604.doc -4- 22. 年月日修正替換頁 率’其以-慢於該RC渡波器 — ^ <該蚪間常數之速度斜升， 細•至該等第一及第二電力線時， 該第四電晶體保持於一 截止狀態，以中斷該等第-與第 線。 电刀線間之一電流路 請求項8之靜電放電（ESD)保護電路 施至該等第一與第二電力線間之一狀態中，當一功率 其以-慢於該RC遽波器之該時間常數之速度斜升，因— 長於該時間常數之默時間而施至該等第—及第二電力 線’該第四電晶體保持於一截止狀態中，以中斷該等第 一與第二電力線間之一電流路線。 23. 24. 如請求項18之靜電放電（ESD)保護電路，豆令者一各自 的功率施至該等第一與第二電力線之間時，該；四電晶 體保持於—截止狀態中，以中斷該等第-與第二電力線 間之一電流路線。 如請求項23之靜電放電(ESD)保護電路，其中在一功率 施^該等第—與第二電力線間之-狀態中，當以-快於 j盼門fjb數之速度變化之該功率雜訊之該上升時間施至 該等第—及第二電力線時’該第-電容器阻礙該第-反 相器造成之該漏電流。 116327-990604.doc 1334214 第095142310號專利申請案 中文圖式替換本(99年8月） 十一、圖式：
圖1
圖2 116327-fig-990809.doc 1334214
Il6327-fig-990809.doc N1
圖3 200015001000500
圖4A 1334214 上升時間.=1 usee 4.0 3.0 2.0 1.0 0.0 O.OE+OO
2.0E-06 • 丁· .1 •Vdd • Iss
si 4.0E-06 6.0E-06 8.0E-06 時間(sec) 1.0E-05 o.o 1.2E-05 4.0 3.0 2.0 1.0 0.0 O.OE+OO 上升時間MOusec •Π Vdd Iss
2.0E-05 2.0 1.5 2 1.0痗 ㈣ 〇.〇 4.0E-05 6.0E-05 8.0E-05 1.0E-04 1.2E-04 時間(sec) 圖4B φ >)阐铖 —Vss — Vdd
40 60 80 100 120 時間（nsec)圖5A 116327-fig-990809.doc I3342L4
Μ曰俨換頁 + lss +ldd
時間(nsec) 圖5B Ip1 1.0E-03 C ΛΓ Λ λ : ··· · i : ：； ； d.Uc-D4 ：； ψ ；；ήΐ 梃 O.OE+OO 纖總織幸兹滅^j -0.5E-04 •i* J] ;r .......：.…Λ t ! ^ -1.0E-03 ： icci l ! I I · ! 參 丨 ：Ί.亇 40 60 80 時間(nsec) 圖5C Ini ..... ..... /’—··· 100 Γ Irai 120 116327-fig-990809.doc -4- I3342L4 &〜日修#替換頁
Ndd
130 圖6
110 Ndd
B 7 116327-fig-990809.doc 1334214
200150100500
λ η
•電壓(V) 圖8 A 上升時間=1usec ο η Vdd • Iss Γ* u 5 ο J 'r— 5 o.o O.OE+OO 2.0E-06 4.0E-06 6.0E-06 8.0E-06 1.0E-05 1.2E-05 時間(sec) E哟铖
0.0 O.OE+OO 116327-fig-990809.doc 上升時間=10usec
2.0Ε-05 4.0Ε-05. 6.0Ε-05 8.0Ε-05 1.0Ε-Ο4 時間{sec)圖8B .-6- o 2 0.0 1.2E-04 1334214
s^^p 116327-fig-990809.doc 者9•月8.日修备替換頁 ο 6* ο
圖9A Iss Idd O.OE+OO -〇.9E-〇4 -1.8E-03 I .OC-UC Π AC_Ai<
時間（nsec) 圖9B 1334214
Ipl Ini 1.0E-03
c r\c^r\A
-1.0E-03
40 60 80 100 120 時間(nsec) 圖9C Ndd
圖10 116327-fig-990809.doc 1334214
Ndd
圖11
—Vss —Vdd ㈣
時間（sec) 圖12A 116327-fig-990809.doc -9- 1334214 S9·月8·嘴替換頁
+ lss Idd
時間(nsec) 圖12B
時間（nsec) 圖12C 116327-fig-990809.doc •10- 1334214 s 5.0Ε+00 5.0Ε+00 4.0Ε+00 3.0Ε+00 ?.0Ε+Ο0 1.0Ε+00 ΙΟΕ+ΟΟ 年月曰修正替換頁丨 QQ Λ Q 1 •Vss Vdd
時間(sec)圖13A s^l. Iss Idd
時間（nsec)圖13B 116327-fig-990809.doc 1334214 % 1.5E-03 1.0E-03 ^ 5.0E-04 ψ Ο.ΟΕ+ΟΟ -0.5Ε-04 -1.0Ε-03 -1.5Ε-03 Ήρΐ Ini
20 40 60 80 100 120 時間（nsec) 圖13C
2001500100050 1)梃_
圖14A 116327-fig-990809.doc 1334214
4.0 上升時間=10usec o o o c 3 2 1C {Λ)哟一
o I J— J— < 2.0
O.OE+OO 2.0E-05 4.0E-05 6.0E-05 8.0E-05 1.0E-04 1.2E-04 時間(sec) 圖14B h* b* h* - 半卑半 S 5S S " II II II S S兰 吕s铪 s s ° - l_ I 1 i Bk i i USl \ 1 rg i i \aT 1 J 電壓(V) 圖15A 4.0 上升時間=1〇usec Γ' •Π Vdd Iss o o o 3·2·1
5 0 5 h u o.o O.OE+OO 2.0E-05 4.0E-05 6.0E-05 8.0E-05 時間(sec) 圖15B o.o 1.0E-04 1.2E-04 2.0 U6327-fig-990809.doc • 13 ·
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