TWI313971B - Mechanism to aid a phase interpolator in recovering a clock signal - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 23
- 238000010168 coupling process Methods 0.000 claims description 17
- 238000005859 coupling reaction Methods 0.000 claims description 17
- 238000005070 sampling Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000011084 recovery Methods 0.000 claims description 6
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 15
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 238000004891 communication Methods 0.000 description 3
- 206010011469 Crying Diseases 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005526 G1 to G0 transition Effects 0.000 description 1
- 235000008694 Humulus lupulus Nutrition 0.000 description 1
- 241000282320 Panthera leo Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000010349 pulsation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
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Description
1313971 九、發明說明： 【發明所屬泛^技彻^領域】 發明領域 本發明實施例一般係關於相位内插器，並且，更明確 5地，係有關用於自發送至一接收器的串列資料而回復一時 鐘信號的内插器。 L先前才支】 發明背景
10 15
20 於許多資料通訊配置中，分別之時鐘信號不隨資料被 發送。這需要在接收端自資料回復時脈，以便接著回復該 資料。當跨越一發送媒體而發送被加時脈之資料時，資料 信號中之雜訊’例如’劇跳和相位偏斜，減小該資料之取 樣窗。責務週期失真，例如’由於非對稱之資料符號之正 的和負的責務週期所引起，並且可呈現如高頻率相關劇跳 或如相位級距。該劇跳、相位偏斜、以及責務週期失真減 小被接收器所察覺之取樣視窗。 相位内插器電路逐漸地被使用於傲入式時脈資料回復 系射以安置取樣時脈在資概巾心。相__ 一般使
It之相位時脈’其自一相位鎖定迴路(PLL)被產生，並 插=地混和它們以產生可被調整而在資料位元中心之内 混人2 —些相位内插器電路之製作包含預調節器電路、 速率1Γ、以及—放大器。由於相位内插器以複數個㈣ 力、任何Μ務週期訛誤可導致不當地取樣資料。 在相位内插器輪入之固定相位時脈可能具有自來源和 ^313971 _ =_應_之-些·__跳。同時在被混合於相位 中之相鄰⑽之間也有—相位偏斜之可能。這劇跳 =斜導致相灿插器輪出巾之責務週期失真。 $ 習見的相位内插Hf：路是非f敏感於輸人劇跳和佈 — ’、可月匕導致不良品質之時脈。由於輸入時脈中之 &相位偏斜’相位⑽ϋ巾之額節||電路的輸出$ -有不同的共&電壓。這些不同的共模電壓導致於相位 • #器之差動此合咨電路中之不同操作點。這可能導致相 ^插器輪出時脈中之責務週期失真，並且，結果，不當 地取樣貧料。由於相關於時脈的較高速率和劇跳增加… 可提供較乾淨時脈之相位内插器，即使相位偏斜和電源供 應雜訊在輸入時脈上感應顯著劇跳，將有助於降低不當取 樣資料之發生。 【扇^明内容_ j 15 發明概要 _ 。。树明係-種相位内插器，其包含：—交流轉合電容 11 ;以及—共模偏_持器電路，其_合至該交流耦合 電容器，其中該交流轉合電容器和該共模偏摩保持器電路 一起操作以驅使相位内插器輸入信號之共模式為相同。 20 圖式簡單說明 本發明將自下面本發明各種實施例的詳細說明和附圖 而更完全地被了解。但是，該等圖形，不應用於限制本發 明於特定實施例中，其只是用於說明和了解。 第1圖展示一種簡單通訊系統之方塊圖； 1313971 第2圖展示一種接收器樣式之方塊圖，於其中一相位内 插器可被使用； 第3圖展示一相位内插器實施例的方塊圖； 第4圖展示相位内插器輸出之理想相位間隔調節的圖 5 示之圖形； 第5圖展示相位内插器輸出之非理想相位間隔調節的 圖示之圖形； 第6圖展示一相位内插器實施例之電路/方塊圖；以及 第7圖是用以自一資料串流回復一被嵌入時脈之方法 10 實施例流程圖。 【實施方式3 較佳實施例之詳細說明 一種用以降低相位内插器電路中責務週期失真之方法 和裝置被說明。說明中之”一實施例”或π—個實施例"之參考 15 意謂著被包含於本發明至少一實施例中之相關說明的實施 例之一特定特點、結構或特性。說明中各部份之詞組”於一 實施例中"不必定是完全相關於相同之實施例。 於下面說明中，許多細節被設定。但是，熟習本技術 者應明白，本發明實施例可以被實施而不受限於這些特定 20 細節。於其他實例中，習知的結構和裝置以方塊圖形式被 展示，而不詳細地被展示，以便避免混淆本發明。 第1圖是簡單通訊系統100之一實施例方塊圖，其可被 使用以降低相位内插器電路中之責務週期失真。該系統100 包含一發送器（Tx)lio、一率列資料信號130、以及一接收 1313971 器（Rx)120。接收器單元12〇進一步地包含一時脈和資料回 復(CDR)單元125。 發送器102發送該串列資料信號13〇(其包含例如，一串 列資料符號）至接收器120。接收器120之CDR單元125將串 5列資料信號130取樣(例如，被包含於該串列資料信號中的 符號）以自該串列資料信號回復資料。CDR單元125利用在 接收器120局部地被產生之取樣信號14〇所建立的取樣時間 而取樣串列資料信號130。於一些實施例中，取樣信號140 可利用一相位鎖定迴路(PLL)被產生。 10 於自該串列資料信號130回復資料時，取樣信號140導 致CDR單元125以與串列資料信號之最大信號雜訊(s/N)位 準發生之同時的取樣時間而取樣該串列資料信號。但是， 時常地，在該串列資料信號和該取樣信號之間有一相位偏 移，導致CDR單元125以次最佳取樣時間而取樣串列資料信 15说130 ’其可能導致自串列資料信號130回復資料之錯誤。 弟2圖是接收器120之CDR單元125之實施例方塊圖，相 位内插器實施例可被使用於其中。線路21〇上的遠處串列資 料被輪入至一相位檢測電路220，其具有於線路29〇上之回 復遠處時鐘信號作為一第二輸入。一來自區塊22〇之控制信 2〇號，其代表相位中之差量，是至一遠處時脈回復機構230之 輸入，而具有於線路260上之本地參考時脈作為一第二輸入 。線路260上的本地時脈參考可以是第丨圖之取樣信號14〇。 來自區塊220之控制k號被使用以變化回復遠處時鐘 之相位，直至其與進入的資料為一所需的頻率以及與相位 1313971 關係為止。線路290上之回復時脈被提供作為一輸出並且被 使用作為用以回復資料之正反器24〇的一時脈輸入。 第3圖是一相位内插器實施例之方塊圖。相位内插器 300可被使用作為系統中之遠處時脈回復機構23〇，例如第2 5圖系統。但是，第3圖中之相位内插器實施例於在不同時脈 相位之間需要插補的任何配置中是有用的。 於所展不之實施例中，該相位内插器3〇〇包含三組電路 單元.一預調節器310、一混合器32〇、以及一放大器33〇。 來自一相位鎖定迴路(PLL)35〇之固定相位時脈被使用作為 〇至該預調節器310之輸入時脈。這些固定相位時脈利用預調 節器310被轉換為三角波形。該預調節器是一種方形至 二角之波形整形器，其在兩個相位之間產生良好的重疊。 預調節器310之輸出是電阻器_電容器（RC)型式之波形而不 $疋二角波形。這基本上在任何兩個相鄰預調節器輸出相位 5之間提供-良好的重疊區域。預調節器之兩偏輸出相位被 耦合至一共模電路360。 共模電路360包含用以保持預調節器輸出以相同電壓 破加偏壓之電路。其迫使預調節器輸出之共模式為相同， 〇教且因此幫助該預調節器輸出信號在一固定共模式附近擺 動以產生良好的差動信號交越以及理想的時脈輸出。執行 讀共模電路36G可在放大之後幫助產生適#的相位内插器 輪出之相位間隔言周節。共模電路36〇之輸出被耗合至混合器 電路320。 於混合器電路320，自預調節器31 〇被輸出之信號相位 1313971 依據成比例的電流加權而成比例地被混合。該混合器32〇採 用任何複數的相鄰三角波並且使它們混和以產生形狀是接 近於正弦曲線的一合成輸出。混合器之輸出被控制以產生 —輸出’其相位是在混合器輸入相位之間。
被製作於混合器電路中之成比例的電流加權利用—數 位至類比轉換器（DAC)34〇被控制。該DAC 緣和資料取樣《及轉時脈目前位置被產生。展^=^
15
中’在IQ1和IQ2之間成比例之電流加權，決定輸出相位。 電流IQ 1和IQ2之總和是常數κ。 此合器320之輸出是類比的並且被饋送至另—共模電 路370。賊電路37_似於频電路細地聽以便利混入 器320輸出之適㈣相位_調節。本發明實施例可以不; 要共模電路36G和370兩者。—些實施例可僅實作這些共二 電路之其-’而其他實施湖可實作兩共模電路。 共模電路370之輪出㈣送至―放大器伽，A產生^ 執至訊執(0V至獅電壓搖擺）取樣時脈。於一些實施财 ’放大11330可以是-紅刪(互補金屬氧化物半導體)位 準轉換器。 第4和5圖是在各個預調節器⑽輸人、預調節謂輸 20出、展合益320輸出、以及相位内插器輪出（亦即，放大哭 330輸出）的相㈣_之_相位間隔調節之圖形展干y 並且週期地被緩衝。—般，這此在 來自㈣350之預調節謂輸入時脈在它們以多線道組態 而至各個相位内插器之前，被按規定路線發送數千個« 入之固定相 預調節器輸 1313971 位時脈將具有來自信號源和電源供應雜訊之一些週期-週 期劇跳。同時在被混合相鄰時脈之間也可能有相位偏斜。 第4圖展示當輸入時脈中沒有劇跳或相位偏斜呈現於 相位内插器時，在該相位内插器之内的理想相位間隔調節 5 。在各個預調節器輸入、預調節器輸出、混合器輸出、以
及相位内插器輸出（放大器輸出）之相位間隔調節被展示。理 想地，在二組相鄰輸出相位之間的相位間隔調節是卟 ，其中T是微秒表示之週期且n是在各個週期之内的輪入相 位數目。例如’在相位1和相位2、以及相位2和相位3、以 10 15
20 及相位3和相位4、以及相位4和相位丨之間的相位間 ，於一種理想的4-相位系統中將是T/4pS。 第4圖中，線⑻展示理想的預調節器輸入相位間隔調節 。線⑻展示在預調節器輪出形成之相位間隔調節。線⑷展 示形成之混合器輸出相位間隔調節。線⑷展示在該相位内 插器輸出（在放大器）之全部的相位間隔調節。 —第5圖圖示地展示在該相位内插器之内非理想的相位 間隔调即。當在輸入時脈巾㈣跳及/或相位偏斜呈現於該 相位内插糾，此—_想的情節可發生。-般，預調節 器輸出之共料和信_紐定料齡諸丨之偏壓點 。該等混合ϋ輸出之錢點是在魏合器之㈣的差動擺 動之假性共模式。㈣預調節器時脈由於劇跳和偏斜而在 時間上被偏移，相調節器之輸出可能具有不同的共模式 在Θ等預·Ρ &輪出之不同的共模式可偏壓該等混合器 輸出至不同的電壓位準。 11 1313971 不同==!共模式可_合器交越顯著地 相位内插哭二致長脈波-短脈波情節，因而導致 l輸出中之貝務週期失真。由於預調 、之相位偏斜’該預調節器輸出在不同共模式附二： ，、日導致，合器輸出偏壓電-移位。由於相位偏斜(广 ^合器輪出偏壓偏斜(電壓)產生，而產生不良的責務， :脈。換言之’輸出時脈之不良相位間隔 ;： =該相位_器輸出上_節輯人時脈之_/^ 間隔調節的影響。 〜'相位 10 15 20 節。：：:，)展示非理想的預調節器輪入相位間隔調 斜偏壓點所產生的混合器輪出相位間隔調 :⑷展不在具有責務週期失真之相位内插器輪 大）之全部的相位間隔調節。 放 弟6圖展示—相位内插哭香 中之責務週期失直電路 合_、_33()1 二 Τ準預咖 31〇1 第3圖所展示。 -輪电路·、370之製作，如 共模電路36〇、370包含—交如合電容細、咖， 共彳爾保持器電細、_。交純合電容器_ ¢)30以及共模偏壓 該H咖/ 〇、640一起操作以保持至 /、“路36〇、37〇之輪人錢的共模式。 共模電路360可被安置在該預調節器電路細和該混合
12 ^13971 岧電路320之間。另外地，於另一實施例中，共模電路370 可被安置在該混合器電路32〇和該放大器33〇之間。一相位 内插器實施例可包含在該混合器電路32〇和該放大器33〇之 間的共模電路370，以及在該預調節器電路31〇和該混合器 5電路320之間的共模電路360兩者。 第6圖呈現之相位内插器300實施例可減輕在混合器 320的差動輸出之共模偏壓電壓中的差量，而保持以相同電 | Φ被加偏壓之輸出且因而在放大之後產生適當的相位間隔 調節。相位内插器3〇〇實施例同時也迫使預調節器31〇之差 1〇動輪出的共模式為—數值並且在該混合器320輸出之共模 式將為相同。結果’該信號在一固定共模式附近擺動，因 而產生良好的差動信號交越以及相位内插器3〇〇之理想的 時脈輸出。 第7圖是展示一方法7〇〇實施例之流程圖，其用以自一 15資料串流回復一被敌入之時脈。自該資料串流回復該被拔 私 A之時脈包含軸位内㈣保持其處理之錢的共模式。 該流程圖包含，在處理區塊71〇，接收複數個參考時脈信號 處理耘序區塊720包含利用一共模電路而保持複數參考時 脈信號的一共模式，該共模電路包含一交流電容器和一共 20板偏壓保持器電路。接著，處理程序區塊，包含依據比較 該複數參考時脈與—被接收之資料信號而產生相關之控制 L唬最後，處理程序區塊74〇包含輸出自相關控制信號之 相位提供的振幅。 去700可被製作於第3和6圖展示之相位内插器實施
13 1313971 例中。更明確地說，在處理程序區塊720保持複數參考時脈 信號之共模式，可以藉由如第3和6圖展示之共模電路36〇和 370被製作。更進-步地，複數參考時脈信號的^式之保 持進一步地包含迫使複數參考時脈信號的共 5 10 15 20 相位内插器和其伴隨資料回復機構之實施^可^用 於串列界面中，例如’PCIExp聰。但是，呈現於此處之 相位内插器製作實施例是可用於其中需要串列資料在 路系統之上轉移的任何配置中。 在閱讀上面說明之後，熟習本技術者將明白，本發明 無疑地將可有許多的變化和修改，應了解，所展示而被呈 現及被說明之㈣狀實施财欲作為限制。目此，各種 實施例之相關說明不欲限射請專利範圍之料，申請專 利範圍本身僅列舉關於本發明的一些特點。 月 【圖式簡單說明】 第1圖展* — «單軌线之方塊圖； 第2圖展示—種接收器樣式之方塊圖，於其中-相位内 插器可被使用； 第3圖展示—相位内插器實施例的方塊圖； 第4圖展示相位内插器輸出之理想相位間隔 示之圖形； @ 第5圖展示相位内插器輸出之_想相㈣隔調 圖示之圖形； 第6圖展示—相位内插器實施例之電路/方塊圖；以及 第7圖是用以自一資料串流回復—被傲入時脈之方法 14 i 1313971 實施例流程圖。 【主要元件符號說明 40··取樣信號 100…系統 110…發送器(Τχ) 120…接收器單元 125…時脈和資料回復(CDR)單元 130.··串列資料信號 210···遠處串列資料輸入 220…相位檢測電路 230···遠處時脈回復機構 240…正反器 260…本地參考時脈 280…回復遠處時鐘輸出 290…遠處時鐘信號 300···相位内插器 310…預調節器 320“.混合器 330···放大器 340…數位至類比轉換器(DAC) 350…相位鎖定迴路(PLL) 360…共模電路 370…共模電路 610、630…交流耗合電容器 270…回復遠處資料輸出 620、640…共模偏壓保持器電路
Claims (1)
1313971
十、申請專利範圍： 第94145081號申請案申請專利範圍修正本 97.09.15. 1. 一種相位内插器，其包含： 一交流耦合電容器；以及 5 一共模偏壓保持器電路，其耦合至該交流耦合電容 器，
其中該交流耦合電容器和該共模偏壓保持器電路 一起操作以驅使相位内插器輸入信號之共同模式為相 同。 10 2.如申請專利範圍第1項之相位内插器，其進一步地包含： 一預調節器電路； 一混合器電路；以及 一放大器。 15 20 3. 如申請專利範圍第2項之相位内插器，其進一步地包含 該交流耦合電容器和該共模偏壓保持器電路耦合在該 混合益電路和該放大之間。 4. 如申請專利範圍第3項之相位内插器，其進一步地包含： 耦合在該預調節器電路和該混合器電路之間的一 第二交流耦合電容器；以及 耦合於該第二交流耦合電容器之一第二共模偏壓 保持器電路。 5. 如申請專利範圍第2項之相位内插器，其進一步地包含 該父流搞合電容益和該共核偏壓保持益電路輛合在該 預調節器電路和該混合器電路之間。 16 丨7丼7月日修正替換旬 [.—_ 1 6. 如申請專利範圍第2項之相位内插器，其中該預調節器 電路進一步地包含用以在多個相位内插器輸入信號之 間產生重疊之電路。 7. 如申請專利範圍第2項之相位内插器，其中該混合器電 路進一步地包含用以混合來自一預調節器電路之多個 信號的電路，該混合動作是依據由一數位對類比轉換器 控制之比例電流加權。 8. 如申請專利範圍第7項之相位内插器，其中該數位對類 比轉換器依據邊緣和資料樣本並且依據一取樣時脈之 目前位置而產生用於該比例電流加權的控制信號。 9. 如申請專利範圍第2項之相位内插器，其中該放大器進 一步地包含用以接收來自該混合器電路之信號以便產 生訊執至訊軌取樣時脈的電路。 10. 如申請專利範圍第9項之相位内插器，其中該放大器是 一互補型金屬氧化物半導體(CMOS)位準轉換器。 11· 一種用以回復内嵌時脈信號之方法，其包含下列步驟： 接收多個參考時脈信號； 利用一共模電路保持該等多個參考時脈信號的一 共同模式，該共模電路包括一交流電容器和一共模偏壓 保持器電路； 依據比較該等多個參考時脈與一被接收之資料信 號的結果而產生相互關連之控制信號；以及 把來自該等相互關連控制信號之相位的振幅貢獻 I3l397l !「------------ 一 _____難邮:L j 5 10 15 20 12·如申請專咖糾項之方法模式 =驟進—步地包含驅使該等多個參考時脈信號的該 共同模式為相同。 13.如申請專利範圍第u項之方法，其中該保 之步驟進一步地包含： j镔式 自-混合ϋ電路接收該#多個參考時脈作號. •、驅使該等多個參考時脈信號的該共同模式為 ，以及 發送該等參考時脈信號至一放大器。 14·如申請專利範圍苐13項之方法，其進—步地包含： 自-預調節器電路接收該等多個參考時脈 .驅使該等多個參考時脈信號的該共同模式為 ，以及 J 發送該等參考時脈信號至該混合器電路。 5·如申料奴料，射難持 之步驟進一步地包含： U杈式 自-預調節器電路接收該等多個參考時脈信號； .、驅使該等多個參考時脈信號的該共同模式為相’ ，以及 J 料該等參考時脈信魅-混合器電路。 16·—種接收器，其包含： 提供多個時脈相位之-本地參考時脈； -時脈和資料回復單元，其用以接收來自—發送器 之一 串列資料信號，·以及 18 1313971 在該時脈和資料回復單元内的一組相位内插器，該 相位内插器包含： 一交流耦合電容器；以及 耦合至該交流耦合電容器之一共模偏壓保持器電 5 路， 其中該交流耦合電容器和該共模偏壓保持器電路 一起操作以驅使相位内插器輸入信號之共同模式為相 同。 Π.如申請專利範圍第16項之接收器，其中該相位内插器進 10 一步地包含： 一預調節器電路； 一混合器電路；以及 一放大器。 18. 如申請專利範圍第17項之接收器，其中該相位内插器進 15 —步地包含該交流耦合電容器和該共模偏壓保持器電 路耦合在該混合器電路和該放大器之間。 19. 如申請專利範圍第18項之接收器，其中該相位内插器進 一步地包含： 搞合在該預調節器電路和該混合器電路之間的一 20 第二交流耦合電容器；以及 耦合於該第二交流耦合電容器之一第二共模偏壓 保持器電路。 20. 如申請專利範圍第Π項之接收器，其中該相位内插器進 一步地包含該交流耦合電容器和該共模偏壓保持器電 19 1313971 ^>7月仰修正減頁 路耦合在該預調節器電路和該混合器電路之間。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/017,269 US20060133558A1 (en) | 2004-12-20 | 2004-12-20 | Mechanism to aid a phase interpolator in recovering a clock signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200637157A TW200637157A (en) | 2006-10-16 |
| TWI313971B true TWI313971B (en) | 2009-08-21 |
Family
ID=36095923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094145081A TWI313971B (en) | 2004-12-20 | 2005-12-19 | Mechanism to aid a phase interpolator in recovering a clock signal |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060133558A1 (zh) |
| CN (1) | CN101084626B (zh) |
| TW (1) | TWI313971B (zh) |
| WO (1) | WO2006069353A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564906B2 (en) | 2014-06-12 | 2017-02-07 | Industrial Technology Research Institute | Capacitance phase interpolation circuit and method thereof, and multi-phase generator applying the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583631B1 (ko) * | 2005-09-23 | 2006-05-26 | 주식회사 아나패스 | 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로 |
| US7808283B2 (en) * | 2008-09-25 | 2010-10-05 | Intel Corporation | Synchronous frequency synthesizer |
| KR20100037427A (ko) * | 2008-10-01 | 2010-04-09 | 삼성전자주식회사 | Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프 |
| US20110193598A1 (en) * | 2010-02-11 | 2011-08-11 | Texas Instruments Incorporated | Efficient retimer for clock dividers |
| CN102307047B (zh) * | 2010-06-01 | 2013-04-24 | 钰创科技股份有限公司 | 产生时钟脉冲数据回复信号相位锁住指标的电路及其方法 |
| JP2012147153A (ja) * | 2011-01-11 | 2012-08-02 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
| US8896358B2 (en) | 2012-11-08 | 2014-11-25 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Phase interpolator having adaptively biased phase mixer |
| CN113014252A (zh) * | 2016-11-11 | 2021-06-22 | 瑞昱半导体股份有限公司 | 相位调整电路、控制方法与测量方法 |
| CN106502298B (zh) * | 2016-12-20 | 2017-11-14 | 中国电子科技集团公司第五十八研究所 | 一种应用于低压相位内插器中电流产生电路 |
| US10484167B2 (en) * | 2018-03-13 | 2019-11-19 | Xilinx, Inc. | Circuit for and method of receiving a signal in an integrated circuit device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929705A (en) * | 1997-04-15 | 1999-07-27 | Fairchild Semiconductor Corporation | CMOS rail-to-rail input/output amplifier |
| US6009488A (en) * | 1997-11-07 | 1999-12-28 | Microlinc, Llc | Computer having packet-based interconnect channel |
| US6111445A (en) * | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
| US6288604B1 (en) * | 1998-02-03 | 2001-09-11 | Broadcom Corporation | CMOS amplifier providing automatic offset cancellation |
| KR100319117B1 (ko) * | 1999-06-30 | 2002-01-04 | 김순택 | 플라즈마 디스플레이 패널 장치 |
| EP1184971A1 (en) * | 2000-08-17 | 2002-03-06 | Motorola, Inc. | Switching mixer |
| US6384653B1 (en) * | 2000-08-22 | 2002-05-07 | Cadence Design Systems | Linearly controlled CMOS phase interpolator |
| US6943606B2 (en) * | 2001-06-27 | 2005-09-13 | Intel Corporation | Phase interpolator to interpolate between a plurality of clock phases |
| US7180352B2 (en) * | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
| US7197101B2 (en) * | 2002-01-02 | 2007-03-27 | Intel Corporation | Phase interpolator based clock recovering |
| US7288980B2 (en) * | 2002-11-05 | 2007-10-30 | Ip-First, Llc | Multiple mode clock receiver |
-
2004
- 2004-12-20 US US11/017,269 patent/US20060133558A1/en not_active Abandoned
-
2005
- 2005-12-19 TW TW094145081A patent/TWI313971B/zh not_active IP Right Cessation
- 2005-12-20 CN CN200580043633XA patent/CN101084626B/zh not_active Expired - Fee Related
- 2005-12-20 WO PCT/US2005/046935 patent/WO2006069353A1/en active Application Filing
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564906B2 (en) | 2014-06-12 | 2017-02-07 | Industrial Technology Research Institute | Capacitance phase interpolation circuit and method thereof, and multi-phase generator applying the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200637157A (en) | 2006-10-16 |
| CN101084626B (zh) | 2011-09-21 |
| CN101084626A (zh) | 2007-12-05 |
| US20060133558A1 (en) | 2006-06-22 |
| WO2006069353A1 (en) | 2006-06-29 |
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|---|---|---|---|
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