TWI313541B - Balanced programmable delay element - Google Patents

Description

1313541 玖、發明說明： 【發明所屬之技術領域】 發明領域 概略言之本發明係有關延 途’特別係有關供DLL應用使用 件。

C 前才支系餘;J 發明背景 10 於夕貝體電路封裝體，需要提供參 稱系統時脈）。多種裝置使用參考時脈信號來導 例如參考時脈㈣可提供給記憶體裝置、處m /、匕位於一積體電路（或-晶片）上之電路。 一 15 遲鎖定回路(DLL)應用用 之平衡可程錢劃延遲元 經常希望以可產生時脈信號多重迭代之方式來 考時脈信號。參考時脈之多重迭代係由一段已 二 開’俗稱為相。例如已知形成一參考時脈多重迭代：二 係供給參考時脈給延_定瞒(DLL)。DLL亦為業界^ 時脈時間。 知^dll為—種取參考時脈信號，將該信號通過串聯連结 之-或多延遲線路之裝置。多延遲線路以·聯連結，各延 遲線路供給賴稍，讓參考日植信叙乡料代出現於 不同時間，故該鏈路之總延遲係等於於全部PVT條件下之 單一B±_ 。口 可程式規劃延遲線路為產生準確形狀波形所需，且為 *遲電子L 5虎所需。此等波形用於自動化測試系統(Ατ&) 來阅定蚪間間隔、以及於電路介面抽樣資料。 20 1313541 特疋應用用途需要變更電子信號延遲之準確度及解析 度° ATES也要求延遲線路具有延遲解析度10至20微微秒。 私路"面之身料抽樣對於於100 MHz操作之系統例如只要 求延遲線路具有延遲解析度1〇〇至2〇〇微微秒。於高速介面 5之4通脈齡戒要求即使延遲線路係使用不同製程角度製 造，且延遲線路置於不同溫度及電源電壓下，延遲線路其 中之延遲維持恆定。 可程式規劃延遲線路係使用隨機存取記憶體(RAM)、 耗合振盛器、移位暫存器、電荷耗合裝置(CCDs)、斜坡比 10較器 '多工化延遲線路及分接頭延遲線路設計。此等類型 延遲線路設計各自有其限制。設計限制包括延遲線路之延 遲解析度太粗糙，或延遲線路之延遲不一致。延遲不一致 可能係由於製造延遲線路使用的製程變化，或因延遲線路 之溫度或電源電壓變化造成延遲線路之延遲變化。 15 於時脈產生應用用途，提供輪入時脈信號。但特定庫 用用途需要輸入時脈信號之不同位相。時脈產生應用接收 輸入且基於該輸人時脈信號而產生該輸入時脈 信號之複數個位相。 美國專利第5，_，期虎，名稱「利用内插演釋法則之 2〇自我校準電子可程式規劃延遲線路」說明先前技術之可程 式規劃延遲線路範例。 產生輸入時脈信號位相之方式係採用延遲單元。例如 包括複數個延遲分接頭之延遲鍵路，此處各個分接頭提供 輸入時脈信號之多個位相之-，延遲鍵路常用於產生_ 1313541 信號。各個分接頭包括複數個延遲單元。各個延遲單元典 型包括反相器以及傳輸閘供導引信號順著二資料路徑之 一。各個延遲單元可接收·控制信號供選擇資料路徑。 為了插入長時間延遲，信號於前傳方向發送一段長時 5 間，然後順著該路徑之延遲單元之一被導通，俾導引信號 順著返回路徑。 延遲鏈路典型係設計供特殊時脈頻率（例如7 Ο Μ Η z)使 用。時脈信號頻率規定該時脈信號之一週期時間。如一般 了解，對高頻時脈信號而言，該週期時間比較低頻時脈信 10 號之週期時間短。各個延遲單元經設計成符合特殊頻率， 以及對應特定用途要求之最小相移的最少延遲。 如此處了解，希望延遲單元設計可配合一定範圍頻 率。不幸為了配合高頻時脈信號，延遲單元必須具有極少 延遲特色。但當遭逢較低頻時脈信號時，必須堆疊多個延 15 遲單元（例如延遲單元組配成菊花輪鏈路)俾獲得較低頻時 脈信號要求的較大延遲。 先前技術辦法之另一項缺點為設計上經常於信號路徑 包括複數個寄生電容元件。於此等架構，由於將一元件最 佳化，容易降低該信號路徑之其它元件效能，故難以將任 20 —個元件之設計最佳化。如此，需要一種延遲單元設計， 該設計可減少信號路徑之元件數目，且可簡化延遲單元各 組成元件之最佳化。 換言之，各個延遲單元係設計成對最快速時脈有最低 解析度。為了符合最慢時脈以及其它較慢時脈頻率，堆疊 7 1313541 額外延遲單元^藉此方式各個分接頭（複數個延遲 ; 供固定遞增延遲。 ）杈 _採用此種辦法之困難在於快速時脈百分比比較慢時脈 之相等百分比更短(換言之，因快速時脈週期係少於較^ 5脈週期’故較慢時脈週期之相等百分比係大於快速時^ 期）。其影響為需要較多延遲元件來處理較慢時脈週期。使 用有單一解析度之延遲元件無效，原因在於較慢時脈之延 遲較大。不幸，額外延遲元件占據較大面積，因而增加結 合此種設計之零組件成本。 鲁 10 結果希望有一種具有可變遞增延遲之延遲元件。 也希望有一延遲單元，其可配合有一定範圍頻率值之 時脈信號。 先前技術延遲單元設計遭逢之另一項困難為延遲單元 δ又a十上的任何錯誤將加重多倍，原因在於每個分接頭典型 15有7至20個延遲單元，而每個延遲鏈路典型有32或64個分接 頭。就此方面而言，希望減少於延遲鏈路使用的延遲單元 數目。 _ 基於前文說明，需要有一種可克服先前列舉之各項缺 點之平衡可程式規劃延遲元件。 20 【韻''明内溶l】 發明概要 根據本發明之一具體實施例，提供一種具有可變遞增 延遲之平衡可程式規劃延遲元件。該延遲元件包括一第— 反相器’其具有一第一延遲元件供接收一輸入信號，一第 8 1313541 二電極，一第三電極以及一第四電極供提供一輸出信號。 該第二電極及該第三電極形成一第一電流路徑，該第一反 相器具有一傳輸延遲，其係與通過第一電流路徑之電流相 關。該延遲元件也包括一第二反相器，其具有一第一電極， 5 其係耦合至該第一反相器之第四電極供接收第一反相器之 輸出信號，一第二電極、一第三電極以及一第四電極供提 供一輸出信號。該第二電極及該第三電極形成一第二電流 路徑，以及該第二反相器具有一傳輸延遲，該傳輸延遲係 與流經第二電流路徑之電流相關。 10 —電流開關係耦合至該第一反相器之第二電極、第二 反相器之第二電極、第一反相器之第三電極以及第二反相 器之第三電極。該電流開關接收至少二控制信號，且回應 於該等控制信號，控制流經第一電流路徑及流經第二電流 路徑之電流量，因此選擇性改變延遲元件之遞增延遲。 15 圖式簡單說明 本發明於附圖之各圖舉例說明，但非限制性，各幅圖 中類似之參考編號表示類似之元件。 第1圖顯示先前技術延遲單元。 第2圖顯示第1圖延遲單元如何連結其它類似之延遲單 20 元而形成延遲分接頭。 第3圖顯示根據本發明之一具體實施例之延遲單元。 第4圖為電路圖顯示根據本發明之一具體實施例，第3 圖之延遲單元之進一步細節。 第5圖顯示根據本發明之一具體實施例，第4圖之延遲 9 1313541 單元如何連結另一延遲單元而形成延遲分接頭。 第6圖顯示複數個第5圖之延遲分接頭如何連結而形成 一個可由數位控制器控制之延遲鎖定回路(DLL)。 第7圖顯示根據本發明之一具體實施例，於一時脈產生 5 應用，可由延遲分接頭產生之範例時脈信號。 第8圖為流程圖顯示對延遲單元提供可變遞增延遲之 各個處理步驟。 第9圖顯示具有不同工作週期之輸出信號。 L實施方式3 10 較佳實施例之詳細說明 說明一種平衡可程式規劃延遲元件。後文說明中供解 釋說明之用，陳述特定細節俾求徹底了解本發明。但熟諳 技藝人士顯然易知可無特定細節實施本發明。其它情況 下，以方塊圖形式顯示眾所周知之結構及裝置以免不必要 15 地混淆本發明。 延遲單元300 第3圖顯示根據本發明之一具體實施例之延遲單元 300。延遲單元300包括供接收輸入信號314之第一反相器 310，以及供產生輸出信號318之第二反相器320。輸入信號 20 314可為例如所示之輸入時脈信號。注意輸出信號318為可 變延遲324延遲的輸入時脈信號。 第一反相器310及第二反相器320接收可變電流334。本 發明之一方面係使用可變電流3 3 4來控制延遲單元3 0 0之可 變遞增延遲(於此處也稱作可變傳輸延遲）。 10 1313541 如進一步細節所述，延遲324為可變，原因在於該延遲 可經由選擇性改變可變電流334而改變。藉此方式，本發明 之延遲單元300可提供可變遞增延遲324，該延遲可配合寬 廣動態頻率範圍，而同時保有空間。 5 延遲單元300也包括數位電流開關330,開關330供提供 可變電流334給第一反相器310及第二反相器320。各個反相 器具有第一輸入及第二輸入係耦合至數位電流開關330。容 後詳述’數位電流開關330選擇性改變可變電流334俾改變 或變更可變遞增延遲324。 10 數位電流開關330提供可程式規劃解析度（例如粗解析 度及細解析度）’而不會不必要地浪費面積。一種達成可程 式規劃解析度之方式係應用加權架構（例如二進制加權架 構）至用於數位電流開關330實作用之電晶體閘寬度。此種 辦法之進一步細節係參照第4圖說明。 15 數位電流開關330包括數位電流源（DCSR)340以及數 位電流槽(DCSK)350。數位電流源(DCSR)340包括一輸入端 供接收第一預定信號(如Vdd電源信號），以及一輸入端供接 收一或多個控制信號338，控制信號338係用於程式規劃由 數位電流源(DCSR)340提供之電流量。回應於此等輸入信 20 號’數位電流源(DCSR)340產生可變電流334。 數位電流槽（DCSK)350包括一輸入端供接收第二預定 號(如接地電源信號）’以及一輸入端供接收一或多個控制 #號(例如控制信號338之反相版本）’該控制信號係用於程 式規劃數位電流槽(DCSK)350抽取之電流量。回應於此等 1313541 輪入信號’數位電流槽（DCSK)350匯集可變電流334。如一 般了解，數位電流源（DCSR)340及數位電流槽（DCSK)350 共同協力管理且選擇性變更可變電流334。 例如用於數位電流源(DCSR)340實作用之電晶體以及 5數位電流槽PCSK)350實作用之電晶體其尺寸係可確保反 相器之升降時間平衡。注意反相器之升降時間平衡之副產 物為來源以及匯集之電流量（亦即可變電流334)約略相等。 本發明之延遲單元300設計上之一項優點為信號路徑 只包括二反相器。不似第1圖顯示之設計，第1圖之設計中 10 延遲單元有一前傳路徑、一返回路徑、二傳輸閘、以及二 反相器，延遲單元300之設計有單向信號路徑特色，於信號 路徑只包括反相器。 先前技術二信號路徑有不同方向、以及傳輸閘供切換 信號容易造成設計變複雜，也造成延遲單元任何組成元件 15 最佳化變複雜。例如經由改良或最佳化切換信號之傳輸 閘，反相器性能下降變低劣。同理當反相器最佳化時，傳 輸閘性能下降。 經由信號行進方向為單向、以及經由信號路徑只有反 相器，本發明之延遲單元更容易讓先前技術之延遲單元最 20 佳化。此外因延遲單元300之其它元件，例如數位電流開關 330由信號路徑解除耦合，故此等元件可與信號路徑的反相 器獨立無關地最佳化。同理，信號路徑之反相器設計可經 修改及最佳化，而未影響延遲單元之其它組成元件，例如 數位電流開關330。 12 1313541 電路實作範例 第4圖為電路圖顯示根據本發明之一具體實施例，第3 圖之延遲單元之進一步細節。本具體實施例中，數位電流 源(DCSR)340實作為複數個P型場效電晶體(FETs)彼此並聯 5 耦合。各個閘有不同寬度俾提供較高動態範圍及解析度。 當採用二進制加權方案時，第一 P型FET有第一寬度 (W_0)，第二P型FET有第二寬度（W_1=2*W—0)，第三p型 FET有第三寬度（W_2=2*W_1)，第四p型FET有第四寬度 (W—3=2*W_2)等。藉此方式’經由選擇性主張一或多個控 10 制信號（例如控制信號CPO至CP6)，27不同電流可提供給第 一及第二反相器310、320作為可變電流334。注意延遲單元 300提供快速處理之快速時脈要求之細緻程度，同時提供緩 慢時脈要求處理較長延遲之粗糙程度。此外，本發明之延 遲單元300彈性提供一定範圍之延遲（例如可變遞增延遲 15 324)，該延遲可經程式規劃而適合特定情況。 延遲分接頭 第5圖顯示根據本發明之一具體實施例，第4圖之延遲 單元如何連結另一延遲單元而形成一延遲分接頭。延遲分 接頭對各個反相器採用分開的數位電流源(DCSR)340及分 20開的數位電流槽PCSK)350。此外成對數位電流源 (DCSR)340及數位電流槽(DCSK)350係以對稱方式排列俾 提供平衡工作週期（例如約5〇%工作週期）。 第9圖顯示有不同工作週期之範例輸出信號。提供輸入 ^號900係具有J1作週期5Q%。基於此項輸人信號’本發明 13 1313541 之延遲單元可組配成產生有不同工作週期之輪出信號。續 示三個範例輸出信號。第-輸出信號910之升高時間乂於; 降時間（44%、56%工作週期）。第二輸出信號920之升高時 間等於下降時間（50%工作週期）。第三輸出信號％〇之下降 5日守間大於升高時間（56%、44%工作週期）。較佳本發明之延 遲單元係組配成平衡單元，該延遲單元可產生類^第二輸 出號920之輸出信號。 也須注思隨著輸入頻率動態範圍之增高，本發明之延 遲分接頭40 0比先前技術辦法可節省面積。換言之當動·離範 10圍到達預定範圍時，先前技術延遲單元組成之延遲分接頭 之累進面積係大於新延遲分接頭（有二新延遲單元）之面積。 此外’隨著輪入頻率動態範圍的增冑，先前技術延遲 分接頭要求更多個延遲單元（換言之所需延遲單元數目與 電路動態範圍間有強力相依性）。例如各個先前技術延遲分 15接頭典型包括複數個延遲單元(例如12延遲單元）13相反地， 由於只需要二延遲單元來實作本發明之各個延遲分接頭， 故需要之延遲單元數目與動態範圍無關。 注意延遲單元數目係依據輸入時脈信號頻率範圍、 PVT變化及其它因素決定。分接頭數目係依據特定應用決 20 定。 延遲鎖定回路範例 弟6圖顯不複數個弟5圖延遲分接頭如何連结而护成一 個延遲鎖定回路(DLL)61(^DLL610包括有限狀態機器62〇 以及複數個延遲分接頭630-680。各個延遲分接頭63〇_68〇 14 1313541 產生各個分接頭（例如分接頭卜分接頭2、·分接頭5^fsm 020利用该等分接頭（例如分接頭丨、分接頭2、 …分接頭5) 供執行延遲鎖定回路功能。FSM 62〇也經由利用供給各延遲 分接頭之CN[x:〇]輸入端之控制信號69〇，而選擇性控制各 5個延遲分接頭630-680。 時脈信號範例 第7圖顯示根據本發明之一具體實施例經由時脈生成 應用中延遲分接頭產生之時脈信號範例。第一分接頭71〇提 供日才脈信號714，該時脈信號714相對於輸入信號7〇4具有9〇 1〇度位相或90度延遲。第二分接頭720提供一時脈信號724， 其相對於輸入信號有18〇度位相或18〇度延遲。第三分接頭 730提供一時脈信號734，其相對於該輸入信號有27〇度位相 或延遲。第四分接頭74〇提供一時脈信號744，其相對於輸 入k號有360度位相或延遲。 15 第8圖為流程圖顯示對延遲單元提供可變遞增延遲之 處理步驟。於步驟810，接收輸入信號(例如參考時脈信號）。 於步驟820 ’接收一或多個控制信號。此等控制信號可用來 秋式規劃可變遞增延遲。於步驟83〇，回應於輸入信號，輸 入k號係以可變遞增延遲而延遲。可變遞增延遲例如可依 20據數位電流開關330提供之可變電流決定，且由控制信號所 程式規劃。 於步驟840,提供一信號路徑其包括一第一反相器以及 一輕合至該第一反相器之第二反相器。於步驟850 ’設置一 電流開關，該電流開關耦合至第一反相器及第二反相器供 15 1313541 變更供給第一反相器及第二反相器之電流量。延遲元件產 生輸出#號，該^號為具有時間延遲之輸入信號，其中兮 時間延遲係基於電流開關提供之變動電流(可變電流334)。 本發明之平衡可程式規劃延遲元件具有可變遞增延 5遲，供依據輸入時脈信號頻率而選擇性提供粗解析度或細 解析度。本發明之平衡可程式規劃延遲元件之可變遞增延 遲也允許延遲鏈有寬廣動態範圍。 例如本發明之平衡可程式規劃延遲元件可用於產生複 數個（例如依據特定應用需求而定，32個或64個分接頭）間隔 1〇相等的輸入時脈信號位相。雖然本發明之平衡可程式規劃 延遲兀件已經就甩於脈衝寬度調變（P W Μ)功能方塊使用之 日才脈生成應用作說明’但須了解平衡可程式規劃延遲元件 可有利於其它延遲鎖定回路(DLL)應用。例如具有本發明平 衡可私式規劃延遲元件之DLL可用於於一時脈信號零輸出 5插入延遲。具有本發明平衡可程式規劃延遲元件之DLL也 可用於貝料回收應用（例如具有異步輸入信號之高速串聯 鍵路）。 月文說明書已經參照特定具體實施例說明本發明。但 顯然可未丨孛離本發明之廣義範圍做出多項變化及修改。如 此°兒明書及附圖須視為舉例說明而非限制性意義。 【圖式簡單說明】 第1圖顯示先前技術延遲單元。 第2圖顯示第1圖延遲單元如何連結其它類似之延遲單 元而形成延遲分接頭。 16 1313541 第3圖顯示根據本發明之一具體實施例之延遲單元。 第4圖為電路圖顯示根據本發明之一具體實施例，第3 圖之延.遲單元之進一步細節。 第5圖蝻不根據本發明之一具體實施例，第4圖之延遲 單元如何連結另一延遲單元而形成延遲分接頭。 第6圖顯示複數個第5圖之延遲分接頭如何連結而形成 —個可由數位控制器控制之延遲鎖定回路(DLL) ^ 第7圖顯示根據本發明之一具體實施例，於一時脈產生 應用，可由延遲分接頭產生之範例時脈信號。 第8圖為流程圖顯示對延遲單元提供可變遞增延遲之 各個處理步驟。 弟9圖顯示具有不同工作週期之輸出信號。 【圖式之主要元件代表符號表】 300...延遲單元 350...數位電流槽 310...反相器 400...延遲分接頭 314…輸入信號 610…延遲鎖定回路 318…輸出信號 620···有限態機器 320...反相器 630-680·..延遲分接頭 324···可變延遲 690…控制信號 330...數位電流開關 710，720 ’ 730 ’ 740...分接頭 334…可變電流 714 ’ 724，734 ’ 744·.·時脈信号虎 338…控制信號 810-850···步驟 340…數位電流源 900…輸入信號 344··.第一預定信號 910-930…輸出信號 354···第二預定信號 17

Claims (1)

1. Π1 第 092113462 號專利申請案 s. —............-π 中文申請專利範圍替換本(97年10月）丨 , : 拾、申請專利範圍： .....................................明 1. 一種延遲元件，包含： - a) —第一反相器，其具有一第一電極供接收一輸 - 入信號，一第二電極，一第三電極以及一第四電極供提 供一輸出信號，該第二電極及該第三電極形成一第一電 流路徑，該第一反相器具有一傳輸延遲；其中該傳輸延 遲係依據流經第一電流路徑之電流決定； b) —第二反相器，其具有一第一電極，其係耦合 至該第一反相器之第四電極供接收第一反相器之輸出 鲁 信號，一第二電極、一第三電極以及一第四電極供提供 一輸出信號，該第二電極及該第三電極形成一第二電流 路徑，以及該第二反相器具有一傳輸延遲；其中該傳輸 延遲係依據流經第二電流路徑之電流決定；以及 c) 一電流開關係耦合至該第一反相器之第二電 極、第二反相器之第二電極、第一反相器之第三電極以 及第二反相器之第三電極，該電流開關係供接收至少二 控制信號，且回應於該等控制信號，控制流經第一電流 ® 路徑及流經第二電流路徑之電流量，其中該延遲元件提 供可藉由該等控制信號規劃之一可變增量延遲，其中該 電流開關包括多數個電晶體；其中每一電晶體具有一閘 極，該閘極具有一寬度，其中施予一種二進制方式於該 等多數個電晶體之閘寬來提供具有一可規劃解析度之 —延遲。 2. 如申請專利範圍第1項之延遲元件，其中該電流開關包 125976-971031.doc 1313541 括： 一數位電流源，其具有一第一電晶體，其具有一供 接收兩個以上的控制信號中之一第一控制信號之閘，該 閘具有第一寬度；以及 第二電晶體，其具有供接收兩個以上的控制信號中 之一第二控制信號之閘，該閘具有第二寬度；以及 一數位電流槽，其具有一第一電晶體，其具有一供 接收該第一控制信號之閘，該閘具有第一寬度；以及 第二電晶體，其具有供接收該第二控制信號之閘， 該閘具有第二寬度。 3. 如申請專利範圍第1項之延遲元件，其中該電流開關包 括： 複數個電晶體，各個電晶體具有某種寬度之閘；以 及 其中該等電晶體之閘寬度係以預定方式加權。 4. 如申請專利範圍第1項之延遲元件，其中該電流開關包 括一數位電流槽，該數位電流槽包括複數個並聯耦合的 電晶體，其中各個電晶體包括一第一電極供接收第一預 定電流信號，一第二電極供接收兩個以上的控制信號中 之一控制信號，以及一第三電極，其係耦合至該第一反 相器之第二電極及第二反相器之第二電極。 5. 如申請專利範圍第2項之延遲元件，其中該數位電流槽 包括複數個場效電晶體(FET)。 6. 如申請專利範圍第5項之延遲元件，其中於數位電流槽 125976-971031.doc •1· 1313541 之複數個場效電晶體包括複數個N型場效電晶體。 7. 如申請專利範圍第1項之延遲元件，其中該電流開關包 括一數位電流源，該數位電流源包括複數個並聯耦合之 電晶體，其中各個電晶體包括一第一電極耦合至該第一 反相器之第三電極及第二反相器之第三電極，一第二電 極供接收兩個以上的控制信號中之一控制信號，以及一 第二電極供接收第二預定電源信號。 8. 如申請專利範圍第7項之延遲元件，其中於數位電流源 之複數個電晶體包括複數個場效電晶體(FET)。 9. 如申請專利範圍第8項之延遲元件，其中於數位電流源 之複數個場效電晶體包括複數個P型場效電晶體。 10. 如申請專利範圍第1項之延遲元件，其中該電流開關包 括： 複數個電晶體，各個電晶體具有某種寬度之閘；以 及 其中該等電晶體之閘寬度係以一種預定的方式加 權。 11. 如申請專利範圍第1項之延遲元件，其中該可變遞增延 遲係相對於提供流經第一電流路徑及第二電流路徑之 電流量而改變。 12. 如申請專利範圍第1項之延遲元件，其中該延遲元件有 大型動態範圍。 13. 如申請專利範圍第1項之延遲元件，其中該延遲元件提 供具有供緩慢頻率信號用之粗解析度以及供高頻信號 125976-971031.doc 1313541 用之細解析度的一延遲。 14. 如申請專利範圍第1項之延遲元件，其中該電路開關係 提供具有一可規劃解析度之一延遲的一數位電流開關。 15. 如申請專利範圍第1項之延遲元件，其中該延遲元件視 該輸入信號之該頻率而選擇性地提供粗解析度之一延 遲或細解析度之一延遲其中一者。 16. 如申請專利範圍第1項之延遲元件，其中該電流開關包 括： 第一組多數個並聯耦接之電晶體，用來提供一第一 可變電流至該第一反相器及該第二反相器，其中該第一 組多數個電晶體中之每一電晶體包括耦接至一第一預 設電壓之一第一電極、以及耦接至該第一反相器之該第 二電極與該第二反相器之該第二電極的一第二電極；其 中該傳播延遲經由該第一反相器與該傳播延遲經由該 第二反相器係根據該第一可變電流而定； 第二組多數個並聯耦接之電晶體，用來提供一第二 可變電流至該第一反相器及該第二反相器，其中該第二 組多數個電晶體中之每一電晶體包括耦接至該第一反 相器之一第三電極與該第二反相器之該第三電極的一 第一電極、以及耦接至一第二預設電壓之一第二電極； 其中該傳播延遲經由該第一反相器與該傳播延遲經由 該第二反相器係根據該第二可變電流而定。 17. 如申請專利範圍第16項之延遲元件，其中該第一組多數 個電晶體包括一第一電流容量，而該第二組多數個電晶 125976-971031.doc -4· 體包括一第二電流容量；其中該第一電流容量係與該第 二電流容量成正比。 18. —種提供經由延遲元件之可變遞增延遲之方法，該方法 包含有下列步驟： a) 接收一輸入信號； b) 接收至少一控制信號； c) 對該輸入信號提供一信號路徑，該信號路徑包 括一第一反相器以及一耦合至該第一反相器之第二反 相器； d) 提供一電流開關，其係耦合至該第一反相器及 第二反相器，供基於接收得之控制信號而提供一可變電 流給該第一反相器及該第二反相器； 其中該電流開關包括多數個電晶體，其中每一電晶 體具有一閘，該閘具有一寬度；其中施予一種二進制方 式於該等多數個電晶體之閘寬來提供具有一可規劃解 析度之一延遲； 其中該延遲元件產生一輸出信號，該信號為具有時 間延遲之輸入信號，其中該延遲元件提供一可變增量時 間延遲，其係基於電流開關提供之可變電流。 19. 如申請專利範圍第18項之方法，進一步包含下列步驟： e) 提供一第一電晶體，其具有一電流路徑供選擇 性提供可變電流之第一部分給第一反相器及第二反相 Ισ » f) 提供一第二電晶體，其具有一電流路徑供選擇性 125976-971031.doc 1313541 提供可變電流之第二部分給第一反相器及第二反相器； 其中該第一電晶體及該第二電晶體各自係由該控 制信號控制。 125976-971031.doc