1310190- 玖、發明說明 【發明所屬之技術領域】
本發明係相關於非揮發性半導體記憶體，諸如電子式 可拭除可程式化唯讀記憶體（EEPROM)及快閃EEPROM 等，尤其是具有高緊密和高性能寫讀電路之非揮發性半導 體記憶體。 【先前技術】 能夠不揮發地儲存電荷，尤其是以包裝成小型代理卡 的EEPROM和快閃EEPROM形式之固態記憶體近年來變 成種種可移動和手提裝置的儲存選擇。不像也是固態記憶 體之RAM (隨機存取記憶體），快閃記憶體是非揮發性 的，即使在關掉電源之後仍可保留其儲存的資料。儘管快 閃記憶體的成本較高，但在大量儲存應用上的使用仍不斷 增加。習知根據諸如硬碟機和軟碟等轉動磁性媒體之大量 儲存不適用於可移動和手提環境。這是因爲磁碟機相當笨 重，容易機械故障、及具有高出入時間和高電力需求。這 些特質使得使用碟的儲存不適用於大部分的可移動和可攜 式應用。另一方面，因爲快閃記憶體的小尺寸、低電力消 耗、高速度、和高可靠性特徵，所以埋設型和可移開卡型 之快閃記憶體皆相當適用於可移動和手提環境。 EEPROM和電子式可程式化唯讀記憶體（EPROM)是 非揮發性記憶體，能夠被拭除和具有寫入或"程式化〃到 它們的記憶體單元的新資料。在場效電晶體構造中兩者都 -4- 1310190 利用浮動（不連接）導電閘，定位在源極和吸極區之間的 半導體基底之通道區正上方。然後設置控制閘在浮動閘正 上方。藉由保留在浮動閘上之電荷量控制電晶體的臨界電 壓特性。即就浮動閘上的指定電荷位準而言，有一在電晶 體被打"開〃以容許其源極和吸極區之間的傳導之前必須 施加到控制閘的對應電壓（臨界）。 浮動閘能夠持有一連續電荷，因此能夠被程式化到臨 界電壓觸窗孔的任何臨界電壓位準。藉由裝置的最小和最 大臨界位準限定臨界電壓窗孔的尺寸，裝置的最小和最大 臨界位準依次對應到能夠被程式化到浮動閘上之電荷範圍 。臨界窗孔通常依賴記憶體裝置的特性、操作條件、和歷 史。原則上，在窗孔中的每一清楚可分解的臨界電壓位準 範圍用於指定單元中明確的記憶體狀態。 當作記憶體單元的電晶體典型上利用兩機構的其中之 一程式化成"程式化〃狀態。在、熱電子注射〃中，施加 到吸極的高電壓加速電子橫越過基底通道區。同時，施加 到控制閘的高電壓牽引熱電子經過薄的閘介電到浮動閘上 〇 可利用一些機構拭除記憶體裝置。就EPROM而言， 藉由紫外線輻射自浮動閘去除電荷可大量拭除記憶體。就 EEPROM而言，藉由施加高電壓到有關控制閘的基底以便 感應浮動閘中的電子以在薄氧化物中打通一到基底通道區 的遂道（即Fowler-Nordheim隧道效應），如此可電子式 拭除記憶體單元。典型上，EEPROM可利用位元組拭除位 1310190- 元組。就快閃EEPROM而言’可一次同時或 一或多個區段電子式拭除記憶體，此處一區段 元組或更多記億體。 非揮發性記憶體單元的例子 記憶體裝置典型上包含一或多個可裝設在 體晶片。每一記憶體晶片包含一記憶體單元陣 解碼器、和拭除、讀寫電路等周圍電路所支撐 記憶體裝置又包括控制器，用以執行智慧及較 憶體操作和接合。今日在市面上有許多成功的 態記憶體裝置供人使用。這些記憶體裝置可利 的記憶體單元，每一類型都具有一或多個電荷 圖1 A- 1 E槪要圖解非揮發性記憶體單元的 圖1A槪要圖解具有儲存電荷的浮動閘之 元形式的非揮發性記憶體。電子式可拭除可程 憶體（EEPROM)具有與EPROM類似的結構 設置用以憑藉施加適當電壓而無需暴露在UV 浮動閘電子式載入和去除電荷之機構。此種單 們的方法可見美國專利號碼5,595,924。 圖1 B槪要圖解具有選擇閘和控制或操 EEPROM單元。記憶體單元10在源極14和口J 之間具有 ''溢出通道"1 2。單元實際上形成有 晶體T1和T2。T1當作具有浮動閘20和控带 憶體電晶體。浮動閘能夠儲存可選擇的電荷量 一次中分成 包含5 1 2位 卡上之記憶 列，由諸如 。更精密的 高位準的記 非揮發性固 用不同類型 儲存元件。 不同例子。 EEPROM 單 式化唯讀記 ，但是另外 輻射中自其 元和製造它 縱閘之快閃 t極16擴散 串聯的兩電 Ϊ閘3 0之記 。能夠流經 -6- 1310190 通道的τ 1部位之電流量則依據控制閘3 〇上的電壓和存在 介於中間的浮動閘20上之電荷量。Τ2當作具有選擇閘40 之選擇電晶體。當利用選擇閘40中的電壓接通Τ2時，其 使通道的τ1部位之電流可通過源極和吸極之間。選擇電 晶體沿著與控制閘中的電壓無關之源極-吸極通道提供一 開關。其中一優點乃其能夠用於斷開那些由於它們在它們 浮動閘中的電荷耗盡（正電荷）所以仍在零控制閘電壓中 被傳導之單元。另一優點乃期使源極側注射程式化可更容 易實施。 溢出通道記憶體單元的一簡單實施例乃選擇閘和控制 閘連接到圖1Β的點線索槪要表示之相同字線。此藉由具 有位在通道的一部位正上方之電荷儲存元件（浮動閘）和 位在另一通道部位正上方及電荷儲存元件正上方之控制閘 構造（字線的一部分）完成。此實際形成具有串聯的兩連 電晶體之單元’其中一個（記憶體電晶體）具有在電荷儲 存兀件上的電荷量和控制能夠流經其通道部位的電流量之 字線上的電壓之組合，另一個（選擇電晶體）僅具有當作 其聞的字線。此種用於記憶體系統之單元和製造它們的方 法的例子可見美國專利號碼5,070,032、5，095,344、 5,315,541、 5,343,063、和 5,661，〇53。 圖不於圖1Β之溢出通道單元的更精確實施例乃當選 擇閘和控制閘是獨立的 '並不以它們之間的點線加以連接 。一實施例在連接到垂直於字線的控制（或操縱）線之單 元的陣列中具有一行的控制閘。其作用乃當讀取或程式化 1310190 被選的單元時’免除字線同時必須執行兩功能。那兩功能 係（1 )當作選擇電晶體的閘’如此需要適當電壓將選擇 電晶體接通及斷開’和（2)經由耦合在字線和電荷儲存 元件之間的電場（電容），驅動電荷儲存元件的電壓到想 要的位準。通常難以只利用單一電壓就可以最佳方式執行 這兩功能。藉由分開控制選擇閘和控制閘，在附加的控制 線値行功能（2 )的同時’字線僅需要執行功能（1 )。此 能力考慮到程式化電壓適合目標資料之較高性能的程式化 設計。例如，在美國專利號碼5,313,421和6,222,762說 明快閃EEPROM陣列中的獨立控制（或操縱）閘之使用 〇 圖1C槪要圖解另一具有雙浮動閘及獨立的選擇和控 制閘之快閃EEPROM單元。除了其實際上具有三串聯電 晶體之外，記憶體單元1 0類似於圖1 B的記憶體單元。在 此單元類型中，兩儲存元件（即T1-左和T1-右者）被包 括在其具有選擇電晶體T 1在其間的源極和吸極擴散之間 的通道正上方。記憶體電晶體各自具有浮動閘20和20'、 及控制閘3 0及3 0'。利用選擇閘4〇控制選擇電晶體T2。 在任一時間中，只有一對記憶體電晶體的其中之一被存取 作爲讀或寫之用。當儲存單元T1-左被存取時’ T2和T1-右被接通以使通道的T 1 -左部位中的電流可通過源極和吸 極之間。同樣地，當儲存單元T1-右被存取時，T2和T1-左被接通。藉由具有一部分選擇鬧聚砍在接近浮動鬧和施 加大量的正電壓（如20V )到選擇閘，使得儲存在浮動閘 1310190 內的電子能夠透納到選擇閘聚矽，如此產生拭除。 圖1D槪要圖解一串組成NAND (反及）單元之記憶 體單元。NAN D單元50包含一連串由它們的源極和吸菊 輪式鏈接之記憶體電晶體Ml，M2,… Μη ( η = 4, 8，16 或更高）。一對選擇電晶體Sl，S2透過NAND單元的源 極終端54和吸極終端56控制到外部的記憶體電晶體鏈連 接。在記憶體陣列中，當源極選擇電晶體S 1被接通時， 源極終端耦合到源極線。同樣地，當吸極選擇電晶體S2 被接通時，NAND單元的吸極終端耦合到記憶體陣列的位 元線。在鏈中的每一記憶體電晶體具有電荷儲存元件以儲 存指定的電荷量，以便表示預期的記憶體狀態。每一選擇 電晶體s 1，S 2的控制閘都提供讀和寫操作的控制。每一 選擇電晶體S 1，S2的控制閘也都提供各自透過其源極終 端54和吸極終端56到NAND單元的控制存取。 當程式化期間讀取和查驗NAND單元內的定址記憶體 電晶體時，其控制閘被供應有適當電壓。同時’利用施加 足夠電壓在其控制閘上完全接通NAND單元內的未定址記 憶體電晶體之剩餘部分。在此方式中，自個別記憶體電晶 體的源極到NAND單元的源極終端5 4有效建立導電路徑 ，個別記憶體電晶體的吸極到單元的吸極終端5 6也是一 樣有效建立傳導路徑。在美國專利號碼5,5 70,3 1 5、 5,903,495、6,046,935說明具有此種NAND單元構造的記 憶體裝置。 圖1 E槪要說明具有儲存電荷專用介電層之非揮發性 -9- 1310190 記憶體。使用介電層取代前述的導電浮動閘元件。在 2 000年11月IEEE電子裝置文書第21冊第u號第543_ 545頁’ Eitan及其他人的、' NROM :新局部捕獲及2位 元非揮發性記憶體單元〃已說明此種利用介電儲存元件之 記億體裝置。一 ΟΝ Ο介電層延伸越過源極和吸極擴散之 間的通道。其中一資料專用電荷被定位在與吸極相鄰的介 電層’及另一資料專用電荷被定位在與源極相鄰的介電層 。例如’美國專利號碼5,768,192及6,011,725揭示具有 夾層在兩二氧化矽層之間的捕獲介電之非揮發性記憶體單 元。利用分開讀取在介電內佔有空間的分開電荷儲存區之 二進制狀態加以實施多狀態資料儲存。 記憶體陣列 記憶體裝置典型上包含以列及行排列、並且可利用字 線和位元線定址的兩次元陣列記憶體單元。 NOR陣列（反或陣列） 圖2圖解記憶體單元之NOR陣列的例子。已利用圖 解在圖1B或1C的單元類型實施具有NOR型的記憶體裝 置。每一列記憶體單元藉由它們的源極和吸極以菊輪式鏈 接方式連接。此設計有時被稱作虛擬接地設計。每一記憶 體單元1 0具有源極1 4、吸極1 6、控制閘3 0、及選擇閘 4 0。列中單元具有連接到字線4 2之選擇閘。行中單元具 有各自連接到選定位元線3 4及3 6之源極和吸極。在一些 -10- 1310190 實施例中，記憶體單元具有獨立控制的控制閘和選擇閘， 操縱線3 6也連接行中單元的控制閘。 利用每一個都形成有連接在一起的控制閘和選擇閘之 記憶體單元實施許多快閃EEPROM裝置。在此例中，無 需操縱線而是僅有字線連接沿著每一列單元的所有控制閘 和選擇閘。這些設計的例子揭示在美國專利號碼 5,172,338和5,418,752。在這些設計中，字線實質上執行 兩功能：列選擇和供應控制閘電壓到列中所有單元以讀取 和程式化。 NAND陣列（反及陣列） 圖3圖解記憶體單元的NAND陣列，如圖示於圖1D 者。沿著每一行NAND單元，位元線耦合於每一 NAND 單元的吸極終端5 6。沿著每一列N AND單元’源極線連 接所有它們的源極終端54。而且，沿著列之NAND單元 的控制閘連接到一連串對應字線。藉由透過連接字線以它 們控制閘上的適當電壓接通一對選擇電晶體（見圖1 D ) 能夠定址整列NAND單元。當NAND單元鏈內的記憶體 電晶體被讀取時，鏈中剩下的記憶體電晶體透過它們關聯 的字線被接通’使得流經鏈的電流實質上根據儲存在被讀 取單元中的電荷位準。在N AN D架構陣列的例子和其操作 成記憶體系統的一部分可見於美國專利號碼5,5 70,3 1 5、 5,774,397 、及 6,046,935 ° -11 - 1310190 區段拭除 電荷儲存記憶體裝置的程式化能夠只是添加更多電荷 到其電荷儲存元件。因此’在程式操作之前’電荷儲存元 件中的既存電荷必須被去除（或拭除）。拭除電路（未圖 示）被設置以拭除一或多個記億體單元區段。當整列單元 或陣列中的顯著幾群單元被一起電子式拭除時’諸如 EERROM等非揮發性記憶體被稱作"快閃〃 EEPROM。一 旦拭除，則一群單元能夠被重新程式化。可一起拭除的一 群單元包括一或多個可定址拭除單元。雖然在單一操作中 可程式化或讀取一頁以上，但是拭除單元或區段典型上儲 存一或多個程式化單元和被讀取之資料頁。每一頁典型上 儲存一或多個資料磁區，該磁區尺寸由主機系統界定。一 例子爲5 1 2位元組使用者資料磁區，接在利用磁碟機所建 立的標準之後，加上一些有關使用者資料及/或使用者資 料所儲存的區段之耗用時間資訊位元組。 讀/寫電路 在一般兩狀態EEPROM單元中，至少一電流斷點位 準被建立，以便將傳導窗孔分成兩區。當藉由施加預設及 固定電壓讀取單元時，藉由與斷點位準（或參考電流IREF )將其源極/吸極電流變成記憶體狀態。若電流讀取高於 斷點位準，則單元被決定成在一邏輯狀態（如"零〃狀態 )。另一方面，若電流低於斷點位準，則單元被決定成在 另一邏輯狀態（如a — 〃狀態）。如此，此種兩狀態單元 -12- 1310190 儲存一位元數位資訊。可自外部程式化之參考電流源通常 被設置成記憶體系統的一部分以產生斷點位準電流。 爲了增加記憶體容量，快閃EEPROM裝置被製造成 具有越來越高的密度是半導體技術發展的現狀。另一增加 儲存容量的方法係使每一記憶體單元儲存多於兩狀態。 就多狀態或多位準EEPROM記憶體單元而言，藉由 多於一斷點使得每一單元能夠儲存多於一位元資料將傳導 窗孔分成多於兩區。指定EEPROM陣列能夠儲存之資訊 被如此增加有每一單元能夠儲存的狀態數目。美國專利號 碼5，1 72,3 3 8已有說明具有多狀態或多位準記憶體單元之 EEPROM 或快閃 EEPROM。 實際上，通常藉由當參考電壓被施加到控制閘時，感 測流過單元的源極和吸極電極之電流加以讀取單元的記億 體狀態。如此，就單元的浮動閘上之每一指定電荷而言， 可偵測與固定參考控制閘電壓有關的對應傳導電流。同樣 地，可程式化到浮動閘上的電荷範圍界定對應臨界電壓窗 孔或對應傳導電流窗孔。 另外，可以爲在控制閘測試中的指定記憶體狀態設定 臨界電壓，並且偵測傳導電流是否低於或高於臨界電流以 取代偵測分開的電流窗孔之間的傳導電流。在一實施例中 ，藉由檢查傳導電流排出通過位元線的電容之速率完成有 關臨界電流的傳導電流之偵測。 圖4圖解在任一時間浮動閘可選擇性儲存之四種不同 電荷Q1-Q4的源極-吸極電流Id和控制閘電壓VCG之間的 -13- 1310190 關係。四種固態ID對VCG曲線表示在記憶體單元的浮動 閘上可能被程式化之四種可能電荷位準，各自對應於四種 可能記憶體狀態。作爲例子，一組單元的臨界電壓窗孔之 範圍自0.5 V到3 . 5 V。六記憶體狀態可藉由將臨界窗孔以 每一個0.5V間隔分成五區加以區分六記憶體狀態。例如 ，若如圖式使用2"A的參考電流IREF，則程式化有Q1 的單元可視做在記憶體狀態& 1 〃，因爲其曲線與在由 VCG = 0.5V和1.0V所區分的臨界窗孔區之參考電流IREF 交叉。同樣地，Q4是在記憶體狀態"5 〃 。 如自上面說明可見一般，記憶體單元儲存的狀態越多 ，其臨界窗孔分得越精細。爲了能夠達成所需的解析度， 此在程式化和讀取操作中需要更高的精確性。 美國專利號碼4,3 5 7,6 8 5揭示程式化2狀態EPROM 的方法，其中當單元被程式化成指定狀態時，需接受連續 程式化電壓脈衝，每一次添上增加的電荷到浮動閘。在脈 衝之間，單元被讀回或查驗以決定其有關斷點位準的源 極-吸極電流。當電流狀態已被查驗達到想要狀.態時程式 化停止。所使用的程式化脈衝列具有增加周期或振幅。 習知程式化電路僅供應程式化脈衝以自被拭除或接地 狀態步入臨界窗孔直到目標狀態被達到。實際上，爲了考 慮到適當解析度，每一分開或區分的區需要至少大約五個 程式化步驟到橫軸。性能對2狀態記憶體單元是可接受的 。然而，就多狀態單元而言，所需的步驟數目增加有分開 數目，因此，必須增加程式化精確性或解析度。例如，1 6 -14- 1310190 狀態單元平均需要至少40程式化脈衝以程式設計到目標 狀態。 圖5槪要圖解具有藉由讀/寫電路ι7〇透過列解碼器 1 3 0和fj解碼器1 6 0可存取之記憶體障列1 〇 〇的典型配置 之記憶體裝置。如與圖2及3有關的說明一般，記憶髓陣 列1 00中的記憶體單元之記憶體電晶體可透過一組選定字 線和位元線存取。爲了施加適當電壓到定址記憶體電晶體 的各自閘，列解碼器1 3 0選擇一或多個字線和行解碼器 160選擇一或多個位元線。讀/寫電路17〇被設置以讀或寫 (程式設計）定址記憶體電晶體的記憶體狀態。讀/寫電 路1 70包含一些透過位元線可連接到陣列中的記憶體元件 之讀/寫模組。 圖6 A爲個別讀/寫模組1 9 〇的槪要方塊圖。實質上， 在讀取或查驗期間’感測放大器決定流經透過選定位元線 所連接之定址記憶體電晶體的吸極之電流。電流依據儲存 在記憶體電晶體的電荷和其控制閘電壓。例如，在多狀態 EEP ROM單元中’其浮動閘能夠被充電成幾個不同位準中 的其中一個。就4位準單元而言，其用於儲存兩位元資料 。藉由感測放大器所偵測的位準利用位準到位元變換邏輯 變換到儲存在資料鎖存器的一組資料位元。 影響讀/寫性能和準確性之因素 爲了提高讀取和和程式性能，多電荷儲存元件或陣列 中的記億體電晶體被平行讀取或程式化。如此，記憶體元 -15- 1310190 件的邏輯"頁〃被一起讀取或程式化。在既存記憶體架構 中，列典型上包含幾個交插頁。頁的所有記憶體元件將被 一起讀取或程式化。行解碼器將選擇性連接每一交插頁到 _ 對應的讀/寫模組數目。例如，在一實施例中，記憶體陣 - 列被設計成具有5 3 2位元組頁尺寸（5 1 2位元組加上2 0 . 位元組耗用時間）。若每一行包含吸極位元線和每一列具 有兩交插頁，則此連同每一頁有關的4 2 5 6行總計爲8 5 1 2 行。所有偶數位元線或奇數位元線將有可連接到平行讀或 φ 寫之4256感測模組。在此方式中，平行的一頁42 5 6位元 (即532位元組）資料被讀取自或被程式化到記億體元件 的一頁中。形成讀/寫電路1 70的讀/寫模組能夠被排列成 各種架構。 參照圖5，讀/寫電路170被組成幾堆讀/寫堆疊180 。每一讀/寫堆疊180是一疊讀/寫模組190。在記憶體陣 列中，藉由佔用它之一或兩電晶體的尺寸決定行間距。然 而，如圖6A可見，將可能利用更多電晶體和電路元件實 φ 施讀/寫模組的電路系統，因此，將佔用許多行的空間。 爲了在被佔用的行中爲大於一行服務，多模組被堆疊在彼 此上面。 圖6 B圖示習知上藉由一疊讀/寫模組1 9 0實施的圖5 之讀/寫堆疊。例如，讀/寫模組可延伸在六行正上方，然 後具有一疊八個讀/寫模組的讀/寫堆疊1 8 0能夠用於平行 爲八行服務。讀/寫堆疊能夠透過行解碼器耦合到堆之間 的八個奇數（1，3，5, 7, 9，1 1，13，15 )行或八個偶數（2， -16 - 1310190 4, 6, 8，10，12，14，16)行。 如上述’習知記憶體裝置藉由同時在所有偶數或奇數 位元線上以大量平行方式操作以提高讀/寫操作。此包含 兩交插頁的列架構將幫助減輕配合讀/寫電路的區段之問 題。其也被要求考慮到控制位元線到位元線的電容耦合。 區段解碼器被用於多工化一組讀/寫模組到偶數頁或奇數 頁。在此方式中，每當一組位元線被讀取或程式化時，交 插組能夠被接地以最小化緊鄰的耦合。 然而，交插頁架構在至少三方面有不利點。第一，其 需要額外的多工電路系統。第二，執行慢。爲了完成由字 線所連接或在同一列之記憶體單元的讀取或程式設計，需 要兩讀取或兩程式設計操作。第三，當兩相鄰電荷儲存元 件在諸如分開在奇數和偶數頁等不同時間被程式化時，定 址在浮動閘位準中的相鄰電荷儲存元件之間的諸如場耦合 等其他干擾作用也不理想。 隨著記憶體電晶體之間的間距更接近，相鄰場耦合的 問題也變得更明顯。在記憶體電晶體中，電荷儲存元件夾 層在通道區和控制閘之間。在通道區流動的電流是一種控 制閘的場和電荷儲存元件所促成的最後電場之作用。隨著 更增加的密度’所形成的記憶體電晶體越來越靠近在一起 。然後’來自相鄰電荷元件的場變成是受影響單元之最後 場的重要促成因素。相鄰場依據程式化相鄰的電荷儲存元 件之電荷。當此擾亂場隨著相鄰間程式化狀態改變時，此 擾亂場本質上是動態的。如此，可依據相鄰間的變化狀態 1310190 ’受影響單元在不同時間相異地讀取。 習知交插頁架構更加惡化相鄰浮動閘耦合所引起的錯 誤。因爲偶數頁和奇數頁被彼此單獨地程式化和讀取，所 以依據其間交插頁發生情形，頁可在一組條件下被程式化 ’而在依據另一組完全不同的條件下被讀回。隨著多狀態 實施的增加密度、需要更準確的讀取操作、及更粗略劃分 臨界窗孔，讀取錯誤將變得更加嚴重。如此，性能將受損 及多狀態實施中的電位容量也受限。 因此，普遍對高性能和高容量非揮發性記憶體有需求 。尤其是，對具有改良的讀取和程式設計性能之緊密非揮 發性記憶體，及對最小化干擾作用之記憶體系統有需求。 【發明內容】， 藉由使讀/寫電路的大型區段平行讀和寫記憶體單元 的對應區段可滿足這些對高性能及更緊密非揮發性記憶體 裝置的需求。尤其是，記憶體裝置具有讀/寫電路區段中 的冗餘被減至最低之架構。藉由將讀/寫模組區段重新分 配成在以時間多工方式與實際上更小組的共同部位互相作 用時平行操作的讀/寫模組核心部位可大大節省空間和電 力。在一實施例中，核心部位的組件被組成一堆類似堆疊 ，這些堆疊的每一個是共用共同部位之此種核心組件中的 —疊。 根據本發明的另一觀點，串列匯流排提供讀/寫模組 核心部位和每一堆疊中的共同部位之間的通信。在此方式 -18- 1310190 中，在每一堆疊需要使用最少的通信線。匯流排控制器經 由串列匯流排發送控制和時序信號以控制組件的操作和它 們的相互作用。在較佳實施例中，同時控制所有類似堆疊 中的對應組件。 根據本發明的另一觀點，與多數讀/寫電路結合的資 料鎖存器是種I/O (輸入/輸出），藉由以緊密方式連結賦 能以幫助儲存和以鏈方式的串列傳送。在較佳實施例中， 藉由一或多個連續連結模組執行緊密資料鎖存器。個別連 結模組能夠被控制成運轉成反相器或鎖存器。該方法使得 能夠藉由循環一組主連結模組和實際上更小組的從屬連結 模組之間的資料而使用最少數目的連結模組。 藉由使用本發明的資料鎖存器可節省珍貴的晶片空間 ，因爲在使重屬連結模組的數目大量減少的同時，它們利 用資料鎖存器簡化資料的串列輸入和輸出。 藉由本發明的各種觀點加以節省空間可使晶片設計更 加緊密。與現存的讀/寫電路比較’所節省的電路和因此 所節省的空間和電力消耗能夠到50%之多。尤其是，讀/ 寫模組能夠被緊密包裝，使得它們能夠同時爲記憶體陣列 的記憶體單元之鄰近列服務。 根據本發明的另一觀點，非揮發性記憶體裝置具有讀 /寫模組能夠被緊密包裝，使得它們能夠同時爲記憶體陣 列的記憶體單元之鄰近列服務的架構。此使得能夠鄰近讀 取及程式化記憶體單元的區段或整列’結果，提高性能及 減少因爲來自鄰近記憶體單元的場所造成的耦合錯誤。 -19- 1310190 自連同附圖的說明’自下面較佳實施例 更明白本發明的其他特徵和優點。 【實施方式】 圖7 A爲根據本發明的較佳實施例， 2 1 0和共同部位2 2 0之個別讀/寫模組2 2 0的 核心部位2 1 0包含決定連接位元線2丨丨中的 尚於或低於預設臨界位準之感測放大器2 1 2 接位元線2 1 1使得能夠到陣列中的定址記憶 存取。 在一實施例中，核心部位2 1 0又包括 2 1 4。位元線鎖存器用於設定連接位元線2 1 件。在一實施中，鎖定在位元線鎖存器中的 生連接位元線2 1 1被牽引成稱作程式設計禁 Vdd)。此特徵用於後述的程式設計禁止。 共同部位220包含處理器222、一組資 、及耦合在一組資料鎖存器224與資料匯流 I/O介面226。處理器222執行計算。例如 係決定所感測的記憶體單元之記憶體狀態和 資料到一組資料鎖存器內。如在先前技術一 ，記憶體單元能夠保留一連續電荷及因此能 臨界電壓窗孔中的任何臨界電壓位準（即剛 設傳導電流之控制閘電壓）。一組資料鎖存 存在讀取操作期間處理器所決定的資料位元 的說明將能夠 分成核心部位 槪要方塊圖。 傳導電流是否 :。如上述，連 體單元之吸極 位元線鎖存器 1上的電壓條 預設狀態將產 止的狀態（如 料鎖存器224 排231之間的 ，其功能之一 儲存所決定的 段所說明一般 夠被程式化到 接通單元到預 器224用於儲 。輸入資料位 -20- 1310190 元線表示程式化到記憶體中的寫入資料。I/O介面226提 供一組資料鎖存器224與資料匯流排23 1之間的介面。 在讀取或感測期間，操作是在基本上控制供應到定址 單元的不同控制閘電壓之狀態機器的控制器之下。當它進 入對應於由記憶體所保持各種記憶體狀態的各種預定控制 閘電壓時，感測放大器2 1 2將跳脫在這些電壓的其中之一 。在那點，處理器222考慮感測放大器的跳脫事件和有關 透過輸入線223來自狀態機器的施加控制閘電壓之資訊 決定最後的記億體狀態。然後計算記憶體狀態的二進制編 碼並且儲存最後的資料位元到一組資料鎖存器224中。 圖7B圖解圖7A所示的讀/寫模組之核心部位的另一 較佳實施例。實質上，SA/位元線鎖存器214充作鎖定感 測放大器2 1的輸出之鎖存器，也充作有關圖7 A所說明 之位元線鎖存器。如此，能夠利用感測放大器或處理器設 定該SA/位元線鎖存器214。在較佳實施例中，來自SA/ 位元線鎖存器2 1 4的信號被驅動器2 1 6驅動以設定選定位 元線2 1 1的電壓。 參照圖7A，在程式設計或查驗期間，被程式化的資 料自資料匯流排23 1輸入到一組資料鎖存器224。在狀態 機器的控制器之下的程式設計操作包含施加到定址單元的 控制閘之一連串程式化電壓脈衝。每一程式化脈衝跟著被 讀回以決定單元是否已被程式化成想要的記憶體狀態。處 理器222監督有關想要的記憶體狀態之讀回記憶體狀態。 當兩狀態一致時，處理器222設定位元線鎖存器2 1 4，以 -21 - 1310190 便使位元線被牽引成稱作程式設計禁止的狀態。即使程式 化脈衝出現在其控制閘上，此禁止耦合到位元線的單元更 進一步程式化。 I / 〇介面2 2 6使資料能夠被傳送入一組資料鎖存器 224或自此傳送出。如圖8A，8B,及9將可見到的，在記 憶體裝置上平行使用一區段讀/寫模組以同時讀取或程式 設計一區段資料。典型上，讀/寫模組區段具有組合以形 成移位暫存器之資料鎖存器的個別組，使得由讀/寫模組 區段所鎖定的資料能夠被連續傳送出到資料匯流排23 1。 同樣地’讀/寫模組區段專用的程式設計資料能夠連續地 自資料匯流排23 1輸入並且鎖定到資料鎖存器的各自組。 另一讀/寫模組200的特定實施例被揭示在共同審查 和共同指定的美國專利申請案：$具有減少相鄰場錯誤之 非揮發性記憶體和方法〃，與本發明同一天由 Paul-Adrian Cernea和Yan Li發表。藉以倂入該申請案的整個 揭示內容在本文中以做參考。 緊密讀/寫電路 就平行操作的一區段讀/寫模組而言，本發明的一重 要特徵係將每一模組分成核心部位和共同部位，並且使核 心部位的區段與實際上較少數目的共同部位一起操作和共 有。此架構使個別讀/寫模組間的複製電路可析出因數’ 藉以節省空間和電力。在高密度記憶體晶片設計中，空間 的節省可到整個記憶體陣列的讀/寫電路5 0 %之多。此使 1310190 讀/寫模組可被緊密包裝’使得它們能夠同時爲記憶體陣 列的記憶體單元之鄰近列服務。 圖8 A槪要圖解根據本發明的一實施例之具有一堆分 開讀/寫堆疊的緊密記憶體裝置。記憶體裝置包括記憶體 單元的兩次元陣列300、控制電路系統310、及讀/寫電路 37〇。透過列解碼器330藉由字線和透過行解碼器360藉 由位元線可定址記憶體陣列3 0 0。讀/寫電路3 7 0被實施成 一堆分開讀/寫堆疊400並且使一區段記憶體單元可被平 行讀取和程式化。在一實施例中，在一列記憶體單元被分 成多數區段之處’區段多工器350被設置以將讀/寫電路 3 7 0多工成個別區段。如稍後將更詳細說明一般，藉由堆 疊匯流排控制器43 0控制和藉由堆疊匯流排產生讀/寫堆 疊4 0 0間的通信。 控制電路系統3 1 0與讀/寫電路3 7 0共同操作以執行 記憶體陣列3 0 0上的記憶體操作。控制電路系統3 1 0包括 狀態機器3 1 2、晶片上位址解碼器3 1 4、及電力控制模組 3 1 6。狀態機器3 1 2提供記憶體操作的晶片位準控制。晶 片上位址解碼器3 1 4提供主機或記憶體控制器所使用的硬 體位址到解碼器3 3 0及3 70所使用的硬體位址之間的位址 介面。電力控制模組3 1 6控制在記憶體操作期間供應到字 線和位元線之電力和電壓。 圖8B圖解圖8A所示的緊密記憶體裝置之較佳配置 。在陣列的相對側以對稱方式實施藉由各種周圍電路到記 憶體陣列3 00的存取，使得在每側上的存取線和電路系統 1310190* 減少一半。如此，列解碼器被分成列解碼器3 3 0 A及3 3 OB ，而行解碼器被分成行解碼器3 6 0A及3 60B。在一記憶體 陣列被分成多數區段的實施例中，區段多工器3 5 0被分成 區段多工器3 5 0A及3 5 0B。同樣地，讀/寫電路也被分成 自陣列3 0 0底部連接到位元線之讀/寫電路3 7 0 A，和自陣 列3 00頂部連接到位元線之讀/寫電路3 70B。在此方式中 ，讀/寫模組的密度及因此分開的讀/寫堆疊400的密度實 質上減少一半。 圖9更詳細槪要圖解被組成一堆分開讀/寫堆疊之圖 8A或8B所示的讀/寫電路。每一分開讀/寫堆疊400實質 上包含爲k記憶體單元的一段平行服務之一堆讀/寫模組 。每一堆疊被分成核心堆疊部位4 1 0和共同堆疊部位420 。藉由堆疊匯流排控制器43 0控制和藉由互連匯流排43 1 產生每一讀/寫堆疊400間的通信。控制線41 1提供來自 堆疊匯流排控制器430的控制和時脈信號到讀/寫堆疊的 每一核心部位4 1 0。同樣地，控制線4 1 2提供來自堆疊匯 流排控制器43 0的控制和時脈信號到讀/寫堆疊的每一共 同部位420。 平行操作的整堆分開讀/寫堆疊400使沿著列的一區 段p單元可被平行讀取或程式化。例如，若r是堆中的堆 疊數目，則P = ”k。一示範性記憶體陣列可具有p = 512 位元組（5 12 X 8位元），k = 8，因此r = 5 12。在較佳實 施例中，區段是一連續整列單元。在另一實施例中，區段 是列中的一子集單元。例如，單元子集可能是整列的二分 -24- 1310190 之一或整列的四分之一。單元子集可能是一連續鄰近單元 或每隔一單元，或每隔預定數目單元。 在圖8A的實施例中’將有p數目讀/寫模組，每一個 用於p單元的每一區段。當每一堆疊正爲k記憶體單元服 務時，堆中的讀/寫堆疊的總數因此被指定爲r = p/k。在 P = 512位兀組及r = 8的例子中，r = 512。 如上述’在高密度和高性能記憶體中所遇到的問題之 一係需要平行i賣取和程式化一區段鄰近列單元及難以爲每 一單元容納讀/寫模組。 藉由圖8 B所示的周圍電路形成在記憶體陣列的相對 側上之較佳實施例減輕容納問題。當讀/寫電路37〇A, 3 7〇B形成在記憶體陣列3 00的相對側上時，然後—半的p 單元區段將自陣列的頂側被存取，而另一半將自陣列的底 側存取。如此，在每一側上將有p/2數目讀/寫模組。因 此’在每一側上的讀/寫堆疊400將只需要平行爲p/2數 目位元線或記憶體單元服務，如此，堆中讀/寫堆疊的總 數被指定成r = p/2k。在p = 512位元組及k = 8的例子中 ’ r爲2 5 6。此意謂與圖8 A所示的實施例相比，在記憶體 陣列的每一側上只需要讀/寫堆疊4 0 0的一半。 在容納或其他考慮要求更低密度的其他實施例中，一 列單元被分成單元的兩或更多交插區段。例如，單元的— 區段包含來自偶數行的單元和單元的另一區段包含來自奇 數行的單元。如圖8A及8B所示，區段多工器3 50或 350A及35〇B將用於切換一堆分開讀/寫堆疊到偶數或奇 1310190 數區段。在圖8 B的實施例中，在陣列的每一側上具有 p/4數目讀/寫模組。在此例中，在每—相對側上的讀/寫 磨堆疊數目是r = p/4k。如此’更多空間被提供以安裝更 少的讀/寫模組，但是以減低性能爲代價，並且讀/寫區段 也不再鄰近。 圖10爲自一疊讀/寫模組所構成的分開讀/寫堆疊之 詳圖。分開讀/寫堆疊400實質上包括k數目的讀/寫模組 ’透過k數目的位元線服務k數目的記憶體單元。一如在 圖7所示的讀/寫模組200可見一般，其包含比記憶體單 元還多的電路元件，因此，將無法容納在其寬度實質上是 由記憶體單元的寬度所界定之一行內。依據讀/寫模組200 的精密複雜及特徵其能夠輕易佔用，例如，在八到1 6或 更多行（即k〜8到1 6或更多）之間。每一·讀/寫模組具 有橫跨在諸如k等足夠數目的行上方之寬度。此意謂爲了 爲每一行服務，相等數目的模組，k，必須堆疊在那些橫 跨行內。例如，若每一讀/寫模組具有1 6行的寬度，則就 讀/寫電路只在一側上之圖8A的實施例而言，堆疊將包含 十六讀/寫模組。圖8B的較佳實施例中，讀/寫電路形成 在陣列的頂部及底部上，使得在每一端存取八位元線，堆 疊將是八個讀/寫模組深。 本發明的一重要特徵係實施精密複雜讀/寫模組200， 同時高緊密。藉由將p讀/寫模組的區段分成共用更少數 目的（即r )讀/寫模組共同部位220之p讀/寫模組核心 部位2 1 0使之成爲可能。（見圖7和圖1 〇 ) -26- 1310190. 圖1 〇圖解服務k位元線的讀/寫堆疊400被分成堆疊 核心部位4 1 0和堆疊共同部位420。堆疊核心部位4 1 0包 含k讀/寫模組核心，諸如圖7 A或圖7B所示的核心2 1 0 等。堆疊共同部位420包含一讀/寫模組共同部位，諸如 - 圖7A所示的共同部位220。分成核心部位和共同部位係 . 依據核心部位皆被同時或平行操作之原則。在此例中，當 記憶體單元的對應區段被平行感測時，其將包括感測放大 器212和SA/位元線鎖存器210 (見圖7B )。在記憶體單 鲁 元的區段被平行感測之後，藉由更少的共同部位以串列方 式處理感測結果。核心部位4 1 0和共同部位420每一個之 間的通信係經由在堆疊匯流排控制器4 3 0控制之下的堆疊 匯流排43 1。此藉由來自運轉堆中所有堆疊之控制器的諸 如4 1 1 -k和42 1等控制線加以完成。 此共用規劃避免讀/寫電路中的冗餘。若k = 8，則每 一堆疊內大約八分之七的共用部位不在被需要。就整個讀 /寫電路而言，此大約總計廢除總數r*(k-l)的共同部位， # 使得大大節省積體記憶體晶片上的空間。如上述，此可減 少讀/寫電路所佔用空間達5 0 %之多。 圖11A圖解圖10所示的讀/寫堆疊核心410之實施例 ，其中堆疊中的每一感測放大器位在接近其結合的位元線 鎖存器。感測放大器和位元線鎖存器類似於圖7的讀/寫 模組核心部位2 1 0所示的那些。讀/寫堆疊核心4 1 0包含k 感測放大器212-1到212-k和k位元線鎖存器214-1到 2 1 4-k，並且被組成位元線鎖存器接近爲同一位元線服務 -27- 1310190 之感測放大器。例如，位元線鎖存器2 1 4 · 1接近感測放大 器2 1 2-1，兩者皆耦合於位元線1。位元線鎖存器和感測 放大器每一個都經由堆疊匯流排431 (見圖10)與讀/寫 堆疊400中的其他組件通信。 圖11B圖解圖1〇所示的讀/寫堆疊核心410之另一實 施例，其中堆疊中的個別感測放大器形成一叢集和個別位 元線鎖存器形成另一叢集。讀/寫堆疊核心410包含k感 測放大器2 1 2 -1到2 1 2 - k和k位元線鎖存器2 1 4 - 1到2 1 4 -k。讀/寫堆疊核心4 1 0被組成所有k位元線鎖存器都在彼 此相鄰的叢集中和所有k感測放大器都在彼此相鄰的另一 叢集中。例如，位元線鎖存器2 1 4- 1到2 1 4-k形成一叢集 和感測放大器2 1 2-1到2 1 2-k形成另一叢集。位元線鎖存 器和感測放大器每一個都透過控制線4 1 1經由在堆疊匯流 排控制器控制之下的堆疊匯流排43 1 (見圖1 〇 )與讀/寫 堆疊400中的其他組件通信。 圖12爲圖10的讀/寫堆疊共同部位之詳圖。讀/寫堆 疊共同部位420實質上包含諸如圖7之共同部位220等的 讀/寫模組共同部位之拷貝。其包含處理器222、資料鎖存 器堆疊224。在一實施例中，資料匯流排23 1耦合於處理 器222和資料鎖定堆疊224，同時也透過處理器222耦合 於堆疊匯流排43 1。在另一實施例中，資料匯流排23 1是 堆疊匯流排43 1的延伸。堆疊匯流排43 1 (見圖1 〇 )使能 夠在讀/寫模組核心4 1 0和共同部位4 2 0之間通信。在此 方式中，個別讀/寫模組核心2 1 0能夠共用共同部位420。 1310190 透過控制線42 1藉由來自堆疊匯流排控制器的控制和時脈 信號加以控制處理器222和資料鎖定堆疊224和堆疊匯流 排431的操作。 分開讀/寫堆疊400中的各種組件之操作類似於有關 圖7的分開讀/寫模組200之一般說明者。因爲在多數讀/ 寫模組核心間共用堆疊共同部位所節省的空間，所以精密 複雜且特徵豐富的讀/寫模組是可能的。例如，處理器222 也能夠用於執行精細的邊際估算和靜態及動態資料處理， 包括錯誤校正 堆疊匯流排 根據本發明的另一觀點，串列匯流排被用於分開讀/ 寫堆疊400內的各種部位之間的通信。串列匯流排431互 連讀/寫模組共同部位420與在堆疊匯流排控制器43 0控 制之下的任一個讀/寫模組核心4 1 0。堆疊匯流排控制器 430充當主控制資料何時和何處被傳送在讀/寫堆疊400內 的各種部位之間的匯流排。 參照圖1 0 -1 2，當記憶體單元被定址時，藉由諸如感 測放大器2 1 2-k等一感測放大器感測其源極-吸極電流。 感測放大器21 2-k的數位輸出被放在堆疊匯流排431上， 然後被處理器222拾起。藉由堆疊匯流排控制器43 0控制 匯流排時序。處理器222與有關狀態資訊一起處理感測放 大器輸出資料以獲得定址單元專用二進制讀取資料。然後 ’該二進制資料將被放在堆疊匯流排4 3 1上並且藉由與位 -29- 1310190 元線k結合的資料鎖存器拾起。此外’堆疊匯流排控制器 43 0保證自感測放大器2 1 2-k衍生的二進制資料到與之結 合的資料鎖存器。 在程式化操作的查驗步驟中，感測放大器的數位信號 指出定址記憶體單元是否已程式化到想要的位準。若已達 到想要的位準，則處理器222透過堆疊匯流排43 1發送控 制信號到對應位元線鎖存器。例如’位元線鎖存器2 1 4-k 可被設定成對應於被牽引到預設電壓（如Vdd )的位元線 k之狀態以防止進一步程式化耦合的記憶體單元。在另一 實施例中，可藉由專用鎖存器實施程式設計閉鎖鎖定，並 不一定要耦合以控制位元線上的電壓，但是經由定址字線 耦合以控制程式化電壓。 k讀/寫模組核心2 1 0的分開和共用共同部位420意味 通信通道被建立在分開部位之間。參照圖7，可見到至少 有兩連接在核心部位21 0和共同部位220之間。如此，好 像需要至少2k連接。這些是除了在k到2k行的寬度內設 置指定總數3 k連接之k位元線連接之外的連接。如此， 至少每一行必須容納1.5傳導線。通常，在每一行內具有 最少的傳導線，使得每一線的寬度及因此的傳導性最大化 較佳。 堆疊匯流排43 1的實施使分開讀/寫堆疊400的各種 部位之通信線數目可減少。在較佳實施例中，使用僅具有 一線的串列匯流排實施。在此每一堆疊佔用2k行之方式 中，除了 k現存位元線之外，只需一傳導線，總計爲總數 -30- 1310190 k + 1的傳導線。此能夠使每一行必須容納大約0 · 5傳導 線，此意謂每一傳導線能夠大約是兩行寬度。具有串列匯 流排架構之讀/寫堆疊也使規劃更自由，使得堆疊內的個 ‘ 別部位之配置（例如見圖11 Α和1 1 Β )能夠根據特定考慮 - 被最佳化。 - 緊密I/O賦能資料鎖存器堆疊 根據本發明的另一觀點，與讀/寫感測放大器的區段 Φ 結合之一組I/O賦能資料鎖存器被實施成有效空間移位暫 存器的一部分。 如上述，在讀取操作中，感測放大器2 1 2的輸出信號 由處理器2 2 2解釋並且轉換成二進制格式。在兩狀態記憶 體實施中，轉換的資料總計爲二進制資料的一位元。在多 狀態實施中，轉換的二進制資料將大於一位元。因此，就 二進制資料的每一位元而言，具有對應的資料鎖存器在一 組資料鎖存器間。在程式設計操作期間，同一組資料鎖存 鲁 器被使用當作程式設計資料鎖存器。程式化的資料透過資 料匯流排自主機/控制器發送到記憶體晶片，並且儲存在 同一組資料鎖存器。就本說明的目的而言，應明白在多狀 態例子中鎖存器是陣列。 參照圖12，緊密資料鎖存器堆疊224包含對應於k 感測放大器之一疊k資料鎖存器。因爲這些資料鎖存器利 用資料匯流排2 3 1交換其讀取資料或寫入資料，所以實施 資料鎖定堆疊當作移位暫存器，使得儲存在其中的平行資 -31 - 1310190 料被轉換成資料匯流排專用串列資料較佳，反之亦然。在 較佳實施例中，對應於P記憶體單元的讀/寫區段之所有 資料鎖存器能夠被連結在一起以形成區段移位暫存器，使 得一區段資料能夠藉由連續在資料匯流排中傳送或連續自 資料匯流排傳送出加以輸入或輸出。尤其是，一堆r讀/ 寫堆疊被安排時間，使得每一組資料鎖存器將連續資料移 動到資料匯流排中或移出資料匯流排，好像它們是整個讀 /寫區段之移位暫存器的一部分。 圖13A圖解移位暫存器的習知實施。移位暫存器被 實施成一連串主-從正反器Mi, Si,…，Mk，Sk。當利用此 類型移位暫存器實施資料鎖存器堆疊224時，資料經由~ 連串主-從正反器連續移動。在每一區段邊緣，鏈中的所 有正反器被同時操作及鏈中的資料被其中一正反器移動。 分派一從屬正反器給每一主正反器，在主正反器本身被重 寫之前，保證拷貝到從屬正反器之每一主正反器的內容。 此類型移位暫存器可視作需要2k儲存器用以保留和移動 k數目的資料位元之兩倍耗用時間的、2k移位鎖存器〃。 圖13B爲利用圖13A的主-從正反器實施載入資料到 資料鎖存器堆疊的表格。藉由鎖存器堆疊控制器224 (見 圖10)提供一連串時脈信號CLKh CLK2，CLK3，…，並 且應用到所有正反器當作串列資料D 1，D2，D3,…，饋入 到移位暫存器。在第一時脈循環CLKi*，第一資料D! 被鎖定到第一主正反器。在第一時賣信號的下降邊緣 CLK”中，M!中的資料D,也被鎖定到第一從屬正反器Sl 1310190 。在第二時脈信號CLK2中，當第一資料D1g Si載入到 第二主正反器M2時，下一資料D2載入到。接下來的 步驟直接重複所說明的前一步驟，直到資料的所有項目都 移位到鎖存器堆疊224。可瞭解載入資料的k項目需要k 時脈循環。 應明白就多狀態記憶體而言，每一主正反器，Μ，及 從屬正反器，S，變成具有所需的資料位元數目相稱之次 元的陣列。例如，就4狀態記憶體陣列而言，將由兩二進 制位兀資料編碼狀態。Μ各自表示兩位元的每一個之M(l) 及M(2)' S則表示S(l)及S(2)。如此，將藉由Μ!(1)， S“l)，M!(2)，s“2)，M2(l), S2(l)，M2(2)，S2(2)，…，Mk(l)， S“ 1), Mk(2), Sk(2)。 圖14A圖解緊密鎖存器堆疊224的一較佳實施例。 鎖存器堆疊224包括具有從屬連結模組Si 520，接著一連 串主連結模組Mk，…，M2, 510的鏈。該鏈在從屬連結 模組Si 520具有I/O端501。資料D1; D2，…，Dk自I/O 線移到鏈並且自M i端移出鏈。來自Μ!的資料輸出經由 輸出線驅動器5 3 0路由到1/ 0線5 0 1。 輸出線驅動器包括由線5 3 3中的READ信號閘控的電 晶體5 3 2及由電晶體5 3 6選擇性分流之反相器5 3 4。當電 晶體5 3 6的閘5 3 7之控制信號INVERT*是HIGH時，反相 器534是在活動中的並且逆轉來自Μι的輸出信號。否則 ’反相器5 3 4被繞過及來自Mi的輸出信號出現在I/O線 5 〇 1。藉由堆疊匯流排控制器43 0透過控制線42 1 (見圖 -33- 1310190 1 2 )提供操作資料鎖存器堆疊2 2 4所需的控制信號r e A D 、INVERT*、和其他控制及時序信號。 圖14A的資料鎖存器堆疊224可被視作、、k + 1〃緊 密移位暫存器，包含用以保留k位元資料之k主連結模組 5 1 〇及只使用一從屬連結模組5 2 0暫時緩衝資料。從屬連 結模組5 2 0係用於沿著鏈幫助拖動項目，而不要在處理中 遺漏儲存資料。與圖13A及138的，2k移位暫存器〃比 較，此鎖存器堆疊的實施幫助減少一半所需的鎖存器數目 。在稍後將說明的其他實施例中，k主連結模組可共用多 於一個的從屬連結模組’但是通常從屬模組數目實際上少 於主模組數目。 圖MB爲主或從屬連結模組510, 520的一實施例。 該連結模組的一新特徵係其能夠選擇性運轉成反相器或鎖 存器。連結模組具有輸入5 0 1和輸出5 5 1。輸入5 0 1自鏈 中的前一連結模組之輸出接收資料輸入。控制信號InCLK 所控制的電晶體5 1 2當作輸入資料用閘。當控制信號是 HIGH時，資料被允許進入連結模組。當控制信號是L〇w 時，資料被禁止到模組。若資料被許可時，其鎖定到由一 對反相器550，560所形成的鎖存器，或當一反相器560 失能時由另一反相器550逆轉。可在輸出551存取鎖定資 料，但藉由控制信號OiitCLK所控制的電晶體5 1 4閘控。 圖14C爲當控制信號LH/IN V*是HIGH (高）時，圖 1 3 B的連結模組充作鎖存器之槪要圖。當反相器5 6 0被在 其閘具有控制信號LH/INV*之串列電晶體5 62選擇性賦能 -34- 1310190 時鎖存器被賦能。賦能反相器5 60與反相器5 5 0 —起當作 鎖存器，鎖定輸入資料。 圖14D當控制信號LH/INV*是LOW (低）時，連結 模組充作反相器之槪要圖。在此例中，反相器560失能， 輸入資料只通過反相器5 5 0。 鏈中的每一連結模組5 1 0或5 2 0因此可選擇性當作反 相器或鎖存器。利用適當控制其個別鏈模組影響鏈的資料 輸入、鎖定、或輸出。藉由堆疊匯流排控制器430透過控 制線42 1 (見圖1 2 )提供控制信號。 圖1 5 A圖解載入四資料位元到利用圖1 4 A之緊密資 料鎖存器堆疊所實施的資料鎖存器堆疊內。使用四資料位 元當作一例子，其中k = 4。通常視需要，資料鎖存器堆 疊能夠保留不同數目的資料位元k。在程式化之前，資料 鎖存器堆疊載入有成被程式化的資料，諸如各自相繼出現 在時脈循環CLK1; CLK2，CLK3,及CLK4的 I/O線501上 (見圖14A)之D!，D2，D3，D4。就在CLK!之前，個別連 結模組的狀態（Μ !, M2，M3，M4，S !)都被設定成運轉當 作反相器（見圖 14C )，即（INV，INV，INV，INV，INV ) 。在此方式中，在CLK^m，資料D*i出現在IVh。在下一 邊緣，在CLK*!(未明確圖示）中，變成鎖存器（見 圖14D)，保留D、並且自鏈去耦。就在CLK2之前’鏈 中其他連結模組的狀態都被設定成運轉當作反相器，即（ LH，INV, INV, INV, INV)。在此方式中，資料D * 2出現 在M2。在clk*2 (未明確圖示）中，M2也變成鎖存器’ -35- 1310190 保留d2並且自鏈去耦。當D*3及D4各自被鎖定到M3及 M4時，類似過程發生在clk3及clk4。如此，在四時脈 循環之後，四資料位元被載入到四主鏈模組Mls M2，M3, m4中。在一較佳實施例中，額外的時脈循環，CLK5，使 - M i中的資料拷貝可被儲存在從屬鏈模組S !。此是爲了幫 — 助後面有關圖1 5 C所說明之後續破壞性模式讀取。 圖1 5 B圖解自圖1 5 A的資料鎖存器堆疊讀取四資料 位元之破壞性模式。如圖1 5 A所示，在四時脈周期之後 鲁 ’資料鎖存器堆疊完全載入。在圖15B中，在CLK!期間 ，中的資料D、在利用輸出線驅動器53 0調整其相位 之後被讀取。在CLK2期間，主鏈模組M i運轉當作反相 器（見圖14C) ，M2中的資料D2被路由通過Ml並且在 利用輸出線驅動器5 3 0調整其相位之後被讀取。同樣地， 在CLK3及CLK4期間，資料d3及D4如此被讀取。因此 ，在四時脈周期中讀取四位元資料。然而，在此破壞模式 讀取操作之後，儲存在鎖存器堆疊的原始資料被破壞。 φ 圖15C圖解自圖i5A的資料鎖存器堆疊讀取四資料 位元之保留模式的另一較佳實施例。如圖15A所示，在 四時脈周期之後’資料鎖存器堆疊完全載入。可看出若被 讀取位元是在鏈的輸出端，即M i，則其能夠容易被讀取 而不會影響鎖存器堆疊中的資料。當鎖存器堆疊完全被載 入時’ 是在Mi並且容易被讀取。爲了讀取其他位元資 料，鏈自己本身成迴路’並且從屬連結模組81被支持拖 動鏈模組間的位元’及繞著迴路轉動位元。如此，爲了讀 -36 - 1310190 取資料D 2，其必須先被轉動到μ !而不會破壞其他資料。 在圖15C中，Di的拷貝已被儲存在Si中。在clk^ 期間，只有主連結鎖存器Mi變成反相器（見圖14c)， 及在CLK”時，Μ]中的資料Da被傳送Μι及利用…鎖 定資料D2。如此，D i轉動到S i及£>2轉動到μ !當作〇 * 2 。在CLK2期間’只有變成反相器，及在CLK*2時， Μ3中的資料D3被傳送Μ 2及利用Μ 2鎖定資料D 3。如此 ’ D3現在轉動到Mr同樣地，在（：]^3及CLK4期間，資 料D4轉動到M3及來自S!的Dt拷貝轉動到m4。如此， 在四時脈循環之後’藉由沿著鏈的一連結膜組轉動主連結 模組間的四位元資料。尤其是，D2現在在並且能夠在 CLK5期間被讀取。同時’ d2的拷貝儲存在S!以繼續下一 回旋轉。如此’採用四加一時脈循環以藉由放在鏈中的其 中一個轉動四位元資料。換言之，就保留模式讀取而言， 將採用k(k+1)時脈循環讀取k位元資料。例如k = 4，則 將採用20時脈循環。 圖16A圖解圖14A所示的、k+l 〃資料鎖存器堆疊之 另一實施例。k主連結模組5 1 0分成幾個平行分支，每一 個皆共用一從屬連結模組5 2 0。例如k = 4，則將被分組 成每一個皆具有兩主連結模組的兩分支，如共用81的Ml M2當作一分支而共用S2的M3, M4當作第二分支。個別分 支的操作類似於有關圖1 5 C所說明的單一分支操作。如此 ’在保留讀取模式中，將採用2(2+1) = 6時脈循環轉動和 讀取儲存在第一分支的兩位元0!及D2。對第二分支中的 -37- 1310190 兩位元D3及D4也一樣。與圖15C所說明的例子之二十循 環比較，此例將使用總數十二時脈循環讀取所有四位元。 如此’可看出所需鎖存器數目和自鎖存器讀取速度之 間的權衡。使用的從屬鎖存器數目越少，循環時間越長。 · 圖16B圖解圖14A所示的''k+l"資料鎖存器堆叠之 - 另一較佳實施例。k主連結模組5 1 0被分組成平行分支， 除了所有分支共用諸如S1等同一從屬連結模組5 2 〇之外 其他都類似於圖1 6 A所示者。例如k = 4，則其被分組成 | 兩分支，每一個皆具有兩主連結模組，諸如M l5 M2當作 一分支而Μ 3, M4當作第二分支等。兩分支共用同一從屬 連結模組S i。當第一分支被讀取時，透過Μ!，M2及S ,做 轉動。當第二分支被讀取時，透過M3, M4及31做轉動。 在此例中，將使用六時脈循環讀取Di及D2，和其他六時 脈循環讀取D3及D4，如同圖16A的例子一般，需要總數 12的時脈循環讀取四位元。然而，只使用一從屬連結模 組 520 。 · 圖1 7圖解從屬連結模組的另一較佳實施例。因爲從 屬連結模組5 20的數目相當小，典型上每一堆疊只有一個 ，其能夠位在處理器222 (也見圖1 2 )。在較佳實施例中 ，從屬連結模組共用已由處理器222在使用的鎖存器或暫 存器。 雖然已由特定實施例說明本發明的各種觀點，但是應 明白本發明擁有附錄於後的申請專利範圍之所有範圍內的 保護權。 -38- 1310190 【圖式簡單說明】 圖1 A-1 E槪要圖解非揮發性記憶體單元的不同例子。 . 圖2圖解記憶體單元的NOR陣列例子。 : 圖3圖解記憶體單元的NAND陣列例子’諸如圖1D - 所示者。 圖4圖解在任一時間浮動閘可儲存之四種不同電荷 Q 1-Q4的源極-吸極電流和控制閘電壓之間的關係。 鲁 圖5槪要圖解藉由讀/寫電路透過列及行解碼器可存 取之記憶體陣列的典型配置。 圖6A爲個別讀/寫模組的槪要方塊圖。 圖6B爲習知上藉由一疊讀/寫模組實施例之圖5的讀 /寫堆疊。 圖7 A爲根據本發明的較佳實施例分成核心部位和共 同部位之個別讀/寫模組之槪要方塊圖。 圖7B圖解圖7A所示的讀/寫模組之核心部位的另一 φ 較佳實施例。 圖8A槪要圖解根據本發明的一實施例之具有一堆分 開讀/寫堆疊的緊密記憶體裝置。 圖8B圖解圖8A所示的緊密記憶體裝置之較佳配置 〇 圖9更詳細槪要圖解被組成一堆分開讀/寫堆疊之圖 8A或8B所示的讀/寫電路。 圖1 〇爲自一疊讀/寫模組所構成的分開讀/寫堆疊之 -39- 1310190· 詳圖。 圖1 1 A圖解圖1 0所示的讀/寫堆疊核心4 1 0之實施例 ’其中堆疊中的每一感測放大器位在接近其結合的位兀線 鎖存器。 圖1 1 Β圖解圖1 0所示的讀/寫堆疊核心4 1 0之另一實 施例，其中堆疊中的個別感測放大器形成一叢集及個別位 元線鎖存器形成另一叢集。 圖12爲圖10的讀/寫堆疊共同部位之詳圖。 圖1 3 Α圖解移位暫存器的習知實施。 圖13B爲利用圖13A的主-從正反器實施載入資料到 資料鎖存器堆疊的表格。 圖14A圖解緊密鎖存器堆疊的較佳實施例。 圖1 4 B爲主或從屬連結模組的實施例。 圖14C爲當控制信號LH/INV*是HIGH (高）時，圖 13B的連結模組充作鎖存器之槪要圖。 圖14D爲當控制信號LH/INV*是LOW (低）時，圖 1 3 B的連結模組充作反相器之槪要圖。 圖15A圖解載入四資料位元到利用圖14A之緊密資 料鎖存器堆疊所實施的資料鎖存器堆疊內。 圖15B圖解自圖15A的資料鎖存器堆疊讀取四資料 位元之破壞性模式。 圖15C圖解自圖15A的資料鎖存器堆疊讀取四資料 位元之保留模式的另一較佳實施例。 圖16A圖解圖14A所示的''k+1〃資料鎖存器堆疊之 1310190 另一實施例。 圖16B圖解圖14A所不的 k+Ι 資料鎖存益堆暨之 另一較佳實施例。 圖1 7圖解從屬連結模組的另一較佳實施例。 【主要元件對照表】 10 記憶體單元 10' 記憶體單元 12 溢出通道 14 源極 16 吸極 20 浮動閘 20' 浮動閘 2 0" 浮動閘 30 控制閘 30' 控制閘 3 0" 控制閘 34 位元線 36 位元線 36 操縱線 40 選擇閘 42 字線 50 反及單元 54 源極終端
-41 - 1310190 56 吸極終端 100 記憶體陣列 13 0 列解碼器 160 行解碼器 170 1買/寫電路1 7 0 180 讀/寫堆疊 190 讀/寫模組 200 讀/寫模組 2 10 核心部位 2 11 位元線 2 12 感測放大器 2 12-1 感測放大器 2 12-2 感測放大器 2 12-k 感測放大器 2 14 位元線鎖存器 2 14-1 位元線鎖存器 2 14-2 位元線鎖存器 2 1 4-k 位元線鎖存器 2 16 驅動器 220 共同部位 222 處理器 223 輸入線 224 資料鎖存器 226 輸入/輸出介面 資料匯流排 記憶體陣列 控制電路系統 狀態機器 晶片上位址解碼器 電力控制模組 列解碼器 列解碼器 列解碼器 區段多工器 區段多工器 區段多工器 行解碼器 行解碼器 行解碼器 讀/寫電路 讀/寫電路 讀/寫電路 讀/寫堆疊 核心堆疊部位 控制線 控制線 控制線 共同堆疊部位 -43 - 控制線 堆疊匯流排控制器 互連匯流排 輸入/輸出線 輸入 主連結模組 電晶體 電晶體 從屬連結模組 輸出線驅動器 電晶體 線 反相器 電晶體 閘 反相器 輸出 反相器 串列電晶體 記憶體電晶體 源極選擇電晶體 吸極選擇電晶體 電晶體 電晶體 -44-