TWI293765B - Planar inductor with segmented conductive plane - Google Patents

Description

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發明之界定範圍 本發明一般係有關一些積體電路。更明確地說，本發 明係論及一些具有一擁有一分段傳導平面之高品質電感器 的積體電路。 發明之背景 由於許多包括成本、尺寸、和可靠度等之考量，彼等 電感為業已被製作在積體電路上面（Ic)，而非為一些耦合 至1C之接腳的外部組件。該等電感器典型地係具有一位於 1C某一薄層内之平面上的螺旋結構。就許多包括射頻（RF) 電路之應用例而言，使具有一高Q (品質因數）之平面式 電感器，係一重要的必要條件。一電感器之Q值，係與其 電感器内在一振動周期内所儲存之磁能除以該電感器内所 消耗之能量成比例。一電感器内所儲存磁能之量，係正比 於此電感器之電感值。一電感器内所消耗之能量，係依賴 於彼等與該電感器相聯結之電阻性元件。 僅僅是將一螺旋平面式電感器製作在一 Ic上面，並不 會產生一南Q值之裝置。第1圖係例示一積體電路1〇上面所 形成之典型螺旋形電感器12的一個剖面圖。此螺旋形電感 器12，係由其積體電路製作程序期間所形成之金屬層製作 成。該螺旋形電感器12之第一端部14，通常係連接至一與 螺旋形電感器12在同一層上面之電路跡線。該螺旋形電感 态之弟二端部16，通常係經由一通路連接至另一位在另 金屬層上面之電路跡線。此等金屬層係以絕緣層18分開。 第2圖係一可描繪第i圖中所示螺旋形電感器丨2加上 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 請 先 閲 讀 背 意 事 項 再 填 本 頁 蠖 訂·

4 1293765 A7 ______B7_ 五、發明説明（2 ) 其相聯結之寄生電容、電阻、和電感之等效電路。 誠如上文所述，該等與電感器相聯結之電阻性元件中 (請先閲讀背面之注意事項再填寫本頁) 所消耗之電功率，將會對電感器之Q值，造成不良之影響。 第2圖中所示之電阻性元件Rs、RSUB，將會消耗電功率。

Rsub係表示其電阻性基質。彼等電感器12與基質接地22間 之電壓，將會在彼等絕緣層18與基質2〇間建立一電場。.若 此電壓有變化，其所成之變化電場，將會引起一流經其基 貝20之電流。此流經電阻性基質而以rsuB表示之電流，將 會消耗電功率。此因rsub所致之損失，將會限制到一電感 器之Q值。 在试圖改良電感器之性能中，R. Merrill et al•在1995 年國際電子裝置會議和1996年Santa Clara Valley Section冬 季半日座談會中之”〇ptimizati〇n 〇f high Q integrated multi-level metal CMOS，”（高Q值積體多層金屬CMOS之最 佳化），建議在該等電感器與基質間，放置一接地屏蔽或傳 導平面。第3圖係例示一具有一在彼等電感器12與基質2〇 間之傳導平面32的螺旋形電感器12。此接地之傳導平面， 係使該等電感器與基質成.電氣隔離，以及可排除該電感器 之電場穿透進該基質内所致之損失。然而，該電感器内流 動之電流’將會在該傳導平面中產生渦流，此將會產生一 與該電感器之磁場相反的磁場，而造成一減小之淨磁場。 此減小之淨磁場，將會降低其有效電感，以及限制其電感 為之Q值。因此，q中因Rsub之降低或消除所致任何之增 並’可能會因上述減小之淨磁場所致電感值之降低而被抵 ^尺度^國國家標格（210X297公釐) ΓΤ- 1293765

發明説明 消。 為更佳地控制該傳導平面中流動之渦流，^ a:·在美國專利編號第5,76M56號中，建議自 “之端緣朝3平面式電感器結構之中心、延伸的節段製造 出上述之傳導平面。第4、5、6圖係顯示該傳導平面^之三 種不同類型的修飾體，其中之傳導平面，係位於該等螺旋 形電感器12與基質20間，以及該傳導平面係成分段式。為 防止屑机/ “玄平面之外緣的流動，在其一外緣中佈置一間 隙9“此間隙應夠大，因為一小間隙係作用為一電容器。 在某一定頻率下，此電容器將會作用為一短路，以及將會 有渦机^该傳導平面之周緣流動，而造成一較低之電 感。為具有-大間隙，該傳導層勢必要蓋住一較該螺旋導 體所覆蓋之區域為大的區域。容許該傳導層蓋住一較大之 區域，將會妨礙在-晶片上面達成一相當高密度之裝置。 高密度除其他利益外，可容許經濟地生產可靠之產品。此 外，由於該間隙所致之電容值，無法完全被抵消，其中存 在有一頻率，超過其便會因渦流之流動而使電感器具有一 低Q值。 誠如上文所說明，現有之解決方案，並無法提供許多 電子電路所必需相當高Q值之電感器。此外，現有之電感 器和彼等對應之傳導平面，將需要一相當大面積之晶片空 間。結果，所希望的是提供許多電子電路所必需相當高q 值之電感器’和彼等需要一相當大面積之晶片空間的電感 器。 (請先閲讀背面之注意事項再填寫本頁)

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五、發明説明（4 ) 本發明之概要 根據本發明之一實施例， 厅°兄明係一積體電路電感器 結構。此積體電路電感器結構，係具有—佈置在—電感器 嫌土貝此、α構亦具有多重位於該等基質與電感器間 之傳導性分段。此等傳導性分 1又，大體上係連接在該電感 裔之中心下方的某一點處。i _ 、 -、、、巴緣層係位於該等電感器 與傳導性分段之間。 圖示之簡單說明 _本發明係藉由所附屬緣圖之圖示中的範例，來加以例 不’但無限制意’其中相同之參考數字，係表示類似之元 件，以及其中·· 、第1圖係例示一積體電路上面所形成之典型螺旋形電 感器的一個剖面圖； 第2圖係例示第丨圖中所示平面螺旋形電感器加上其 寄生電容之等效|路； 第3圖係例示一在該等電感器與基質間之傳導平面和 螺旋形電感器的剖面圖； 第4圖係例示一電感器和一分段之電導性屏蔽的剖面 圖； 第5圖係例示另一電感器和一分段之電導性屏蔽的剖 面圖； 第6圖係例示另一電感器和一分段之電導性屏蔽的剖 面圖； 第7圖係例示一電感器和一包括多重根據本發明之 1293765 A7 B7 五、發明説明（5 ) 實施例的電導性屏蔽之電導性屏蔽的剖面圖； 第8圖係例不-根據本發明之一實施例的電導性屏蔽 中之電場線和電流； 第9a圖係例tf根據本發明之一實施例而具有分段和 細絲的電導性屏蔽有關之樣式； 第9 b圖係例示—電導性屏蔽之傳導性分段有關的樣式； 第9c圖係例示-電導性屏蔽之細絲有關的樣式； 第9 d圖係例TF H不同於該等傳導性分段所在 薄層之薄層的細絲有關之樣式；而 、第10圖則係顯示-典型之積體電路結構8〇之剖面透 視圖，其中可製作i旋形電感器和電導性屏蔽。 較佳實施例之詳細說明 所說明係一積體電路有關之電感器，其中之積體電 路，係包括-位於該等電感器與基質間之接地屏蔽或傳導 平面。在以下之說明中，基於解釋之目地，將依序列舉許 多特定之細節，藉以對本發明提供一完全之理解。然而， 本技藝之專業人s將可輕.易理解，本發明可實現於多種 積體電路中，特別是射頻（RF)電路，而不必此等特定之 節。在其他之實例十，習知之運作、步驟、功能、元件並 未顯示，以避免模糊了本發明。 彼等零件之說明在呈現上，係使用本技藝之專業人員 -般採用之術語，藉以將彼等類似基質、殿積、接地、磁 場、電場、渴流、等等之内容，傳遞給本技藝之其他專業 本紙張尺度適用t國國家標準（CNS) A4規格（210X297公愛： 之 (請先閲讀背面之注意事項再填窝本頁)

、一吓— 1293765 A7 ____B7_ 五、發明説明（7 ) 場線702，將會終止於該等傳導性分段732a或細絲73孔處。 電流704係自該等電場線之終止點，流至一以電氣連接至一 傳導性分段之低阻抗參考電壓。 此外，由於彼等端部732al並不相交，以及彼等端部 732bl並不相交，其中並無需要使彼等傳導性分段732&和細 絲732b，實質上延伸超過其直接在電感器712下方之區域。 結果，就一電感器跡線所佔有之即定面積而言，本發明之 傳導式分段和細絲所佔有之面積，係小於其先存技藝式分 段電導性屏蔽所必需之面積。某些先存技藝式分段式電導 性屏蔽，係在一周邊區域内具有一間隙。為使此間隙較大， 該周邊區域係佈置在一不直接在該電感器下方之區域内。 因此，其電感器結構所必需之區域，係該傳導式屏蔽所佔 冑之較大區域，而非其電感器跡線所必需之區域。同理， 某些先存技藝式分段屏蔽，係具有一連續周邊區域，若其 周邊區域大體上係直接在其電感器跡線下方，其中便會有 一渦流流動。由於渦流係不利的，該周邊區域係被放大， I 使八大體上不直接在其電感器跡線下方，而使得其電導 性屏敝所佔有之面積，略.微大於其電感器跡線所佔有之面 積。 第9a圖係例不一根據本發明之一實施例而具有分段和 細絲的電導性屏蔽有關之樣式。此樣式910可於一電導性屏 蔽之分段和細絲位於一積體電路之一平面或薄層内並以相 同之材料製成時被使用。第9b圖係例示一電導性屏蔽之分 段有闕的樣式。第9c和_係例示一傳導屏蔽之分段有闕 (⑽ A·格⑵—-

I (請先閲讀背面之注意事項再填寫本頁)

、^τ— 1293765 A7 ------- —__B7_ 五、發明説明（8 ) 的樣式。彼等樣式92〇連同930或可於該等分段和細絲 、不同之材料製成時被使用。換言之，彼等樣式連同 和940 ’可用來製造—電導性屏蔽，使彼等傳導性分段，在 -積體電路之薄層内，以及彼等細絲，在另一薄層内。 第丨〇圖係顯示一典型之積體電路結構80之剖面透視 圖其中可製作-螺旋形電感器和電導性屏蔽。此結構包 括在其底表面上具有一電導性薄層82之電阻性基質8 i。 在此電阻性基質81的頂表面上，存在有一攙雜區域薄層 83，其係具傳導性，以及可藉由重度攙雜其電阻性基質μ 頁表面來形成。上述之分段傳導平面，可藉由選擇性地 攙雜其電阻性基質以之頂表面，以提供上述分段傳導平面 所希望之形狀，而自該攙雜區域薄層83製作成。舉例而言， /、樣式910可被用來建立該等傳導性分段和此等傳導性分 段之細絲兩者。或者，彼等樣式930或940,可被用來如下 文所說明在該區域83上方之一薄層内建立細絲。 其用來選擇攙雜其電阻性基質81之頂表面的程序，係 與其在製作彼等類似電晶體、二極體、和電阻器等主動和 被動半導體裝置時用纟選.擇攙雜其電阻性S質81之頂表面 的程序相同。彼等主動和被動裝置在一電阻性基質上面之 製作，係一習知之程序，以及本質上係所有積體電路之製 作中的一個處理步驟。 在该攙雜區域83上方，係一第一絕緣薄層料。此絕緣 薄層84可能包括一非傳導性氧化物。在此第一絕緣薄層討 上方，係一多晶矽薄層85。上述之傳導平面，可在製作其 五、發明説明（10 ) 被用來形成-至該螺旋形電感器之一端部的連接跡線。在 該2金屬化薄層上方，係另一絕緣薄層84。其頂部薄層 係一第三金屬化薄層88，其中可形成一螺旋形電感器12。 一傳導平面可在下列之-内形成：攙雜區域薄層83、 多晶石夕薄層85、或第一金屬化薄層％。或者，該傳導平面 可如上文所說明在多於一薄層内形成。特言之，其傳導平 面之傳導性分段，可在一薄層内，以及其細絲可在另一薄 層内。其傳導平面在形成上愈接近其螺旋形電感器，其螺 方疋形電感器相聯結之寄生電容便愈大。典型地，其攙雜 域薄層83，係-離其螺旋形電感器最遠之薄層。然而，該 ^雜區域薄層83 ’依據IC技術，係較該等金屬化薄層^或 f晶石夕薄層85更具電阻性。其多晶石夕薄層85係較其金屬化 溥層86更具電阻性。隨著其分段傳導平面之電阻係數的增 加，此分段式傳導平面所提供之靜電屏蔽作用的有效性將 曰、艾小，以及其電場損失便會增加。此電場損失將會轉換 ^該螺旋形電感器之q值的降低。所以，依據其選擇做為 ^段式傳導平面之薄層，和該等螺旋形電感器與分段式傳 導平面間之距離’彼等螺·旋形電感器損失與螺旋形電感器 電容間，將存在一折衷選擇。 彼等電感器典型地係使用頂部2層金屬薄層來加以具 現，因為此等金屬薄層，對該等屏蔽與基質，係具有最小 之電容值。在上述之範例中，所述之…係具有3層金屬薄 層；所以，使用其第二和第三金屬薄層來建立電感器，係 隶有農的在某些先進之1(2；技術中，有超過5層之金屬薄層

Claims (1)

1293765 8 OO 8 2? ABCD 六、申請專利範園 卜7/ 7年日修正 第90131375號中請案申請專利範圍修正本 95·〇5_26· L 一種積體電路電感器結構，其係包括： 一基質； 一電感器； 5 多重位於此等基質與電感器間之傳導性分段，此傳 導式分段連接至實質上在該電感器之中心的下方之一 點處，且係以一角度間隔方式徑向地向外延伸，該等傳 導性分段中之每一者具有一個別端點，其係與該等其他 個別端點中之每一者電氣隔離；和 一位於該等電感器與傳導性分段間之絕緣薄層。 2·如申請專利範圍第丨項之電感器結構，其進一步包括多 重自該等多重傳導性分段發出之細絲。 3·如申請專利範圍第2項之電感器結構，其中，該等多重 細絲中之每一者具有一遠離發出該等多重細絲之該等 多重傳導性分段之個別端點。 4·如申請專利範圍第3項之電感器結構，其中，每一個別 端點係與該等其他個別端點電氣隔離，使得該等細絲並 未被包括於任何可流動一渦流電流之封閉迴路中。 5·如申請專利範圍第2項之電感器結構，其中，該等多重 傳導性分段與該等多重細絲可對該基質提供阻隔該電 感裔之電氣屏蔽。 6·如申請專利範圍第〗項之電感器結構，其進_步包括多 重位於該等電感器與基質間之薄層，以及其中之多重傳 導性分段，係在該電感器下方之至少一薄層内。 10 15 20 衣紙張尺度適用中麵家襟準（c叫Α4規袼⑺Qx297公着） (請先閎讀背面之注意事項再填寫本頁) 訂---- -I I _ . 15 1293765 、申請專利範圍 A8 B8 C8 D8 5 ο IX 5 IX 經濟部D央椽^.局員工消費合作社印製 智慧財產局 ο 2 •如申請專利範圍第1項之電感器結構，其進一步包括： 多重在該等電感器與基質間之薄層； 多重在该等傳導性分段下方之至少一薄層内的細 絲；以及 其中之多重傳導性分段，係在該電感器下方之至少 薄層内，以及該等多重細絲，係耦合至此等多重傳導 式分段。 8.如申請專利範圍第7項之電感器結構，其中，該等多重 細絲係以-第-種材料製成，而該等多重傳導性分段係 由一第二種材料製成。 9·如申請專利範圍第8項之電感器結構，其中，該等多重 傳導性分段係為金屬且該等多重細絲係為多晶石夕。 10·如申請專利範圍第丨項之電感器結構，其中之多重傳導 性分段係金屬。 U.如申請專利範圍第1項之電感器結構，其中之多重傳導 性分段係多晶矽。 如申明專利範圍苐1項之電感器結構，其中之多重傳導 性分段，係由其基質内之一擴散薄層所構成。 •如申明專利範圍第1項之電感器結構，其中該等多重傳 VII为&中僅有-者係轉合至—固定低阻抗電位。 4·如申响專利範圍第1項之電感器結構，其中，該等多重 傳導分段與該電感器實質上覆蓋同一區域。 15· -種增加積體電路電感器Q值的方法，此方法包括： 設置一基質； 衣紙張尺度適财關家標準（CNS ) A4規格（210X297公慶) -* ϋ ϋ j HI -: ..... .1 -I I m m m » I ] I— n m n (請先閲讀背面之注意事項再填寫本頁) 16 1293765 A8 B8 C8 D8 10 a、申請專利範圍 在該基質之一平面上方，放置多重自該電感器上方 之某一點徑向發出的傳導性分段，該等傳導性分段中之 每一者具有一個別端點，其係與該等其他個別端點中之 每一者電氣隔離； 在此多重傳導性分段上方放置一絕緣薄層；以及 在該多重傳導性分段上方放置一電感器，以使此電 感器之中心，在該基質上方之某一點處。 如申請專利範圍第15項之方法，其進一步包括放置多重 細絲，使耦合至該等傳導式分段。 17_如申請專利範圍第15項之方法，其進一步包括放置多重 細絲，使在該等傳導性分段下方之至少一薄層内，以及 該等多重細絲，係耦合至該等傳導性分段。 n I I I— In ! I n I (請先閱讀背面之注意事項存填寫本頁) 訂 經濟部占未標準局員工消費合作社印製 智慧財產局