CN105845398B - 一种电感屏蔽环 - Google Patents

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    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens

Abstract

本发明提供一种电感屏蔽环包括：平面螺旋电感及屏蔽环；所述平面螺旋电感位于所述屏蔽环中心位置，所述屏蔽环为不连续的金属块组成的环状，所述金属块通过通孔与扩散区连接。本发明提供了一种电感屏蔽环，用于解决现有技术中平面螺旋电感屏蔽环版图占用面积大，电感品质因数低的问题。

Description

一种电感屏蔽环
技术领域
本发明涉及一种屏蔽环，特别是涉及一种平面螺旋电感屏蔽环。
背景技术
电感在射频技术中可以实现调谐，阻抗匹配，滤波等功能，因此在射频电路中具有广泛应用。随着射频集成电路的快速发展，对集成电路的高性能、低功耗、集成度的要求也越来越高。在射频集成电路设计中，为了避免平面螺旋电感与其他器件相互影响，同时为了避免电路工作频率漂移，需要设计屏蔽环进行屏蔽。但采用现有技术中的屏蔽环设计方法，会造成版图面积变大，同时降低电感品质因数，不利于电路性能发挥等问题。
现有技术中，若想降低对电感的影响，需要将屏蔽环与电感距离变大，使得版图面积很大，如图1所示，平面螺旋电感1的外径一般为200～300mm。在射频电路中，电感往往占用版图的绝大部分面积，当添加一个较大的屏蔽环时，会极大的增加版图的面积，造成集成电路制造成本的增加。一般来说，射频电路仿真中的电感模型并不包含屏蔽环，需要设计者后期根据设计需求添加，为保证屏蔽环不对电感产生影响，并保证电感模型仿真准确，屏蔽环需要距离电感较远，如图2所示，现有技术中的屏蔽环2到电感外圈金属的距离d1需要大于80mm。
而且，如图2所示，现有技术中的屏蔽环2为连续的金属环，这样的屏蔽结构使得电感器在工作过程中产生较大的涡流。涡流越大电感器的损耗则越大，电感器的电感随之减小，同时，电感器的品质因素(Q)也越小。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电感屏蔽环，用于解决现有技术中平面螺旋电感屏蔽环版图占用面积大，电感品质因数低的问题。
为实现上述目的及其他相关目的，本发明提供一种包括：平面螺旋电感及屏蔽环；平面螺旋电感位于所述屏蔽环中心位置，所述屏蔽环为不连续的金属块组成的环状，所述金属块通过通孔与扩散区连接。
优选地，金属块通过通孔与扩散区连接并接地。
优选地，屏蔽环内圈到平面螺旋电感外圈的距离为20mm～50mm。
优选地，金属块之间的间距为金属块长度的0.5～2倍。
优选地，屏蔽环采用单层金属层结构或者多层金属层并联结构。
优选地，金属块采用铝材料，铜材料中的一种或多种。
优选地，平面螺旋电感采用单端电感，查分电感，带有中心抽头的电感或者并联电感。
优选地，电感的形状为正多边形或者类圆形。
优选地，屏蔽环形状与所述平面螺旋电感或电感外圈形状相同。
优选地，电感屏蔽环应用于SOI CMOS工艺，体硅CMOS工艺，BiCMOS工艺，砷化镓工艺或者氮化镓工艺。
如上所述，本发明的电感屏蔽环，具有以下有益效果：
(1)本发明采用不连续的金属块构成的金属环，有效减小了射频电路的版图面积，并在避免射频电路中元件相互影响的同时，对电感性能的影响很小。
(2)有利于提高射频集成电路稳定性，避免电路中元器件之间的电磁干扰，如电感和电感之间，电感和晶体管之间。
(3)对平面螺旋电感的Q值影响很小。
(4)适用于对Q值敏感的电路以及对自谐振频率点敏感的电路。
(5)解决了现有技术中的屏蔽环结构导致电感器产生的涡流较大的问题，达到了减少涡流效应的效果，提高了电感的品质因素。
附图说明
图1显示为本发明(现有技术中)的平面螺旋电感示意图。
图2显示为本发明(现有技术中)的平面螺旋电感和屏蔽环示意图。
图3显示为本发明的平面螺旋电感和屏蔽环示意图。
图4显示为本发明的电感值仿真对比图。
图5显示为本发明的电感Q值仿真对比图。
元件标号说明
1 平面螺旋电感
2 现有技术中的屏蔽环
3 本发明的屏蔽环
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图3须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
实施例一
如图3所示，本发明提供一种电感屏蔽环包括：平面螺旋电感1及屏蔽环3。
本实施例中平面螺旋电感1位于屏蔽环3中心位置，屏蔽环3金属内圈到平面螺旋电感1金属外圈的距离d2为20mm～50mm。现有技术中的屏蔽环3需要距离电感的安全距离较大(d1>80mm)才可以避免降低电感的性能，并保证电感模型精度不受影响。而本发明将安全距离减小到20mm～50mm时，电感仍然具有较好的性能，而且电感模型不受影响。本实施例中屏蔽环3金属内圈到平面螺旋电感1金属外圈的距离d2是等距离的。当然，其他实施例中，屏蔽环3也可以根绝实际情况选择d2的值，例如，屏蔽环3金属内圈到平面螺旋电感1金属外圈的距离可以是不等距离的。
本实施例中屏蔽环3为不连续的金属块组成的环状。具体的，金属块为立体多边形，可以采用铝材料，铜材料中的一种或多种。为了保证对电磁具有有效的屏蔽作用，屏蔽环3的金属块之间的距离不能太远。一般来说，如图3所示，金属块的尺寸是一致的(不包括拐角的地方)，而且是等距离排列的。具体的，当金属块的长度为a时(不包括拐角的地方)，金属块之间的距离在0.5a～2a之间，也就是说，金属块之间的间距为金属块长度的0.5～2倍。如果金属块的尺寸不一致，以最小尺寸的金属块为准。当然，其他实施例中，根据实际使用情况，金属块也可以随机排列，宽度、长度和高度也都可以不相等，形状也可以任意变化。
本实施例中屏蔽环3中的金属块通过通孔(Via)与金属块下方的扩散区连接并接到零电势位(即接地)。芯片制造工艺有多层金属，不同层金属间的连接主要采用通孔连接。本发明屏蔽环3也通过通孔连接到下面的扩散区(重掺杂区域，一般是N-well区)，并通过扩散区接地。金属与地连接，电势才可以固定到0电势位，屏蔽环3才能提供电磁屏蔽的效果。
进一步，本实施例中的屏蔽环3可以采用单层金属层结构或者多层金属层并联结构。在芯片制造允许需用的金属层内，可以采用多层金属层并联结构，以起到更好的保护效果。例如，本实施例中，可以采用三层如图3所示的金属层构成的结构，平面螺旋电感1位于三层金属层结构的中心位置，以达到更好的屏蔽效果。每层金属层之间的距离根据实际使用情况调整，优选等距离排列。
本实施例中的平面螺旋电感1可以根据实际需要采用单端电感，查分电感，带有中心抽头的电感或者并联电感。进一步，平面螺旋电感1的形状也可以为正多边形或者类圆形。正多变形可以是正四边形，也可以是正六边形，还可以是如图3所示的正八边形，以上仅是对本发明做出的示例，并不对本发明有不当限定。
优选地，本实施例中的屏蔽环3形状与平面螺旋电感1外圈轮廓的形状相同。所以，屏蔽环3可以根据电感的形状采用不连续的正多边形屏蔽环3，不连续的圆形屏蔽环3等。当然，其他实施例中，屏蔽环3也可以根绝实际情况选用与平面螺旋电感1的形状不一样的形状。
另外，本发明电感屏蔽环3可以在多种需要进行电感电磁屏蔽的集成电路工艺中使用，例如，本实施例中的电感屏蔽环3可以应用于SOI CMOS工艺，体硅CMOS工艺，BiCMOS工艺，砷化镓工艺或氮化镓工艺。
实施例二
本实施例中，利用电磁场仿真软件HFSS对图1～3中的三种结构的电感值和电感Q值进行仿真。其中，IND1为图1中的无屏蔽环设计的电感，IND2为图2中的有现有技术屏蔽环2设计的电感，IND3为图3中的有本发明屏蔽环3设计的电感。如图2和图3所示，屏蔽环金属内圈到平面螺旋电感金属外圈的距离d1和d2均为50mm。
图4为电感值(L)仿真结果对比。本实施通过对三种电感仿真结果提取的电感值进行对比时发现，在4GHz以下时(频段范围2GHz～4GHz为通信频段常用频率，该频段的电感性能才最具有实际的应用价值)，三种电感的电感值几乎没有差异。所以，本实施进一步对电感的自谐振频率(FSR)进行分析，如下表所示。
电感 FSR(GHz)
IND1 5.4
IND2 5.4
IND3 6
本实施例进一步对自谐振附近的电感值(L)分析发现，三种电感在各自的自谐振频率5.4和6左右时，三种电感值(L)的差异很大。从图4中可知，在自谐振频率5.4和6左右时，IND3与IND1的曲线变化基本一致，IND2与IND1的曲线变化有较大差异，所以本发明设计的屏蔽环3(IND3)对电感值(L)影响很小。
图5为电感Q值仿真对比。本实施通过对三种电感仿真结果提取的Q值进行对比，可知，在4GHz以下，三种电感的Q值产生差异。具体的，在4GHz以下，IND3与IND1的曲线变化基本一致，IND2与IND1的曲线变化有较大差异，所以本发明设计的屏蔽环3(IND3)对电感Q值影响很小。
下表为现有技术中的屏蔽环2与本发明的屏蔽环3相对于无屏蔽环设计时的Q值差异，可见本发明设计的屏蔽环3相对于无屏蔽环设计时Q值差异很小。
综上可知，当屏蔽环金属内圈到平面螺旋电感金属外圈的距离d1和d2均为50mm时，采用现有技术中的屏蔽环2对电感影响很大，明显降低电感性能。而本发明采用不连续的金属块组成的屏蔽环3，对电感的自谐振频率，电感值和Q值影响都很小，电感性能接近不包含金属屏蔽环的电感性能。
综上所述，本发明具有以下有益效果：
(1)本发明采用不连续的金属块构成的金属环，有效减小了射频电路的版图面积，并在避免射频电路中元件相互影响的同时，对电感性能的影响很小。
(2)有利于提高射频集成电路稳定性，避免电路中元器件之间的电磁干扰，如电感和电感之间，电感和晶体管之间。
(3)对平面螺旋电感的Q值影响很小。
(4)适用于对Q值敏感的电路以及对自谐振频率点敏感的电路。
(5)解决了现有技术中的屏蔽环结构导致电感器产生的涡流较大的问题，达到了减少涡流效应的效果，提高了电感的品质因素。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种电感屏蔽环，其特征在于，所述电感屏蔽环包括：平面螺旋电感及屏蔽环；
所述平面螺旋电感位于所述屏蔽环中心位置，所述屏蔽环为不连续的金属块组成的环状，所述金属块通过通孔与扩散区连接，其中，所述金属块为立体形状，所述金属块通过通孔与扩散区连接并接地，所述金属块之间的间距为金属块长度的0.5～2倍。
2.根据权利要求1所述的电感屏蔽环，其特征在于：所述屏蔽环内圈到所述平面螺旋电感外圈的距离为20mm～50mm。
3.根据权利要求1所述的电感屏蔽环，其特征在于：所述屏蔽环采用单层金属层结构或者多层金属层并联结构。
4.根据权利要求1所述的电感屏蔽环，其特征在于：所述金属块采用铝材料以及铜材料中的一种或多种。
5.根据权利要求1所述的电感屏蔽环，其特征在于：所述平面螺旋电感采用单端电感，查分电感，带有中心抽头的电感或者并联电感。
6.根据权利要求1所述的电感屏蔽环，其特征在于：所述电感的形状为正多边形或者类圆形。
7.根据权利要求1所述的电感屏蔽环，其特征在于：所述屏蔽环形状与所述平面螺旋电感或电感外圈形状相同。
8.根据权利要求1所述的电感屏蔽环，其特征在于：所述电感屏蔽环应用于SOI CMOS工艺，体硅CMOS工艺，BiCMOS工艺，砷化镓工艺或者氮化镓工艺。
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