TWI290630B

TWI290630B - On-board diagnostic circuit for an integrated circuit, and method for performing real time diagnostic operations upon integrated circuit

Info

Publication number: TWI290630B
Application number: TW092130868A
Authority: TW
Inventors: Paul Kimelman; Ian Field
Original assignee: Advanced Risc Mach Ltd
Priority date: 2003-04-17
Filing date: 2003-11-04
Publication date: 2007-12-01
Also published as: US7444546B2; EP1614039A1; IL169848A; CN1764902A; JP2006514375A; MY138620A; CN100380335C; WO2004095279A1; US20040210797A1; EP1614039B1; KR20060009255A; RU2005131959A; AU2003269144A1; TW200422626A; KR101016711B1

Description

1290630 九、發明說明：【發明所屬之技術領域】本發明與積體電路的領域相關。尤其I，本發明與積體電路之機載診斷電路相關。【先前技術】為積體電路提供機載診斷電路，是眾所周知。此類習知的電路之一示例是由一 JTAG類型的控制器所控制的序列掃描鏈，其為 ARM limited of CambHdge，England 用於一些微處理器中的設計。習知的掃描鏈類型之一問題是資料的序列掃描入和掃描出並不足夠快速，無法允許即時和/ 或有效的診斷操作。尤其是，它可能需使一積體電路降至它的正常操作速度之下，或使它停止，才可以將該序列診斷資料自該序列掃描鏈掃描入和掃描出。以低於正常的操作速度操作一積體電路會導致所執行的診斷操作並非真的能表示該積體電路的實際功能性操作。它可能是某種錯誤，只在全速操作時顯現，並只在較低的速度中看得見，曰其中電路必須操作調整診斷序列掃描鏈的使用。尤有甚者，在與處理器的通訊中使用JTAG來除錯時，會產生至少一個二步驟之存取系統資源的方法。【發明内容】依據本發明之一個態樣提供一積體電路，包含·· 多種功能性電路，可操作以執行資料處理操作； 5

1290630 至少一個功能性®流排’可操作以提供在言能性電路間的通訊；和一診斷匯流排主控器電路’可操作以執行作，在該多個之功能性電路之即時操作期間，矛功能性電路之至少一個，藉由發出一匯流排交接由該至少一個功能性匯流排至該多種功能性電禅個。本發明提供與積體電路的功能性匯流排連接匯流排主控器電路。能夠用該診斷匯流排主控器出匯流排交換至功能性匯流排，以完成診斷操作流排交換可以用於以一些資料刺激一功能性電路能性電路截取資料或上述動作與其他動作的結合在功能性電路之間利用既已提供的一匯流排架構斷信號刺激來源和截取提供一插入點，其可以即而無需一序列掃描鍵周遭的時脈資料，以截入值路的門閂電路裡。然而思及利用該功能性電路之可能會限制它的功能，實際上，希望在現代系統 (System-on-Chip)類型積體電路中執行之診斷測一大部分，涉及在各種功能性電路之間，藉由標 (例如，AMBA或AHB匯流排）檢查適當的通訊。不同的功能性電路已被分別測試並確認為獨立的在新的積體電路的設計中，最重要的是那些項目連結和他們藉由功能性匯流排之適當通訊。本技於提供迅速、相對非侵入和較少的額外負擔的此 έ多個之功一診斷操 ί用該多種卜請求，經 k之一或多的一診斷電路來發。該些匯、從一功。該技術，以替診時操作，到遍及電診斷存取整合晶片試類型的準匯流排它經常是項目，而彼此間的術非常適類診斷類 6 Ϊ290630 型操作。該診斷匯流排主控器電路能夠以除錯或製造測試形操作來執行診斷操作。還有，也能夠用該診斷匯流排主器電路來執fr製造設計、製造設定，攔位設計和搁值設類型操作。如此允許該診斷匯流排主控器電路能夠在該診斷電路之外重複使用’因此有分攤它相關的額外負擔、在本發明之較佳的實施例中，可以配置該診斷匯流 • 主控器電路，以在它執行診斷操作之前，對自己執行一證操作。其中該診斷特徵可能被用於存取安全資料，例安全加密金鑰等等，所以該特徵對安全系統非常有利。由確保診斷匯流排主控器電路在使用之前必須先對自己證’能夠限制對該機制的不當使用。尤其是，該認證所用的形式可以是請求該診斷匯流排主控器電路發出符合疋標準的認證請求’例如包括一安全金餘（由一^外部來源供），其為在診斷匯流排主控器電路能夠存取功能性電路件之前所必須。 ^ 除提供對功能性匯流排的存取以外，本發明之較佳實施例，包括一專屬診斷匯流排，使診斷匯流排主控器路可藉以存取通常不能藉由功能性匯流排來存取的資料〜因此，能夠配置該專屬診斷匯流排在功能性電路之中存狀態，通常不能藉由該功能性匯流排存取，如同在正常作期間通常不會要求在功能性電路之間傳送。當與在上的認證技術結合時，該特徵特別有用，可據以將該專屬斷匯流排的存取限制為需認證的操作。尤有甚者，對此式控定純 Ο 排認如藉認採預提元的電〇取操述診類 7 1290630 匯流排的隔離可避免對該些意外的使用。附加資料值/登錄器的惡意和 ,1夕個功能性排可以有不同的匯流排通訊協 .^ ^ ^ ^ ^ 在較佳的實施例中，藉由為該移斷匯流排主控器電藉 ^ ^ 夕個匯流排界面電敗，其負貝與使用其特定匯流排 ^ ^ 協疋之功能性匯流排通訊。一選取機制允許選擇所存取的匯流排。 ι

該診斷匯流排主控器電路盥一认s Λ ”外部診斷裝置使用外部信號通訊協定進行通訊，例如，有另週田界面卡的電腦。為有利於此類通訊，肖診斷匯流排主控器電路包括一外部界面電路，㈣在需要時提供在通訊協定之間的調整和通哎聯結。 β 在本發明之較佳實施财，亦、可以一種將外部診斷環境自該積體電路時脈環境有效地解除連結的方法，操作該診斷匯流排主控器電路，以在時脈範圍之間傳送信號。該診斷匯流排主控器電路特別適合操控在與功能性匯流排連接的裝置之中所儲存的資料值，例如，在記憶體、周邊裝置或其他的裝置之中所儲存的資料值。利用該診斷匯流排主控器電路，能夠裝載、儲存、拷貝和確認該些資料值。此類類型用途之一特別有用的示例是當積體電路包括與匯流排連接的一快閃記憶體和診斷匯流排主控器電路被用於使用快閃記憶體設計通訊協定設計該快閃記憶體的程式。對此類快閃記憶體的程式設計通常是一執行時間操作 8 教不太可能古祕玄的功能性電路。有效地使用該積體電路之—般用途藉由詳細描述下令施例，可生节所讀入之相關於附圖的示例性實 J滑楚了组士優點。發明之上述内容和其他物件、特徵和【實施方式】圖說明連接一外部診部診斷麥 /研展罝4的一積體電路2。該外序列界面^該積體電路2之間的連結係藉由-雙向的 —界面電^如JTAG或SWI°在該積體電路2之中，譯的資粗接收該（多個）雙向的信號。將從序列信號解 8,其俺？從序列信號解譯的控制信號傳給-診斷電路二：上述控制信號和資料，在該積體電路2的另一些午上執行診斷操作。嗲 m , ^ μ貝枓和控制的信號也可以藉由該雙向序列信號，自積體雷體電路2傳回外部診斷裝置4。典型 •電路2將是-系統整合晶片(S〇C)積體電路。 10 :二積趙電路2之中的1力能性電路包括—處理器核心 1:辅助處理器12、—記憶體14和一序列uart裝置16。連接了該些功能性電路（例如， AMBA、AHB或用以連接功刀月b往冤路者之其他匯流排）。圖示之該診斷電路8係在積體冤路2之中的一區塊。應了解，該診斷電路能夠採用多種 Π的I式和舉例而言在需要時可以包括在積體電路2、在某此功萨早二力月匕性元件的周邊延伸的或在某些功能性元件之中的库播 Y的序列知插鏈。診斷電路系統8 9 1290630 也可以有例如BIST裝置、等等之其他形式。 κ用方面，一使用該外部診斷裝置的工程師將指揮欲在積發電路2上執行的某些診斷操作，以回應沿著雙向序列界面和藉由界面電路6傳遞至該積體電路2的控制信號;和資料。所獲取的資料將沿著該雙向界面經由該界面電路6傳遞至外部診斷裝置4。

第2圖圖示一積體電路52(例如，一 SoC積體電路）’其與多種功能性電路共同作用，包括一處理器核心 54、輔助處理器％、一快閃記憶體58、一輸入/輸出電路 60和一記憶體62。該處理器核心54、該快閃記憶體58、該輸入/輸出電路6〇和該記憶體62係藉由一普通功能性匯流排64連接，其可以是，例如，一 arm AMBA AHB匯流排或其他的系統匯流排。該普通功能性匯流排64具有一相關聯的匯流排通訊協定和用於一般主控器/受控器類型的配置’以在該些功能性電路之間傳遞資料和控制交換。提交換的用至功排主控性匯流專屬診私有匯該辅助能夠提限，ua "IL 工炫命 %蹲〇〇，研孫作。該些匯流排交換可以將資料或控制值應能性電路或從功能性電路復原資料。將該診斷匯流器電路66藉由一選擇性的認證電路68連接至功能 64。將該診斷匯流排主控器電路66也連接至b S流排70(例如，一私古ΛΜβΔ成^认山·. 診斷操排 « 研土径窃电峪66也連接至一斷匯流排70(例如，一办女Αλ/ΓΏ Λ — 私有ΑΜΒΑ匯流排或特邀流排），其提供對，在製的隹本例中，該處理器核心處理器56之專屬冷邮+ 和 . 9斷存取。該專屬診斷匯流供資料的存取，通7〇常久有與功能性匯流排64連接， 10 純粹供診斷目的 1290630 並出現在專屬的診斷 %匯淹拖，提供一界面電路〇，排主控器電路66至〜外T〜診斷電路74以連接診斷g 電路72支援由外部％部診斷裝置（未見於圖示）。該 5乡斷裝铤 τ 如，如上所述之雙向序置所使用之外部通訊協定， 66負責支援個別的匯产:通訊。該診斷匯流排主控器，淼山ΛΑ —认" 机的匯流排信號通訊協定，复社發出的交換係基於診斷目的。励疋其寸 “已經通過一認證步驟& 鄉時，選擇性認證電路68所私的功能只允許該診斷匯流排广之控器電路66存取功能怕流排或匯流排64的部分功能。可以由符合一預定的安全输之-適當金鑰供應自珍斷匯流排主控器至該認證電 68之認證步驟。因此，〇姑八擁有安全金鑰的適當被授權人夠以經由認證電路68存取該功能性匯流# 64的方法，動該診斷匯流排主控器電路66。因此，能夠在該些功能電路之t保護安全資料或其他的敏感資料。能夠使用該 «Β·來控制一些匯流排的存取例如存取需要權限的受器，或其他可自由獲存取的匯流排。應了解，積體電路52和外部診斷裝置可以在不同的脈範圍中操作。該界面電路72有效地提供在該兩個時脈圍之間橋接的工具。該診斷匯流排主控器電路66可用於發出用以裝載料值至一裝置（例如，一記憶體、周邊或其他的裝置）的流排交換將資料值自上述裝置存回，在上述裝置中拷貝料值或確認儲存上上述裝置中的資料。 ‘面例路欲應匯金路能啟性認控時範資匯資 11 1290630 該診斷匯流排主控器電路66也可用以依據一快閃記憶體設計通訊協定設計該快閃δ己憶體5 8的程式。上述為診斷匯流排主控器電路66的非診斷用途，其分攤與其所供應者相關的額外負擔’因為需要一些機制以供在積體電路52 之中設計快閃記憶體5 8的程式。術語和縮窵一較佳實施例之示列之詳細述述如下：術語解釋 JTAG IEEE Joint Access Group，用於 4-6 線的介面’以將一序列介面連接至掃描鍵。JTAG係用於除錯及測試。SWJ係以JTAG除錯模組為基礎。ScanTAp係以JTAG的測試部分為基礎。模擬器此為誤稱，意指附加至晶片供除錯之執 (Emulator) 行控制盒（HW的部分）。一般的模擬器係以JTAG為基礎的。因為歷史因素，連接至 swj介面的一個盒子亦可稱為模擬器 AMBA 曰日片内之ARM匯流排標準。 AHB A高速界面，供存取一般記憶體之用（相對於APB) APB AMBA低速界面，供低速存取之用 12 1290630 AHB Lite 參照一 AMBA的精簡版本，沒有多主控器也沒有完全突發傳輸模式和它的相關信號之AHB 。多主控器一種 AMBA 共享架構（不是在 (Multi-Master) AMBA-Lite)其中不同的主控器可以獲得一匯流排鎖（授權）以一種插入方式存取該匯流排。多區塊一種AMBA架構，用以將一匯流排分成 (Multi-Segment)，數個區塊，其在存取上受到控制。如此多層允許區域主控器以減少鎖定額外負擔。 (Multi-Layered) 判優存取控制器一種用以取代多主控器之匯流排模 (Arbiter), 式。一判優存取控制器自競爭的主控器 Arbitration 中選擇以暢化對一匯流排的存取。更常使用於M C U s和非對稱多處理器核心佈局中。當設定得當，它可以提供比一匯流排授權模式更佳的表現。快閃記憶體一種型態之唯讀記憶體，其可以以一種 (Flash) 特殊的程式方法寫入。如此允許MCUs 有程式碼和文字燒入該裝置的結果構造物。對低階MCUs而言，可在生產中達成，而非藉由應用達成（亦即可以藉由一外部工具在更新/維護期間達成）嵌入式快閃記憶如同處理器一般而不同於外部晶片，快 13

1290630 體閃格（cell)在相同的晶片上。特別要 (Embedded Flash) 的是，快閃裝置具有一嵌入式控 (MCU)，其使晶粒大小之嵌入式快憶體成本昂貴。介紹 DBT(Debug Bus Tap)是一種較小的 JTAG TAP，其一 AMBA匯流排。DBT可以使用TJAG、SWJ、直接或其他的工具自一主機存取，並可以在除了 AMBA匯以外的匯流排操作。因系統設計之不同而異，匯流排可以是一多匯流排主控器設計的一匯流排主控器區塊如果由判優存取控制器所管理，則可以是一 AMBA 區塊。不論是否ARM核心正執行中、停下除錯、或保設，記憶體TAP允許對記憶體系統的存取。如此允許 TAP更廣泛使用於多目的的系統：在核心起動前，起動並測試系統。其在所有快閃系尤為重要，但也對晶片層級測試深具意義。能以比使用處理器JTAG模組所可能的速度更快和讀取記憶體。在一執行中的系統讀取/寫入存取至記憶體和周置，而無需停止核心。如此會造成侵入，但是，它定且小的（因為對記憶體的存取不是固定的，但會 JTAG TCK時間的限制）。說明制器閃記連接埠、流排連結，或 Lite 持重將該統中載入邊裝是固受到 14 1290630 戒夠存取記憶體，而不論核心時脈速度的變化為何（低速休眠）。 _當出現在匯流排時，能夠用以設計快閃記憶體的程式 (然而’如果不是AMBA受控器，無法存取一些fpga 啟動快閃記憶體）。設定/控制非核心之部分的任何除錯登錄器。如此避免需要多個TAP支援不同的除錯區塊。應注意的是，能夠由核心輸出除錯登錄器，以避免内部機構的需要·如此允許在執行時存取並且允許較簡潔的設計。記憶體TAP高度最佳化以允許快速的存取，不論是排序的（例如下载）和非排序的。它亦為一單一位置的重複檢查最佳化，並能夠在檢查支援時間量測（從確定該匯流排動作開始）的一模擬器時提供精確的時間戳記。藉由在匯流排封套（Wrapper)中嵌入小部分的快閃程式也有利於快速的快閃記憶體載入。途·^系統匯流排TAP元# s己憶體TAP的目的在於滿足7個基本問題： L允許極快速的記憶體載入（和上载）。在1〇兆赫的速度中，3Mbytes/second的載入速度對較快的模擬器而言是合理的，對較慢速者則為600Kbytes/second。 2·在ARM核心停止（在除錯中）、執行、休眠、保持重設、或任何其他狀態時，允許存取記憶體。意指該元件允許 15

1290630 更多的系統檢視。 3·在讀取和寫入匯流排時，允許較簡潔的錯誤控制。構能夠簡潔地控制異常結束的狀況而不會造成改理器狀態的結果。當藉由處理器核心達成記憶體的時，它的狀態將受所動作衝擊，但由錯誤對它的狀造成的衝擊會更多。在一匯流排發生錯誤之後，除所設定般發出信號外’ DBT不改變它的狀態。 4·允許直接設計快閃記憶體的程式（不使用核心）。它允許以它的最大速度設計快閃記憶體的程式（由快憶體自己調配速度），而且當處理器仍然在重設中亦允許計設快閃記憶體的程式（所以可以用於程式重要的啟動碼）。如果F P G A位元啟動快閃記憶體他使用快閃記憶體的裝置出現在匯流排上時，亦可設計該些元件的程式。甚至於在沒有可選擇的快閃體的支援下，能夠將DBT用於直接的快閃記憶體設計，只要模擬器能夠在存取之間產生可預測的時遲（對於快閃記憶體裝置而言，其為逾時），或以具送確認之每一文字批次方式寫入。 5.可用於存取只為除錯而留下的一區域區塊。亦即，可為了除錯用途而符合一專屬匯流排（並亦可為全途而符合系統匯流排）。為了除錯元件和一般元件亦可用於輪出ASIC專屬的除錯登錄，所以，一匯流排周邊能在該區塊上輸出一些登錄，以利於除 6·可用作與目標SW(例如，監視器和RT〇S代理）之該機變處存取態所了如不僅閃記時，非常或其用於記憶程式間延有發 DBT 域用，它 CAN 錯）。 —通 16 1290630 訊路徑。不同於第5點，其亦可在主要匯流排上執行它。所以，一 RTOS除錯代理亦可將它用於存取（甚至用在執行於一 DSP之RT〇Ses，舉例而言）。不门於 DCC(ARM除錯通訊通道登錄器（ARM 叫

Communication Channel Register))，其允許緩衝。具有一中斷驅動和一些符合記憶體位置者，該主機與目標 SW使用一簡單信號交換（handshake)互相通訊。訊束大小可以如所需般一樣長，而將不阻住目標sw(例如，在 CP 14在等待）因為它僅寫入RAM而後繼續其他活動。 7·可用於高速度卸載追蹤資料。映射（map)至ahb之晶片上的追蹤緩衝可以使用該方法，以很高的速度卸載。進一步，擁有一個可消耗亦可裝載的一追蹤緩衝器，吾人可持續收集（在一些頻寬限制之下，例如 3-4Mbytes/second) 〇

""""^^ ^ ^ (Attention；>ru ^ ^ (ACK 可想像當處理器執行時，DBT將有助於直接存取記憶體（無需監視器）i^ T # je J- v ,, J進仃下載和存取。亦忐在執行時與目標方面的-代理進行通訊。代理通訊之運作係藉由寫入一封包至RAM’以〉主意位元（Attention bit)發信號表示它已完成，然後等待欲宣告之確認（ACK)信號/位元。然後，其可將它讀回i模、、且的優點是你只為每一封包中斷付出代價（和甚至於你可以檢查，但對每一封包而言，緩衝是無需代價的）封匕的大小是不固定的，但是由代理或監視器的通訊 17

1290630 協定和選擇決定。將該「注意（Attention)」信號連接至核心（作為中斷）上的選擇和自該核心連接回來之「確認（ACK)」信號選擇 (作為GPIO)係由系統設計所決定。它將很可能大量用於某些類別的處理器和應用用途。賴以通訊的主要代理是用於直接除錯的一監視器和 RT0S除錯（執行系統除錯（rsd)模式）的一執行緒。快閃記憶艚#接提供選擇性的快閃記憶體支援，以允許快速設計系統中嵌入的快閃記憶體的程式。藉由增加經過遮罩的R〇M 常數，以供預寫入位址/資料和可能之後寫入的位址/資料之用，使該機制得以運作。當需要時（然而，通常較佳的作法是寫入該整個區塊，然後回去並檢驗，這樣比較快速並安全），其亦可提供作業中的檢驗。對於發送的確認，檢驗步驟很快速。快閃記憶、體模組亦允許自一外部機制（例如為一引擎控制更新設計常數的汽修廠機械工人）依照領域再次設計快閃記憶體。它有助於在從不改變快閃記憶體本身的應用。在DBT具有快閃記憶體的支援的一般原因是因為不論大小與否，它允許極快速的Flash程式設計。如此加快了除錯的速度。請注意，對於許多Flash裝置而言，在預寫入和資料寫入之間的時間一定在一特定期間之内，否則它將逾時。這意味著不可能藉由一 JTAG模擬器直接進行 18

1290630 程式設計。藉由DBT Flash的支援，它就不成問題。

fe取問題和TCM DBT只能查看匯流排。儘管它提供一次要區塊模組，但它不能查看一 L 1快取。如果將DBT置於其前（一系統設計選擇亦然），它只能看見L2快取。緊密耦合記憶體（TCM) 亦出現問題。對一 L1快取而言，只在某些狀況下發生問題：當下載編碼時，"I"快取必須清除/失效，以重新載入新資料。對下載而言，其通常不是問題（因為核心已經停止而模擬器/執行將控制快取的清除）。當下載資料時，"〇”快取必須先清除（flushed)(如果寫回的話），或如果在完全寫入之後（或沒有被核心修改。對於下載而言，其通常不是一問題（如上文所概述般）。 _ 當在目標執行中檢查一位置時，如果不是一寫回快取線可看見該位置（所以，該位置可以在非快取或一寫入完全的快取區域）。如果使用寫回的方式，直到下一快取清除（flush)時才（從應用行為或執行控制支援）更新該位置。所以，其仍然可以檢查所寫回者，但是，將有不確定期間的延遲（依據在該快取因為不為應用所使用而被清除之前的時間長度）。當在目標執行中修改一位置’如果它已被快取該位置將不影響應用。直到清除該快取，才採用該變化（如果寫回並改變了該快取’則可能失去該DBT修正）。 19 1290630

對 TCM而言’除非其為以一些形式之雙埠者，DBT 將元全看不到該憶體。例如，如果該TCM也是一 AMBA 又控器或匕s有一外部dma埠（其被封套（wrap)為一 ahb 受控器），而後該DBT可存取該TCM。另一種支援的方法係藉由一系統模組支援，其提供下列3種方法中的一種： 1·該TCM封套含有可讓DBT稍後得到的一外部埠（例 • 如’ DMA璋卜可以藉由使其可見諸於AMBA匯流排或 φ 藉由在DBT之中使用可替代記的憶體概念以達成。 • 2·將該TCM連同ARM多工轉接（mux)至〇ΒΤ。它沒有調配，所以只有在ARM核心停止時才能使用。其有可能需要登錄該界面以避免路徑問題。該模組以低消耗提供上述存取’但是當處理器執行時，記憶體是不能存取的。 3·該TCM與一些型式的調配（等待狀態，如果該dBt正要存取核心）被多工轉接至DBT的一些形式。其與上述第2項相同，除了當核心執行時允許存取以外。尚不清楚是否該模组的代價對DBT用途而言是正確的。 _ 若沒有DBT的支援，只可藉由停土核心和藉由它的 JTAG機制（或其他的工具，例如監視器）存取該TCM。螫罐 ΜΜϋ/ΜΡϋ(微處理該DBT元件只能看見實體位址（匯流排位址）。該除錯器負責在虛擬和實體位址之間做任何需要的映射（map)。對於將MMU/MPU用於保護和快取控制的應用，這不是一個問題（對於核心中的任何位址X，它在匯流排上也是位址 20 1290630 X)。對於的確使用MMU以產生解決方案的應用中該虛擬位址不與實體者相符，有4種情況： 1 ·動態再次映射位置（意指在執行時該映射改變擬位置映射至不同的實體位置以「進行處 (processes)」。其為處理模組〇Ses用作避免-稱，任務）之間接觸的一種方法。在該種情況該除錯器本身可自該〇s或自分頁表找到它。 φ 射可以依時間而變，所以當允許核心執行時， ’ 些位置時會有風險。 2·靜態/一次映射（意指在啟動時建立映射並以繼續存在）。該虛擬位置映射周邊裝置或其他件至一"普通”地方。它只可由分頁表的檢查決疋很並通’但是該除錯器必須藉由讀取該些表支挺依據ARM核心為何，可能在核心執行些分頁表在哪裡（藉由掃描鏈讀數CP15)。如頁表可見於匯流排上（參照TCMs的討論），| • 允許該除錯器讀取該些分頁表以決定該些映J 能該物件檔案包含該映射的資訊。 • 3·產生分頁錯誤區域。其用於各種目的，包含在 • 製、稀疏矩陣/陣列、映射檔案（或等同物）、憶體請求载入程式碼、等等。該些架構在所欲者都會變化。該除錯器需要瞭解記憶體控制的知道什麼是適當行為（從該除錯器所引起的分適Μ的）。在某些情況下，該除錯器知：而言，其 )。該些虛理的程序在程序（亦下，通常但是，映在存取該那種方法匯流排物 :定。這不格以提供時決定該果該些分 !|J DBT 可时。亦有可讀取時複自快閃記者和所需内容，以頁錯誤經道資料來 21

1290630 自何處（例如，快閃記憶體），所以可用DBT來直接存取該資料。一般而言，只在核心停止時可處理該種記憶 4·產生一更廣的位址。儘管最常用的方法（不論是否是 ASISs、Domains、或其他延伸型式）不需要不同的虛擬和實體位置，該機制可用於產生換入（swap-in)區塊和類似者。再次，該除錯器需要知道該些規則才能映射它們。值得注意的是，只有情況2對核心基礎的存取模組 (JTAG或監視器）而言不是問題。存在著其餘的問題和不論使用什麼存取方法必須由除錯器提出。更值得注意的是在此刻，系統層級中，大多數的設計使用再次映射（re-mapping)(可使用晶片的和晶片選擇器等等）。由於新的ARM核心更直接地支援MMU特徵，有可能有更多的設計將依靠該核心。所以，很可能該除錯器將必須敘述該些問題而該些核心將需要使不用停止即可存取資訊變為可能。存取在JTAG或等同物中可使用一組IR/DR交換，以存取 DBT。用該IR在全部不同的用途中間選取：各種 JTAG : BYPASS(OxF)、IDCODE(OxOA)、JTAG 需 22 1290630 求動作（對該些而言，可以忽略）。在TAP是在一區域區塊（0χ〇1)時之區域記憶體存取。正常匯流排能看見的全域記憶體存取，不管所使用的匯流排連接型態（0x02)。

在ARM核心為存取較舊型的掃描模組（〇χ3和〇χ4)。此為為氬（Argon)和 V6族核心所保留。它能在 ARM7/9/10/11核心上用作一封套以提供一類氬模組。它也能用於在較舊的核心上封套普通的存取，以使SWJ 更為快速。它亦可能用於邊界掃描測試（與除錯無關的）0 所有的記憶體操作係使用一 IR(全域或區域）以存取，所以所有的操作都是DR基礎的。該模組係依據該dr分成4種請求：控制、敘述、讀取、和寫入。dr總合是34 位元。進行DR的操作，以使他們立即讀取和寫入。

CaptUreDR樣本資料通常是先前操作的結果。用UpdateDR 寫入的資料將操縱該4種請求類型之一。模組化 DBT元件將被分成數個部分，它們大多數是選擇性的。第1圖圖示該概念。只有指令區塊是需要的。該選擇性的區塊是由如何使用所決定的：如果使用其他的工具進行存取則不需要TAP。例如，當 23

1290630 與SWJ連接時，不需要任何的TAP，因為SWJ元件將直接驅動DBT。掃描鏈TAP登錄器只在封套存在ARM EmbeddedICE邏輯時或測試掃描鏈時需要。各種適合的匯流排配件只在需要時使用。多主控器（完全AMBA)者係用於一多主控器系統。簡單AMBA Lite 者係使用一判優存取控制器（Arbiter)用於一 MCU。一 AMBA Lite者加上一簡單判優存取控制器可在沒有判優存取控制器的情況下，用於一 MCU (用以驅動調整/ 保持ARM存取，與等待狀態多工轉換之簡單匯流排信號）。可能或沒有包括額外的特徵。它包括：快閃記憶體程式設計、注意（Attention)信號、AcK信號進入、寬匯流排存取、可替換的匯流排存取（區域與系統）、等等。主機可從界面直接分辨現在有什麼功能（藉由IDC0DE、控制登錄器、和其他選擇性周邊登錄器）。藉由啟用他們可以偵測出一些特徵並觀察是否它們在啟用時會讀回’其他以IDCODE元件號碼標示。亟需注意的是，已有許多的注意力放在避免太多的模組化。亦即，複雜的模組化是有代價的（太多種可能結合）

和額外負擔（將不同的部分放在一起）。一般方法是將DBT 分成5種類型的模組化： _自然區塊。將DBT分成如第1圖所示的區塊之3個層級。所以’為SWJ移除最高區塊（TAP)，或選擇哪個匯 24

1290630 流排封套是自然合適的。依據核心以及匯流排之何者。例如，具有64位元支援者是唯一可能支援64位元資料的核心/匯流排。依據系統之特定細項，例如快閃記憶體。該選擇性快閃記憶體區塊只在系統上有快閃記憶體且其與該模組相容被包含。依據繞送選擇。如果注意（Attention)或確認（ACK)信號不能被繞送，他們必須被停止。為了相容性，所以非常鼓勵該些種類。但是，某些可能沒有意義。例如，區域的除錯區塊只對某些設計而言適當。因為系統延伸/考量，例如，安全性和JTAG測試掃描鏈。該些延伸允許DBT使用於一更廣的目的。 IDCODE JTAG 播;^ 該IDC0DE含有該arm製造商的認證碼（ID code)，一 DBT之特定部分數字，和修訂的資訊。將該部分的數字分成一 DBT(可能是3xx)的專屬字首和XX部分，以作為作為基礎設定資訊。該設定資訊允許對該些而的全部能力進行快速分析（㈣與全域記憶趙存取、Flash支援、測試掃描鍵支援、安全性等等）。起憶艚存取指令界1 DR是34位元β # 对包位元以使最後2位元係類型當囍由TDI進入時（主機斜精 Τ目軚）和係狀況當藉由TDO出去時。 25 1290630 所以’ TDI->32位元資料·>2位元控制/狀態->TDO。傳送格式是： [Type as l：0][Value as 31:0] 回應格式是： [Status as l:0][Return data as 31:0] 請注意可能因為一交換而扭曲（所以，藉由UpdateDR 自一類型/值傳送的的回應將在下一個CaptureDR回應）。尤應注意，進行CaptureDR位元->UpdateDR而沒有轉換，係寫入模式之一種特殊狀況，它允許一填滿（當自動增量時）戈再寫入（當不自動增量時）。

類型為下列之一： 0 控制。值為控制位元，其可或不可被改變（見確認旗標 (commit flag)) 1 位址。值是位址。 2 資料寫入。值是欲寫入之值。如果所寫入者小於32位元’則資料為小尾序（little-endian)(LSB包含資料）。 3 資料讀取。值被忽略ά供記憶體讀取。狀，的組合讀作（Bit 1, BitO) 0,0 交換完成ΟΚ(所以傳回的資料為所請求的資料）〇，1 交換未元成β對位址或控制而言這是不可能的。 1，〇交換完成但有錯誤發生。傳回資料包含錯誤資訊。 1，1 保留。 ~^ 26

1290630 控制諸灰 [00b] [Control word] 其中控制文字包含來自LSB和MSB的位元：位元〇:在讀取或寫入資料時自動增吾# 曰夏位址。只在有交換完成時增量。即在因錯誤或新的請求來得太而失敗時，不會增量（在完成之前）。請注意：增量部1 2位元。所以在一 2Λ 1 2分頁之中增量。位元1-3 ··操作的大小為： 0 = 8位元 1 = 1 6位元 2 = 32位元 3 =64位元（資料匯流排當只調整） Ν =4-7保留。位元4-7 :快閃記憶體作的控制為： 0=沒有快閃記憶體-正常之ΑΗΒ操作。 1 =快閃記憶體寫入啟用。意即所有的寫入將在需值之前/之後，發出快閃記憶體控制操作。如果獲得快閃記憶體支援，該位元將不會維持在所者。 2 =沒有快閃記憶體，發送確認。意指所有爾後寫都將不執行一實際寫入，但將讀取在匯流排上之位置和將結果與所傳遞之值比較。如果比較符合「寫入」視為成功。如果比較失敗’標不為一錯當現快時僅底要該無法設定入者現有，將誤狀 27

1290630 況。 3 =快閃記憶體寫入與讀回啟用。意即在寫入以後’將該資料讀回以以確認設定適當。請注意’快閃記憶體寫入的規則必須確定為操作完成。 4=4-15 保留。位元8-11 ··為操作覆寫保留。它稍後將允許存取「替代性的（a 11 e r n a t e)」記憶體和匯流排。〇為正常匯排操作。位元1 2 :注意（Attention)信號。當可獲得時’其將使一中斷送到ARM核心。其允許信箱類型信號（請參照確認信號（ACK))。其為一自我清除的信號。寫入一宣告 (Assert)，將發信號細ARM然後清除。請注意，該注意 (Attention)/確認（ACK)延伸模式可用以改變所驅動的信號（當系統提供多個注意（Attention)發信號時）。位元13 : ACK傳回信號。當可獲得時，其允許ARM核心發信號給已回應或已接收一信箱操作（封包傳送）者。其為一自我清除的門閂電路。所以，其將只讀取一次宣告，而後將讀取解除宣告，直到下一次宣告。請注意，該注意/確認延伸模式可用以改變樣本信號（當系統提供多個 ACK信號時）。位元3 0 :黏性狀況（Sticky-Status)。如果一錯誤或未完成發生時，將忽略爾後的請求直到再次讀取「控制 (Control)」時。亦即，如果一資料讀取/寫入請求已產生而它失敗或者產生任何其他的請求，然而它仍然在匯 28 129〇63〇位兀3 1 .確涊控制變化。必須設定該旗標以控制欲寫入控制設定的文字。如果沒設定，控制文字會被忽略

^ ^ T W有未來者都將被忽略直到控制请求送入。如此確保主汁王機可辨別發生了什麼事。請注意，當設定了該位元，所古 R有破忽略的指令所退回的狀況也都將指示為失敗。♦诗么田〜系統的設定不確認為清除。 (其允許只讀取它（包括清除該「黏性狀況」），和作為一簡單的N〇p)。 η回應（下一次掃描的結果）將是目前鎖住的控制設定。其可用於檢查黏性狀況（是否確認）並且可用於決定是否是允許操作：例如’如果將大小設定成Μ(大小& 3)，但作為32(2)讀回，則該TAP不支援64位元的操作。快閃記憶體的操作和操作覆寫是類似的。位址 [01b][Address(位址）] 當操作覆寫是供正常匯流排操作所用時，則位址是一匯流排位址（實體）（詳見「控制（Control)」）。為將來的資料讀取寫入操作保留寫入的位址和。請注意’自動增量模式意指該位址將在所有後續的成功資料的讀取/寫入操作上增量（根據資料大小）。該回應（下一次掃描的結果）將與在該請求所寫入的位址相同。 29 1290630

DataWrite(資料窵入） [10b][Value to write(欲寫入的值）] 該操作將寫入來自被傳入儲存的位址設定t 之一 64位元值之8、16、32、或第1個/第2 見位址請求）。若成功’之後位址將以1、：增量（在它可以增量的位元數目之内）。回應（下一次掃描的結果）將指示寫入是否在成功。

DataRead(資料譆甲） [llb][Ignored Value(忽略的值）] 當為正常匯流排操作設定操作覆寫時，忽巧 (它可以用於掃描操作，以為由位址指定的书錄器命名）。該操作將讀取來自在儲存的位址設定中的現 64位70值之8、M、32、或第1個/第2 見位址清求）。若成功，之後位址將以1、2 增量（在它可以增量的位元數目之内）。 °應（下一次掃描的結果）將是讀取是否狀的’反之若有錯誤則通知錯誤。（請注意：如錯誤位70 ’回到ReadDATA匯流排為AMBA 工作。) 現有位址個一半（詳、4、或 8 誤失敗或 -發出之值描鏈的登有位址之 ί固一半（詳、4、或 8 況是〇κ 果設定了控制器的 30 1290630 示例下列例子說明如何使用所欲之介面。請注意，對多數模擬器而& ’將掃描建在一緩衝器之内而後立即執行它們較為實際。其延伸至多個單操作和载入。最後可檢查傳回的資料以決定是否全部成功與否。窵入一單一值

下文說明如何寫入一單值。請注意，如果它們已經含有正確值，則控制（Control)和位址（Address)的寫入是沒必要的。

ScanOut(Control，SIZE(2)|COMMIT)-設定大小為 32 位元 ScanOut(Address, addr) -設定欲寫入的位址

ScanOut(DataWrite? value) -設定欲寫入的值 -取得確保運作的結&

ScanIO(Control，0，&results) If(!results[status])

Succeeded

Else

Failed 讀取一單值下文說明如何讀取一單值。請注意，如果它价σ ]已趣含有正確值則自控制（Control)和位址（Address)的讀 β 取是不需要的。

ScanOut(Control，SIZE(2)|COMMIT)-設定大小為 3) 31

1290630

ScanOut(Address, addr) -設定位址為讀

ScanOut(DataRead，0) -設定值為讀取

ScanIO(Control，0，&results) -取得結果

If(!results[status])

Data_read = results [value]

Else

Failed 寫入多值（下載）下文說明如何寫入多值。請注意，如果它們已正確值則沒必要寫入控制和位址。請注意，該算法套超過4千的極限的情況（位元組位址極限）。亦即增量特徵只作用於底部1 2位元。所以’當位址超過對齊點時，其必須重寫。因為我們不知道是否進來對齊4千的邊界，當它改變為下一個邊界時，我們入它。亦請注意，在每一區塊的未端使用黏性位元體錯誤。如果測得一錯誤，則能使用一較慢速的掃迴圈（例如，在RunTestldle有較多的旋轉（spins)) 〇

ScanOut(Control，AUTO一INC|SIZE(2)|COMMIT)-大小=32， ScanOut(Address, addr) -設定欲寫入之開， for (index = 0; index < length; index + + ) {

ScanOut(DataWrite, value [ index]) -設定欲寫入之下 addr += 4; 經含有處理封，自動 4千的的位址只是寫檢查集描重試増量位址一值 32 1290630

if(!(addr & OxFFF)) -注意：位址增量為12位元 only { -封套下一分頁

ScanOut(Control, 0) -取得確保運作之結果

ScanIO(Address，addr，&results)-設定下一對齊點 if(results[data] & STICKY_STATUS) ·來自控制請求的結果 Failed •收集失敗窵入多值至快閃記憶體對快閃記憶體的寫入基本上與正常記憶體操作是相同的，除了下列幾點。當位元4(快閃記憶體程式設計）被設定時，快閃記憶體程式設計指令亦連同資料向匯流排界面發出。因為設計快閃記憶體的程式所花費的時間比SRAM來得久，一旦以 RTI延遲（在UpdateDR和CaptureDR之間）接收了指令，則程式設計的下一文字可以被排序以節省時間，在PauseDR 其後跟著調整延遲。亦即，一寫入跟在另一寫入之後，而後在PauseDR有充分旋轉（spin)以確保該快閃記憶體寫入 (和選擇性的讀回）和完成。然後，通常藉由UpdateDR發展該種狀態，其將開始該寫入。再次，可排序得更多。在該些中的一區塊之後，呼叫者應檢查黏性狀況以了解操作是否成功完成了。 33 1290630 各種結果具有 RVI-ΜΕ 之積分器（Integrator)/AP (4·8ΜΗζ TCK) 下載 500kB/sec (RAM) Flash 程式設計 I80kB/sec 記憶體填滿 3700kB/sec

設計方法如上所述，將環繞一模組以建立DBT，例如，在問和解決方案中，以提供更多詳細内容，本段說明為什麼不同的元件依其本身之不同而建構。全部設計 DBT的全部設計係提供一機制以允許對晶片記情、 ^ j 周邊系統之極快速的和容易的存取。意指其大小或Dr和 DR掃描鍵和使用風格都設計為最佳化表現以供除錯器# 測試工具的典型使用：下載、填滿、對位置採樣、在— 行系統中的快速修補、與一監視器或代理通訊、恤門—^ π「〜S己憶體程式設計、記憶體確認。 DBT沒被設計為能直接對含蓋其他種類的用途除_ 亦即，其為一簡單AHB/AHB-Lite的記憶體存取元件。如果它們使用一匯流排模組呈現自己，則使用DBT古# ^ 1另助於其他種類的除錯，不論是否在系統匯流排或專屬的除錯匯# 34 1290630 排（區塊）上。該專屬使用的模組旨在允許DBT能夠用於各式裝置。尤有甚者，意指當增加其他記憶體存取元件時’ 它們可藉由使用DBT或在無法獲得DBT時使用傳統JTAG 進行存取。它幫助確保最純粹的操作性。使用一匯流排模組（系統或區域的）「耦接（c〇uple)」之示例性的裝置係： ETM(追蹤）、ETB(追綜緩衝器）、一除錯監視器、在一 SOC 上之ASICs(資訊收集）、CTI/CTM(交又觸發）、和FPB(快閃記憶體修補程式及斷點）。請注意，DBT的設計係依據jTag模擬器傾向於擅長傳送資料勝於收集資料（請注意，若不考慮該模擬器之用途，SWJ(Single Wire JTAG)是一個極端的例子）。這是因為後處理結果需要資訊和通訊模組。檢驗和集體的錯誤是它的一個極好例子。那不是說一很強大的模擬器（例如arm RVI)不能選擇使用雙向的工具和區域的分析，而是該些模擬器將得益於緊密耦接的選擇，因為它減少需要用以執行大多數操作的TCKs的數目。

匯流排介面匯流排界面模組係設計為模組化不同系統設計之調整。當AHB-Lite是所欲者時，預期一微控制器 (miCr〇_C〇ntr〇ller)使用一完全 AHB 多主控器（muUi master) 模組是不合理的。同樣地，假定一單區塊並期望系統設計者建立主要橋接（mastering bridge)亦是不合理的。區域與全域模組（允許兩種匯流排立即配接）係設計為 35 1290630 調整系統設計，其需要有明顯不同的存取模紅。對— 要需要係除錯監控區域記憶體及系統記憶體。 ' 稽由將^ 監視Is §己憶體疋義為"特別區塊（其亦可以包括映射的除錯記憶體），當進行區域存取時，不需要匯流排主和/或判優存取控制器（Arbitration);它允許在除錯操間以較小的侵入執行完全的系統。尤有甚者，該區域排模组確保匯流排上其他元件不會破壞或擾亂該資料後，該區域區塊允許沒有窺探選擇的安全資訊控制。快閃記鯈艚快閃S己憶體模組之概念係依據大多數快閃記憶體可使用該值之前的一組寫入、該值、和在之後選擇性些寫入以進行程式設計。為得到最佳速度，許多快閃體裝置允許狀況檢查以決定何時進行。DBT模組通常行此類動作。反之，其操作係藉由令jTAG界面使用時間以調整正常的快閃記憶體寫入。一後寫入驗證將疋否有任何格子（cell)沒有適當寫入。該方法就應用而不適用’但是為一主機模組提供最佳速度安全方法。的情況只是如果超過的話，快閃記憶體必須再次寫入在必須立即確認快閃記憶體狀況下，可使用以確法選擇性寫入快閃記憶體。其允許jTAG模擬器在寫位元組或文字之後立即進行失敗檢查，然而仍然利用文字批次寫入一區塊。的主除錯登錄控器作期匯流。最元件的一記憶不進充分偵測言並最壞〇認方入一一多 36 1290630 發送（Pushed)驗證檢驗模組係公一非直覺的「發送（push)」模組為基礎。意指已傳送寫入，但未作為寫入來執行。反夂之，讀取位置（從匯流排）並與發送值比較。而後以2位元（錯誤兩/狀況）傳回結果並亦與集體錯誤模組一同處理。可達成 — M馮匕有助於一傳送模組。另一方法係將遞交一讀取和傳送回結果以在主機上進行比較。藉由在更多的操作之後進行發送比較，又在其後進行區塊寫入，主機可批次最大量的操作，以得到最好的整體表現。如果該些驗證失敗，則忽略剩下的操作’其為適當的（對錯誤處理而言）。如此避免在主機和目標之間來回。可將發送檢驗用於快閃記憶體確認、SRAM下載確認、一般寫入確認、和值變化採樣。後者意指該主機可看見一位置（或位置的設定）以改變，而後當它改變時得到一近似的時間戳記。發送期望值而後一再巡環該操作。藉由時常查看該些狀態位元（2)，此時該主機可決定何時改變一值（當不同於所發送者時，璿認傳回一錯誤）。注意（Attention )和碹铖該注意和ACK模組對於習於信箱模組的任何人來說是清楚的。它避免由目標檢杳知宜和避免由DBT裝置的匯流排檢查（其為一種侵入方式注土土愚和ACK的延伸模組允許 DBT元件選擇具有多個注意和/或ACK信號（例如，對不同的核心），但不會減漫簡單情也的速度。亦即，該延伸模組 37

1290630 允許使用個別的控制請求來選取欲驅動的注意信號（更多）和欲採樣的ACK信號（一或更多）而後可使用利戶制（Control)」驅動現有設定之正常模組。意指可將注 ACK用於更快速直接的内聯（iniine)模式，而當更改該取的設定時，只需要額外的掃描。第6圖說明MemTAP至ScanTAP的關係（以一種近記憶體存取之支援掃描的方法）和該兩者如何裝 DBT中以及顯示一執行/架構模組。為ScanTAP所提模組係設計為執行下列4個任務：在時脈範圍邊界清除分隔。其提供最小可能之登錄和在時脈範圍之間管理簡單信號交換（handshake)，在掃描方面處理傳播的額外消耗。簡單MUX模組允許多個掃描鏈控制器。 _易於部署掃描鏈控制器-如果它們本身不想要使用面（橋接支援和時脈），它們可用簡單的Verilog封以支援ScanTAP界面。以大掃描鏈使插入/擷取的使用最佳化。

ScanTAP架構產生4個不同的區塊，系統設計者部署其中之一（和可能已經具有）。如第7圖所示之該塊。 1.通訊協定區塊。該區塊使用與MemTAP子元件相基本通訊協定。其可藉由（直接JTAG的）TAP區一或 I「控意和些選較接配到出的界面尤其該界套，只需些區同的塊或 38

1290630 SWJ的On-Chip Run-Control區塊存取。其管理一簡單的34位元登錄器模組’其提供對4個32登錄器的存取。該4個登錄器與MemTAP之4個登錄器類似，但用途有些微的差異：控制：選擇器（掃描鏈的）、請求、和資料計數器。傳回狀態（如果細作已完成）。請求指示：只前置pre only)、只後置post only)、只插入資料、只擷取資料、前置再插入資料再後置（pre then insert data then post)、和前置再擷取資料再後置（pre then extract data then post) ° 位址：計數器之前和之後（每一個1 6位元）。當由控制啟用時，該些跳過掃描格以得到欲插入和擷取者。額外者：未使用。可能用於讀回現有的掃描鏈大小。資料：插入和截取資料值。該些係用於在現有的掃描鏈位置中設定/取得資料。它每次使用支援1-32 位元的操作。每次用在控制中給定的大小重複存取登錄器以完成現有請求的操作。所以，每次使用4 個32位元的操作來處理128位元的掃描。因為只有 2位元的額外消耗，意指使用該機制的消耗是較低的。

2. ShiftIF區塊。該區塊在一時脈範圍邊界的另一邊。其允許該些掃描格以遠比進入通訊協定區塊裡的請求的運作來得高的時脈速度操作。該區塊管理模式（mode)、計數（counts)+資料（data)(— 20位元的登錄器），和MUX 39

1290630 的選取（selections)。將 3個相同的登錄器用於所有模式。ShiftIF模式指示該採取何種動作：設定選擇器、設定計數而後清空（在前置或後置之前）、設定資料 (data) +計數（count)而後清空以插入、設定計數而後擷取資料至資料登錄器。ShiftIF的界面使用一簡單信號交換（handshake)來告知接收完成。該選擇器（Seieet()I·) 和計算（count) +資料（data)係登錄界面，當不請求_模式時’其可被寫入和讀取。一插入看似：寫入資料+計算（20位元），然後寫入模式，然後等待簡單信號交換 (handshake)。一擷取看似··寫入計數（4位元以上），然後寫入模式’然後等待信號交換（handshake)，然後讀取資料（1 6位元）。 3·選擇器MUX。ShiftIF區塊請求MUX以轉換目前所選取的掃描。當選擇器登錄寫入而後將模式設定為選擇器已設定（set-selector)。該MUX用一簡單信號交換和確認（ACK)/錯誤（Error)信號以指示是否接受。一錯誤回應將清除在ShiftIF區塊中的該選擇器的登錄，以使該通訊協定區塊可偵測是否接受（在讀回時）。其允許模仿 SW(emulati〇n SW)決定是否該特定裝置的掃描鏈存在。 4.序列轉換裝置。SoC/ASIC的供應商提供該序列轉換裝置。其可使用5種信號的界面，或使用所提供的封套。該5種信號界面包含3種輸入：一 r時脈」（向前的）、一「橋接」請求、和SI(ShifWnp該5個信號界面亦包含2種輸出··一簡單信號交換（ACK)、和 40 1290630 SO^Slnft-Out)。當完成轉換時（信號傳播整個掃描鍵），在每一向前的請求(任何形式)脈衝時脈，而後序列轉換裝置驅使簡單信號交換彳古號父換彳°旒。當該s〇信號應被導為si 輸入時，在該時脈都'舍νσ ^ 一〇並保持該橋接信號。其允許掃 5

描向前和保存相同的内容(如果所有的位元都改變了）。 F區塊藉由保持該橋接信號和脈衝計數次數執行一前置或後置略過（由通訊協定區塊裝載）。簡單信號交換決定可能的速度。直到完成，肖ShiftIF區塊才宣告自己的簡單信號交換回到通訊協定區塊，所以不可能有過速（overrun)的可能。該ShimF區塊藉由保持該橋接信號和脈衝時脈計數次數執行資料「擷取（extract)」操作。每一 SO轉換成資料登錄。而後當宣告簡單信號交換時’該通訊協定區塊讀取資料。該Shi ft IF區塊藉由不保持該橋接信號和脈衝時脈計數次數，以執行資料「插入」操作。使用之後會轉換之資料登錄的底部位元驅動每一 SI。該通訊協定區塊將具有預先裝載的資料（和計數）。雖然本文參照附圖晝詳盡描述了本發明之示例性實施例’應了解本發明並不侷限於那些精確的實施例，而透過那些熟知本項技藝者，本發明及於不悖離如下文之申請專利&圍所定義的範圍和精神之各種變化和修正。【圖式簡單說明】第1圖圖示一積體電路，其包含連接至一外部診斷裝 41 1290630 置之機載診斷系統；第2圖係一方塊圖，圖示一積體電路，其與一診斷匯流排主控器電路共同作用，用以發出匯流排交換，以使用一積體電路執行診斷操作；第3 -5圖示一診斷匯流排主控器電路技術之多個態樣；和第6·7圖圖示一診斷匯流排主控器和邊界鏈控制之型

【元件代表符號簡單說明】 2積體電路 4外部診斷裝置 6界面電路 8診斷電路 1 0處理器核心 12輔助處理器 14記憶體

16 UART 1 8功能性匯流排 52積體電路 54處理器核心 56輔助處理器 5 8快閃記憶體 42 1290630

60輸入/輸出電路 62 RAM 66診斷匯流排主控器電路 6 8認證電路 70專屬診斷匯流排 72界面電路 74診斷電路

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Claims

1290630 十、申請專利範圍： 1. 一種積體電路包含：多個功能性電路，可操作以執行資料處理操作；至少一功能性匯流排，可操作以在該積體電路之非診斷功能性操作期間，提供在該多個功能性電路之間的通訊；和

一診斷匯流排主控器電路，可操作以在該多個功能性電路之即時操作期間，執行一診斷操作，以該多個功能性電路之至少一個藉由發出一匯流排交換請求，經由該至少一功能性匯流排，至該多個功能性電路之一或多個0 2.如申請專利範圍第1項所述之一種積體電路，其中該診斷匯流排主控器電路係可執行下列之一或多個操作：除錯操作；

製造程式設計操作；製造設定操作；攔位程式設計操作；和攔位設定操作。 3·如申請專利範圍第1項所述之一種積體電路，其中該診斷匯流排主控器電路可操作以執行一認證操作，以授權 44 1290630 該診斷匯流排主控器電路執行診斷操作和存取該功能性匯流排之至少一種。

4.如申請專利範圍第3項所述之一種積體電路，包括連接至該至少一功能性匯流排的一認證電路，該認證操作包含由該診斷匯流排主控器電路發出一認證請求至該認證電路，依據符合預定標準之該認證請求操作該認證電路，以選擇性地授權該診斷匯流排主控器電路。 5·如申請專利範圍第1項所述之一種積體電路，包含一專屬診斷匯流排，其將該診斷匯流排主控器電路連接至該多個功能性電路的至少一者，該專屬診斷匯流排提供不能經由該至少一功能性電路存取之資料的存取。

6·如申請專利範圍第1項所述之一種積體電路，包括具有不同匯流排通訊協定的多個功能性匯流排，該診斷匯流排主控器電路包括多個匯流排界面電路，其每一者使用一各自的功能性匯流排的一匯流排通訊協定與該各自的功能性匯流排進行通訊。 7.如申請專利範圍第1項所述之一種積體電路，其中該診斷匯流排主控器電路包括一外部界面電路，以使用各自的外部信號通訊協定與各自的外部診斷裝置進行通訊。 45 1290630 8·如申請專利範圍第1項所述之一種積體電路，其中該診斷匯流排主控器電路係可操作以在該積體電路一時脈範圍和耦接至該診斷匯流排主控器電路連接的一外部診斷裝置的一時脈範圍之間傳送信號。

9.如申請專利範圍第1項所述之一種積體電路，其中該診斷匯流排主控器電路係可操作以執行下列之一或多個步驟：自耦接至該至少一功能性匯流排的一裝置下載資料值；儲存資料值至與該至少一功能性匯流棑耦接的一裝置；在與該至少一個功能性匯流排耦接的裝置之間複製資料；和確認儲存在與該至少一功能性匯流排耦接之一裝置中的資料值。 10.如申請專利範圍第1項所述之一種積體電路，其中一快閃記憶體係與該至少一功能性匯流排耦接，且該診斷匯流排主控器電路係可操作以使用快閃記憶體程式設計通訊協定設計該快閃記憶體之程式。 46 1290630 11·如申請專利範圍第1項所述之一種積體電路，其中該積體電路是一系統整合晶片積體電路。 12.如申請專利範圍第1項所述之一種積體電路，其中該至少一功能性匯流排是該積體電路的一外部匯流排。

13.如申請專利範圍第1項所述之一種積體電路，其中該至少一功能性匯流排是一 ΑΜΒΑ匯流排。 1 4. 一種在具有多個功能性電路和至少一功能性匯流排之一積體電路上執行即時診斷操作的方法，該功能性電路係可操作以執行資料處理操作，該至少一功能性匯流排係可操作以在該積體電路之非診斷功能性操作期間，提供在該多個功能性電路之間的通訊，該方法包含之步驟為在該多個功能性電路之即時操作期間，自一診斷匯流排主控器電路藉由該至少一功能性匯流排發出一匯流排交換請求至該多個功能性電路之一或多個。 1 5 ·如申請專利範圍第1 4項所述之方法，其中該診斷匯流排主控器電路係可執行下列之一或多個操作：除錯操作；製造測試操作；製造程式設計操作； 47 1290630 製造設定操作；欄位程式設計操作；和欄位設定操作。

1 6·如申請專利範圍第1 4項所述之方法，其中該診斷匯流排主控器電路係可操作以執行一認證操作，以授權該診斷匯流排主控器電路執行診斷操作和存取該功能性匯流排之至少一種。 17.如申請專利範圍第16項所述之方法，其中一認證電路係連接至該至少一功能性匯流排，該認證操作包含該診斷匯流排主控器電路發出一認證請求至該認證電路，依據符合預定標準之該認證請求操作該認證電路，以選擇性地授權該診斷匯流排主控器電路。

18.如申請專利範圍第14項所述之方法，其中一專屬診斷匯流排可將該診斷匯流排主控器電路連接至該多個功能性電路的至少一個，該專屬診斷匯流排提供不能經由該至少一功能性電路存取之資料的存取。 19.如申請專利範圍第14項所述之方法，其中該積體電路包含具有不同匯流排通訊協定的多個功能性匯流排，該診斷匯流排主控器電路包括多個匯流排界面電路，其每 48

1290630 一者使用一各自的功能性匯流排的一匯流排通與該各自的功能性匯流排進行通訊。 20.如申請專利範圍第14項所述之方法，其中該診排主控器電路包括一外部界面電路，其係以各自信號通訊協定與各自的外部診斷裝置進行通訊。 21.如申請專利範圍第14項所述之方法，其中該診排主控器電路係可操作以在該積體電路一時脈耦接至該診斷匯流排主控器電路連接的一外部置的一時脈範圍之間傳送信號。 22.如申請專利範圍第14項所述之方法，其中該診排主控器電路係可操作以執行下列之一或多個步自耦接至該至少一功能性匯流排的一裝置下儲存資料值至與該至少一功能性匯流排耦接置；在與該至少一功能性匯流排耦接的裝置之間料；和確認儲存在與該至少一功能性匯流排耦接之中的資料值。訊協定斷匯流的外部斷匯流範圍和診斷裝斷匯流驟· 載資料的一裝複製資一裝置 49

1290630 23. 如申請專利範圍第1 4項所述之方法，其中一快閃體係與該至少一功能性匯流排耦接，該診斷匯流排器電路係可操作以使用快閃記憶體程式設計通訊設計該快閃記憶體之程式。 24. 如申請專利範圍第14項所述之方法，其中該積體是一系統整合晶片積體電路。 25. 如申請專利範圍第14項所述之方法，其中該至少能性匯流排是該積體電路的一内部匯流排。 26. 如申請專利範圍第14項所述之方法，其中該至少能性匯流排是一 AMBA匯流排。記憶主控協定電路一功一功

50 1290630 七、指定代表圖： (一）、本案指定代表圖為：第1圖。 (二）、本代表圖之元件代表符號簡單說明：置裝路斷路路 l&i&D 體部面斷積外界診 12輔助處理器 14記憶體 16 UART 1 8功能性匯流為g 心核器 ?·· 理處八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：無