TWI287232B - A time controllable sensing scheme for sense amplifier in memory IC test - Google Patents

Description

1287232 九、發明說明： ' 【發明所屬之技術領域】 • 本發日祕有關於-種半導體記㈣’ _是關於-種於積體電路 測試中測試記憶體位元線(bit line)。 【先前技術】 ，體電路以及特別是半導體記憶晶片的測試，於偵_礙記憶晶 j正常操作的缺陷上面臨挑戰。連接記憶胞之行(columns)的位元線正 9 《於連接記憶胞之列(rows)的字元線，於每-位元線與字元線之交又位 置^有可能存在缺陷，導致位元線與字元線之間產生漏電流。偵測漏 電々fL的方法需要利用感測放大器(sense amplifiers)連接至位元線。為了 允許位το線測量漏電流，需要一時間延遲讓漏電流充電至位元線電容 态中。一種電阻器電容器RC(resistor capacitor, RC)網整合至記憶晶片 中’可藉以提供充分的時間延遲充電位元線電容器，這樣一來，感測 放大器就可以測量出缺陷。然而，只應用於測試模式的RC網中之電容 器相對較大，因而影響到記憶晶片的尺寸大小。 # 於美國專利號6,826,079 (Tran)中直指於一記憶胞陣列中減少漏電 流的方法與系統，其中一微分(differential)感測放大器分辨出一參考值 與一被感測電流。美國專利號6,639,861 (Stief et al.)中直指利用一控制 電流切換至一非導電狀態(non-conducting state)，其中於讀取資料信號 期間可以讀取出一位元線的漏電流情形。於美國專利號6，118,713(Raad) 中$憶體加重測試(stress test)直指於一減弱狀態(weakened state)中寫入 一邏輯位元(logic bit)，藉以回讀出邏輯位元加重(stress)記憶，並且識別 減弱感測放大器及記憶胞。美國專利號5,894,445 (Kobyashi)直指一半 導體記憶體，其中位元線控制電路從一記憶胞中讀取資料以偵測錯誤。 圖1中所示為一先前技術之信號圖，說明一記憶晶片的正常活化， !287232 藉以從§己憶胞中讀取資料。於一活化列指令(r〇w-aetive c〇mman(j，Act) ' 後、在一固定時間延遲T1下開啟字元線WL。於開啟的字元線上開始 • 產生介於位元線BL與位元線列(bar) BLB之間的差異電位vBUBLB。 於一固定時間延遲T2後開啟位元線感測放大器Blsa，並且由位元線 感測放大器讀取位元線BL與位元線列(bar) BLB。固定的時間延遲T1 與T2相較較短’其具有相同值且由一晶片上網產生。當字 元線關閉時，核准一預充電指令PRCH以預充電(pre_charge)一位元線， 並且位元線回復至一靜止狀態(quiescent state)。 φ 圓2中所示為一先前技術之信號圖，說明時間延遲T3應用於晶片 與模組測試’藉以延遲開啟位元線感測放大器BLSA。時間延遲T3較 長，且需要於RC網中具有較大的電容器，其大小佔據半導體記憶體晶 片實際估算中相當的份量。建立時間延遲的長度以允許缺陷產生的漏 電流足夠充電位元線BL與位元線列(bar) BLB，藉以允許位元線感測放 大器BLSA的一漏電流量測。需要產生時間延遲T3的電容器之大小是 很大的，且後續將增加記憶晶片的大小。 【發明内容】 鲁本發明的目的之一在於測量半導體記憶體中之缺陷所導致的位元 線漏電流。 本發明的目的之一在於以一測試器之時序延遲信號控制測量。 本發明的目的之一在於，當開啟一字元線並且延伸一段時間時， 利用一時序延遲信號啟動一充分的延遲時間，藉以於開啟位元線感測 放大Is之前、允許位元線漏電流充電位元線，且位元線感測放大器可 以偵測到漏電流缺陷。 於本發明中，活化一字元線的測試器指令早於一晶片RC網發展的 一第一時間延遲所開啟的一子元線。當開啟字元線時，位元線(位元線 1287232 • 與位元線列)發展一差異電位。缺陷所導致的任何位元線漏電流開始充 - 電位元線並且影響位元線差異電位。於測試器控制的第二時間延遲末 了時，發出一第二測試器指令以開啟位元線感測放大器，以測量位元 線BL與BLB。第二時間延遲相對地較長，且時間長至足夠允許漏電 流充電至位元線，並且允許感測放大器測量缺陷的結果。若是感測放 大器測量其結果異於一預設值時，則判定此記憶晶片為有缺陷的。 【實施方式】 φ 圖3A所示為根據本發明之一實施例之一記憶晶片30(memory chip) 的方塊示意圖。一記憶陣列10(mem〇ryarray)由若干行與列的記憶胞所 形成。一字元線解碼器ll(word line decoder)將讀取出資料的一列記憶 胞選擇至一位元線感測放大器12(bitline sense amplifiers (BLSA))。一外 部位址13，例如於一測試器中形成的位址，連接至一位址緩衝器 14(addreSS buffer)，其中從位址緩衝器14輸出的一列位址15(r〇w address) 連接至選擇特別字元線之字元線解碼器n。一外部指令線16(extemal command line)連接至一指令解碼器17(command .⑺㈣，此指令解碼 器17連接指令至一控制信號產生器19(c〇ntr〇lsignaigenerat〇r)。控制信 鲁 號產生态19產生一子元控制#號20(word line control signal)連接至字 元線解碼111以及-BLSA㈣錢21連接錄魏制放大器12。 當測試記憶晶>} 3G(memoiy ehip)時，從-測試器而來、以一特定 序列形式表示的外部指令、線10連接至一指令解碼器1?以設置記憶晶 片30至-測試模式。當記憶晶片3〇處於測試模式時，藉由外部指令 線16之方式、測試器發出(issue)兩測試18的第一個，第一測試指令係 為活化列指令，且其透過控制信號產生器19聯繫至字元線解碼器u。、 第-測試指令活化係為藉由位址緩衝器14之外部位址13定址的記憶 胞列。於-第-測試指令的時間延遲上，測試器發出一第二測試指令 18，第二測試指令於測試模式中用以啟動位元線感測放大器，且控制 1287232 信號產生器19連接BLSA控制信號21至位元線感測放大器12以開 啟感測放大器。當開啟感測放大器時、由位元線感測放大器12量測於 第一與第二測試指令18之間儲存累積於位元線上的電荷。要注意的 是，於記憶晶片的正常操作中是無法使用第二測試指令，而是單一活 化列指令啟動(initiate) —字元線的活化，且於記憶晶片内部時間延遲之 後利用BLSA控制信號21開啟位元線，如圖1所示。 圖3B所示為根據本發明之一實施例的方塊示意圖，說明已經設置 於一特定測試模式的記憶晶片，藉以允許測試器控制一活化列指令的

時序用以測試位元線的漏電流。由一測試器起始化(initiate)一第一測試 指令ACT1，並且於一短時間延遲T1後開啟字元線WL。位元線Bl與BLB 開始產生一差異電位VBL，BLB，其包含經由連接位元線之缺陷所形成於 位元線BL與BLB上任何漏電流的效應。漏電流缺陷最初介於位在字元 線及位元線交叉位置上的字元線及位元線BL與BLB之間。經過相對較 長的時間延遲丁4之後，測試器發出一第二測試指令ACT2，藉以活化位 兀線感測放大器BLSA。位元線感測放大器BLSA藉由ACT2開啟，藉以 測量於位元線BL與BLB上的累積電荷。每一對與字元線WL配合的位元 線BL與BLB由位元線感測放大器BLSA測量，一旦記憶晶片或模組被 發現其具有超過一預設值的位元電荷時，則決定其為有缺陷且予以捨 棄。予元線關閉之後，位元線變成預先充電pRCH且回復至一靜止狀 先、田於特疋測試模式時，藉由分別定址每一字元線、先後應用ACT1 指令與=延遲的ACT2指令、以及測量位元線BL與則的累積電荷的方 t測試記憶晶>1之來自每—字元線的漏電流。藉由利用發出第二测 «式才"的/則5式器以及較第一測試指令延遲的方法，可以消除圖2中 立時間延遲T3所需之大量晶片電容的需求。 中所不為-翻試源自漏電流之位元線上電荷的方法。漏 =取:諸位在字元線及位元線實際交又錄上的字元線及位元線 由—测試器連接一信號至一指令解碼器(圖3)以活化(步驟40) 的一特疋_模式。測試雜妾—位元線位址至一位址緩衝(步夠 1287232 % 並且發出一第一測試指令以開啟被定址的字元線(步驟42)。經過一時間 延遲Tl+T4(圖3B)後，測試器發出開啟記憶體(步驟43)的感測放大器之 一第一測试指令。弟一測试指令的發出僅於測試模式下有作用，並且 用以感測放大器之延遲開啟。此延遲允許字元線及位元線之間的漏電 流充分地充電位元線，如此一來，感測放大器能夠偵測漏電流的結果。 經過一時間延遲Τ1+Τ4後，測量儲存於位元線上的電荷(步驟44)，並且 排除包含電荷超過一預設極值的記憶晶片。被定址的字元線隨著感測 放大器關閉，並且每一位元線預先充電(步驟45)。假若最後一字元線尚 未開啟以測试位元線的漏電流時(步驟46)，則定址下一條字元線(步驟 41)且重複步驟42至46。當最後-條字元線已經定址且已經摩式位= 線 的漏電流時，則結束漏電流的測試(步驟48)。 以上所述係藉由實施例說明本創作之特點，其目的在使熟習哕技 術者能暸解本創作之魄並據以實施，㈣限定本創作之專補°圍， 故’凡其他未脫離本創作所揭示之精神所完成之等效修飾或修改，仍 應包含在以下所述之申請專利範圍中。 【圖式簡單說明】

本發明配合下列圖式加以說明： 圖1為一半導體記憶晶片之正常操作時的習知作號圖。 圖2為-胸幽，制制半_咖；^之 元線漏電流的測試操作。 器之一外部 圖3A為本發明之-記憶晶片的方塊示意圖，利用 信號控制位元線漏電流的測試。 ° 藉以延遲感測 圖3B為本發明之-信號圖，顯示一外部時序控制， 放大器的開啟以測量位元線漏電流。 圖4為本發明之一方塊示意圖， 的電荷之測試 說明源自漏電流缺陷之位元線上 1287232 【主要元件符號說明】 ίο 記憶陣列 11 字元線解碼器 12位元線感測放大器 13 外部位址 14位址緩衝器 15 列位址 16 外部指令線 17指令解碼器 18 測試指令 19控制信號產生器 20 字元控制信號 21 BLSA控制信號 30記憶晶片 40、41、42、43、44、45、46、47、48 步驟

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Claims (1)

1287232 十、申請專利範圍： 1· 一種谓測位元線漏電流的方法，包含： _ ⑻活化(activating)—半導體記憶晶片中的一測試模式； (b) 定址一字元線； (c) 對該半導體記憶晶片發出（issuing) 一第一測試指令(test command)，藉以開啟該字元線； (d) 等待一預設時間量； φ (e)對該半導體記憶晶片發出一第二測試指令，藉以開啟複數個位 元線感測放大器； ⑴於該預設時間量期間測量累積於複數個位元線上的電荷；及 (g)重複步驟(b)至(f)直到定址所有的該字元線。 2·如申請專利範圍第1項所述之偵測位元線漏電流的方法，其中發出該第 一測試指令的步驟係於一短暫固定的時間延遲之後，其由該半導體記憶晶 片中的一電阻器電容器(RC)網所控制。 3·如申請專利範圍第1項所述之偵測位元線漏電流的方法，其中等待該預 • 設時間量的步驟係由該半導體記憶晶片中一測試器所控制。 4.如申請專利範圍第1項所述之偵測位元線漏電流的方法，其中發出該第 二測試指令的步驟係起始化一控制信號以開啟該複數個位元線感測放大 器。 5·如申請專利範圍第4項所述之偵測位元線漏電流的方法，其中該第二測 試指令僅於該測試模式才有作用。 6. —種具有測試模式的半導體記憶晶片，藉以偵測位元線漏電流，該具有 測試模式的半導體記憶晶片包含： 八 (a)裝置用以進入一半導體記憶晶片中的一測試模式； 11 1287232 (b)裝置用以發出-第—測試指令，藉以起始化於對該半導體記憶 晶片中之一被定址之字元線的開啟； (C)裝置用以發出-第二測試指令，藉以於—預設時間量後開啟複 數個位元線感測放大器；及 (d)裝置肋測量於複數條元線上$現的漏電流。 7.如申請專繼m第6項所述之具有職模式的半導體記⑽片，其中發 出該第-測試指令的裝置後，係由該半導體記憶晶片控制的_時間延遲後 開啟該被定址之字元線。 8·如申請專利細帛6項所述之具有測試模式的半導體記憶晶片，其情 出該第二測試指令的裝置從由一測試器所該開啟該被定址之字元線時延 遲，藉以使得從缺陷產生的漏電流充電交叉該被定址之字元線的該複數個 位元線。 9. 一種位元線漏電流的記憶晶片測試，包含·· (a) 由一測試器控制的一記憶晶片； (b) —列記憶胞及一列位址； (c) 一第一測試指令連接至該測試器的該記憶晶片； (d) —第二測試指令連接至該測試器的該記憶晶片； (e) 該第一測試指令活化對應該列位址的該列記憶胞的一字元 線，及 ①該第二測試指令活化一位元線感測放大器(BLSA)，該位元線 感測放大器連接至該列記憶胞的複數個位元線，藉以讀取該複數個位元線 上的電荷。 10. 如申請專利範圍第9項所述之位元線漏電流的記憶晶片測試，其中該測 試器控制該記憶晶片進入一測試模式，藉以使得該第二測試指令用以活化 12 1287232 該位元線感測放大器。 11. 如申請專利範圍第9項所述之位元線漏電流的記憶晶片測試，其中從該 第一測試指令、由該測試器於一充分時間量後延遲該第二測試指令，該充 分時間量係允許一漏電流充電該位元線感測放大器，藉以允許該位元線感 測放大器測量該漏電流。 12. 如申請專利範圍第11項所述之位元線漏電流的記憶晶片測試，其中從 該第一測試指令延遲該第二測試指令所需的一大量時序網(large timing network)不影響該記憶晶片所具有的一大小。 13. 如申請專利範圍第9項所述之位元線漏電流的記憶晶片測試，其中該記 憶晶片更包含： (a) —指令解碼器(command decoder); (b) —位址緩衝器(address buffer); (c) 一控制信號產生器(c〇ntr〇l signal generator); (d) 該測試器，其連接一進入測試模式指令給該指令解碼器，藉以將 該記憶晶片設置於該測試模式，其該測試模式允許該測試器所發出的該第 一測試指令產生一字元控制信號，該字元控制信號從該控制信號產生器連 接至一字το線解碼器(word line decoder)，藉以活化連接該列記憶胞連接的一 字元線，該字元線具有一列位址輸入該位址緩衝器，並且容許由該測試器 發出從該第-測試指令延遲的該第三測試指令，藉以使—位元線感測放: 器控制信號由該控備號產生器連接至該位元線❹撤大如活化該位元 線感測放大斋測量來自該字元線之在該位元線上的漏電流。 (S)