TWI287225B - Method for determining programming voltage of nonvolatile memory - Google Patents
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Description
1287225 (1) 九、發明說明 【發明所屬之技術領域】 本發明有關一種用於編程非揮發性記憶體的方法,該 非揮發性記憶體包括記憶胞陣列,用於依據控制閘極和通 道區域間累積的載子數目來儲存資料;且本發明特別是有 關於一種決定編程電壓的方法,用以提供由熱載子注入之 編程記憶胞的汲極電壓之最佳準位。 【先前技術】 非揮發性記憶體的典型例子是可快閃抹除之可電性程 式化唯讀記憶體(flash EEPROM),其中包括電性絕緣 Μ 0 S閘極,此稱爲浮動閘極。(請參考S · M u k h e r j e e等人 之 “A Single Transistor EEPROM Cell and Implementation in 512k CMOS EEPROM”,IEDM Technical Digest,p. 616, 1985) 〇 # 第1圖顯示傳統快閃EPROM的記憶胞結構。此結構 具有一浮動閘極 1 ’此浮動閘極1是配置用以直接控制 通道2以及儲存資料(電子)以及一控制閘極4,此控制閘 極4是堆疊在浮動閘極1上的絕緣層3上。如第2圖所 示,浮動閘極1係藉由絕緣層從外部被隔絕,其位能係由 四個外部節點之電容所耦合而成。當資料編程操作是依據 熱載子現象,其係同於在紫外線抹除EPROM編程操作之 原則,其允許電子被載入至比通道閘極氧化層5較高的位 準以注入至浮動閘極1中’其中通道閘極氧化層5係作爲 1287225
絕緣層。抹除操作係依據Fowler-Nordheim通道現象來進 行’其中包含經由浮動閘極1與源極擴散區6間重疊區域 的通道氧化層5來釋出電子。這種方式可以控制在浮動閘 極1的電子數目。讀取操作同於NOR型MOS記憶體,包 含用在堆積資料(電子數目)感測驅動電路之差異在每一個 記憶胞選擇性地活化經由位元線(汲極7)與字元線(控制閘 4) 〇 當熱載子現象被用作爲熱載子注入的機制時,電流被 浮動閘極1所接收,其可解釋成下列方程式(1 ),如W. Shockley 於 1961 年之 “Solid-State Electron 2”的幸運電子 模組(lucky electron model)中所描述:
Ig = Is X exp(· 0 b/Esd/λ) …(1) 其中Ig是閘極供應電流,Is爲源極電流,0 b是阻障 高度,Esd是源極/汲極電場,λ是熱載子散射平均路徑。 很明顯的是熱載子電流Ig與電場(Esd)有很大的依附 關係。在實際記憶胞陣列中,源極/汲極電場(Esd)明顯地 被汲源極電壓、在汲極電流路徑之負載電阻以及在記憶胞 電晶體之有效通道長度所影響。這些參數可能依據在每一 記憶陣列晶片過程中錯誤程度而變化。因此必要的是由用 以編程之控制電路所提供之汲極電壓來設定其最佳準位在 每一片晶片上。 爲了達成此一目的,一種用以量測在每一晶片記憶胞 -5- (3) 1287225 之編程特性以及決定編程電壓之最佳準位係從日本® # 11 _ 09-502828 (WO 95/075 36)之量測所揭示。如此專利所揭 ‘示,此方法是被接受用以決定在非揮發記憶體之編程丨及丰亟 電壓。如第3圖之流程表所示,此方法包括步驟如下: (a) 決定一第一値,其表示編程汲極電壓之第一準 .位; (b) 迴授具有第一値之非揮發性記憶體之編程汲極電 φ 壓產生器電路,以從第一値產生編程汲極電壓; (c) 選擇在非揮發性記憶體之多數個記憶胞以及以一 預定時間長度編程並施加編程汲極電壓至多數個記憶胞; (d) 於編程之後量測在記憶胞群其中之一的臨界電 壓, (e) 比較在非揮發記億體中臨界電壓量測値與編程臨 界電壓之範圍; (f) 當臨界電壓的量測沒有超過臨界電壓的編程範圍 ® 時,平移編程汲極電壓變化第一値至其他値藉由重複步驟 (b)至(e);以及 (g) 儲存第一値在非揮發性記憶體,用以從第一値產 生編程汲極電壓,使得非揮發記憶體被編程臨界電壓在預 定時間長度的範圍之後,其用以編程當臨界電壓之量測保 持在編程臨界電壓的範圍內以及定値地控制編程汲極電壓 產生器電路。 如上所述,習知技術試圖決定編程汲極電壓,使得非 揮發性記憶體編程之臨界電壓的範圍落入在預定用以編程 -6 - (4) 1287225 之時間長度,但是並無法解釋接下來所要描述的缺點。 更特別的是,負載電阻在從編程汲極電壓產生器電路 k 路徑至每一非揮發性記憶胞可能是依據位置或非揮發性記 憶胞陣列之目標點位址而不同。這是起因於相互從編程汲 極電壓產生器電路延伸之結構的結果,其在長度及材料上 ’之變化依據位置或目標點的位址在非揮發性記億胞的陣列 中。換句話說,當編程汲極電壓從編程汲極電壓產生器電 • 路中被釋放時,其實際上可能從一記憶胞至另一記憶胞藉 由路徑或記憶胞之電流至動電容負載電阻而被變化。 第4圖顯示的是根據本發明在編程之後介於汲極電壓 作爲基極資料與臨界電壓之關係圖。如圖所示,曲線(a) 指出臨界電壓在編程之後比起汲極電壓大量的增加。另一 曲線(b)指出與汲極電壓比起來的話,臨界電壓在編程之 後呈現適當的增加。 藉由熱載子注入編程時,臨界電壓在編程之後主要依 ® 據三個因素:(1)汲極電壓(2)閘極電壓(3)對數型態脈 衝時間。當編程脈衝寬度是定値的時,臨界電壓在編程脈 衝的應用是在編程之前很難被臨界電壓所影響。在編程脈 衝的應用之前的臨界電壓是不會高於由這三個因素所決定 的電壓準位。不論任何兩個汲極電壓所臨接之編程操作間 中插入抹除操作或沒有插入,第4圖的關係維持依舊不 變 0 習知記憶允許在非揮發性記憶胞之臨界電壓在編程之 後是明顯的變化,以回應從一記憶胞至另一在單晶片記憶 -7- (5) 1287225 胞實際在編程汲極電壓之變化,當編程汲極電壓保持在由 # 曲線(a)所標註之範圍,甚至假如其已經設定至初始準 位,其滿足編程時間。此將造成在編程速度、在編程之後 之臨界電壓及可靠度之邊緣的變化。 > 【發明內容】 本發明有鑑於習知缺點以及本發明之目的而提出一種 φ 非揮發性記憶體之編程電壓決定方法,其中在編程後因熱 載子注入之記憶胞上的臨界電壓之變化能被抑制。 爲達成本發明之上述目的,係提出一種在非揮發性記 憶體中決定編程電壓之方法,用以將應用至記憶胞的編程 操作之汲極電壓設定爲一最佳準位,該編程操作係藉由熱 載子注入,該非揮發性記億體包括用於依據控制閘極與通 道區域間累積的載子數目來儲存資訊的記憶胞,該方法包 括下列步驟:設定該汲極電壓至一初始設定準位;經由施 ♦ 加該汲極電壓與閘極電壓分別至該記憶胞的該汲極與該控 制閘極一預定編程時間以編程記憶胞;平移該汲極電壓至 另一設定準位;藉由該平移步驟決定之汲極電壓的另一設 定準位重新編程該記憶胞;在編程步驟或重新編程步驟的 編程操作後,量測該記憶胞之該臨界電壓;以及在該重新 編程步驟後,決定該臨界電壓上的一微分値,該微分値由 該臨界電壓之變化對該汲極電壓之變化的比率所表示變 化;其中當在該決定步驟中所決定的該微分値與在該量測 步驟中所量測的該臨界電壓保持在他們個別的可允許範圍 (6) 1287225 時,在平移步驟所決定之該設定準位被定義爲該汲極電壓 的最佳準位。 根據本發明之方法,其允許在決定步驟中所決定的微 分値以及在量測步驟中所量測之臨界電壓能夠被控制在個 別可允許的範圍內,使得在編程後用以執行編程操作之汲 極電壓能被控制在汲極電壓與臨界電壓間曲線(b)所標註 之飽和範圍,如第4圖所示。因此,在編程之後,源自製 • 程或設計之由施加至記憶胞汲極之汲極電壓變化所導致的 臨界電壓變化能適當的被抑制。 在設定利用熱載子注入之編程的汲極電壓時,接下來 會遭遇到兩種限制的因素。因此汲極電壓應該保持在不被 這些因素所干擾的範圍中。 (1)當汲極電壓太小的時候,熱載子從汲極電場接收 短缺能量,因此無法通過閘極氧化層的阻障高度,減少了 編程的速度。 ® (2)當汲極電壓太高的話,位元線是被以汲極電壓充 電以及在陣列中連接至位元線之不被選擇的胞元係在編程 操作中接收干擾力,藉此干擾錯誤的容限將明顯的減少。 根據本發明之方法,其允許用以執行編程操作的汲極 電壓被保持在在不受上述兩限制因素影響的適當設定範圍 內。因此,在非揮發性記憶體之編程操作能被加速以及執 行而不會減少干擾錯誤的容限。 再者,根據本發明之方法可被修改爲,其中當在決定 步驟中所決定的微分値及量測步驟中所量測之臨界電壓其 -9- (7) 1287225 中至少一者超出其可允許範圍時,重複平移步驟、重新編 β 程步驟、量測步驟以及決定步驟。此允許用以執行編程操 > 作的汲極電壓被設定至一最佳準位。 根據本發明之方法可被修改爲,其中設定步驟中所決 * 定之汲極電壓是用以執行該編程操作之該汲極電壓變化範 ‘圍內之絕對値的最小値變化,該汲極電壓變化是來自於製 程及記憶胞陣列設計。 • 根據本發明之方法可被修改爲,其中該微分値之可允 許範圍是從1.0至4.0。 根據本發明之方法可被修改爲,其中該臨界電壓之該 可允許範圍不小於一參考準位,該參考準位等於用在編程 驗證之臨界電壓。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂,下文特舉較佳實施例,並配合所附圖式,作詳細說明 如下= 【實施方式】 根據本發明之一種用以決定用在非揮發性記憶體之編 程電壓之裝置及方法將藉由下列圖示進行說明(請參考本 發明之方法及本發明之元件)。 如第7圖所示,非揮發性記憶體1 〇根據本發明應用 之方法包括記憶胞陣列1 1,具有快閃記憶胞,其結構與 第1圖所示之結構相同;記憶胞陣列控制電路1 2,主要 由位址解碼器所組成;電壓產生器電路;時脈控制電路; -10- (8) 1287225 感測放大器;及其他裝置用來實行記憶操作(編程、抹 * 除、讀取)在記憶胞陣列11之每一記憶胞內。於非揮發性 | 記憶體1 0之記憶陣列控制電路1 2之記憶陣列控制電路係 被連接至配置用以與記憶陣列控制電路1 2同工之測試控 制器1 3,以執行本發明之方法。因爲本發明方法的測試 ^ 控制器1 3之功能作爲控制步驟之控制裝置,因此同等於 本發明之裝置。 # 本發明之方法之步驟係被測試控制器1 3所控制,其 將被更仔細地如第5圖之流程表所描述。 從測試控制器1 3起始之方法,其設置汲極電壓至一 初始準位Vdpi (步驟501,設定步驟)。更特別的是,初 始汲極電壓V dp !是3.8 V在此實施例中。此準位較佳同等 於用以編程在一預料錯誤的範圍內汲極電壓的最小値,這 些錯誤是在製程與設計中會適量出現的。然後在記憶陣列 控制電路1 2之編程汲極電壓產生器電路是被設定爲編程 • 汲極電壓之初始準位。 接下來藉由選擇在需求位址(步驟5 0 2)之位元。此位 元可能是單一特定位元或是由滿足特定需求情況之多數個 指定位元。 汲極電壓VdPl在特別閘極電壓情況下之編程時間被 讀入,以開始編程情況(步驟5 0 3,編程步驟)。步驟5 0 3 至步驟5 08是被重複地直到所需要的時候,也就是藉由平 移編程汲極電壓從初始準位Vdpi移至 Vdp2、Vdp3、... 至VdPn (步驟5 06,平移步驟)。在第二次或更高次的時 -11 - (9) 1287225 候,步驟5 03 (編程步驟)作動爲編程步驟。在步驟506中 ^ (平移步驟),編程汲極電壓藉由預定値而增加,其係同等
‘ 於汲極電壓之邊界用以執行此編程操作,例如〇 . 1至〇 . 2 V 在此實施例中。此預定値可能是常數或不是。 '在此實施例中,任意兩相鄰之不同汲極電壓準位間之 編程操作是不需要抹除操作。抹除操作可能被插進。在任 何情況中,不論抹除操作是不是被插進的,汲極電壓與其 φ 臨界電壓在編程操作之後依然保持如第4圖明顯所示的並 無變化,因此容忍在結果中不明顯的差別。本發明之方法 估計與汲極電壓有關之臨界電壓的曲線(第4圖)的斜率。 據此,甚至當在汲極電壓的編程操作後,臨界電壓是不同 於存在與不存在的抹除操作間,其很難干擾汲極電壓的量 爲了決定特定位址,在此實施例中,在編程操作中一 組位元位址在汲極電壓路徑最高的電阻是被選擇的。當電 • 壓降下係因在編程操作中之汲極電流以及負載電阻在路徑 中是最重要的在位元位址組中,汲極電壓輸出用以驅動需 要汲極電壓驅動電路之輸出爲最高値的時候。在此實施例 中,位址2至6位元是被選擇用在此例子中。 在步驟5 03的操作之後,在記憶胞之臨界電壓Vtpn 於第η次編程操作之後是被讀取的(步驟5 04。量測步 驟)。在第一處理迴圈中,在初始編程操作後,記憶胞之 臨界電壓Vtpi是讀取的。 用以量測在記憶胞之臨界電壓是被執行藉由記憶胞陣 -12- (10) 1287225 列控制電路3之裝置,其包括用以設定及讀取從測試控制 * 器1 3,在讀取操作之字元線電壓準位及測試控制器1 3包 •括用以讀取在記憶胞之汲極電流之裝置於當掃瞄字元電壓 準位的時候。 '在操作步驟504之後,其被檢查無賃處理迴圈是第一 •次或不是(步驟5 05 )。第一處理迴圏時,汲極電壓被設定 爲具有初始準位VdPl。在第一處理迴圈中,此操作是不 φ 進展到步驟507及5 08,但是包含紀錄汲極電壓及臨界電 壓之量測在編程之後,然後從VdPl平移至VdP2(步驟5 06) 之汲極電壓之設定,以及實行重新編程操作一平移汲極電 壓之設定(步驟5 03 )。接下來藉由讀取在記憶胞之臨界電 壓Vtp2於第二次編程操作後。 在第二處理迴圈的時候,或在第二處理迴圏之後,操 作會移到步驟5 07依據在步驟5 05的檢查結果。如上所解 釋的。檢查(1)是被引導在步驟507及檢查步驟(2)是被步 • 驟5 08(決定步驟)所連續引導的。 (1) 檢查量測之臨界電壓Vtpn是否落在可允許範圍。 (2) 偵測由重新編程操作之後的臨界電壓VtPn之變化 對汲極電壓之變化的比率所表示之微分値變化變化(請見 下列方程式(2))以及檢查微分値(Δνίρη/Δν(1ρη)是否在預定 的可允許範圍中。 AVtpn/AVdpn = (Vtpn-Vtpn.1)/(Vdpn-Vdpn.i) ... (2) -13- (11) 1287225 預定可允許之範圍如檢查(1)在記憶胞臨界電壓之最 小準位vtpmin所定義是不可缺少的,用以避免位元(記憶 胞)編程汲極電壓VdPn在抹除狀態被判讀。在此實施例 中,此準位是相同於用在記憶胞陣列控制電路1 2的編程 驗證之臨界電壓。 當步驟5 07決定臨界電壓Vtpn超出範圍(也就是臨界 電壓 Vtpn比較低限制 Vtpmin小)或在步驟 508其微分 • AVtpn/AVdpn 超過範圍(例如微分(△ VtpnMVdpn))是不小 於上限値,此操作移到步驟5 06中,其汲極電壓被 平移至較高的設定。當汲極電壓低於最大準位時,步驟 503至508之操作是被重複的。當在平移後之汲極電壓是 不會低於最大準位的,汲極電壓之最大準位是被設定至 Vdpn,以及操作進階至步驟5 09。 當從步驟5 03至步驟508之處理迴圈已經被重複兩次 或兩次以上時,在記憶胞編程之後,用以編程之汲極電壓 ® 及臨界電壓變成如第4圖所示。此關係顯示尖銳曲線(a) 在剛開始,然後爲緩和曲線(b)。曲線(b)指出熱載子注入 取代當汲極電壓保持在最大設定値用以禁止在所選擇記億 胞電流之二次崩潰於編程操作與負回饋中,其起因於在汲 極電流路徑之負載電阻。此負回饋指出當在記憶胞之汲極 在先前步驟只是在二次崩潰前與汲極電流Idp在記憶胞皆 爲增加,從下面方程式(3)之電壓降Vddr()p與在汲極電流 路徑之負載電阻Rpath是被提供的,以及電流增加是被抑 制的。 -14· (12) 1287225
Vdjjrop - IdpxRpath ...(3) 當編程操作以汲極電壓曲線(b)被實行的時候,其電 壓保持穩定,因此允許編程操作具有較高的效能。再者, 用以避免影響到可靠度或干擾未被選擇胞元的汲極電壓。 汲極電壓最低値必須沿著曲線(b)計算。 由方程式(2)表示之微分値(Δνΐρη/Δνίίρη)及汲極電壓 • 之關係則如第6圖所示。明顯的發現汲極電壓與第6圖所 示之微分値之關係,其微分之峰値落於第4圖所示之曲線 (a)所表示之範圍。當汲極電壓增加,微分値明顯保持如 第4圖曲線(b)表示之範圍之低値。 更特別的是,當汲極電壓Vdp從最初的準位開始簡 單的增加時,微分値(Δνίρη/Δν(1ρη)達到其峰値,然後降 下至不會超過4 · 0。根據本發明可以判斷出當差異値轉成 範圍爲1·〇〜3.0時,汲極電壓產生曲線(b),使得臨界電 ® 壓在編程之後穩定。這種操作是相同於在步驟5 08之檢查 操作。另外,當在步驟507之檢查(1)判斷臨界電壓Vtpn 在編程後不小於編程驗證之最小準位VtPmin,汲極電壓 Vdpn在編程操作中保持最佳値,其允許沿著汲極電流路 徑之負回饋能被順利地導通,以及在記憶胞必須用來執行 編程操作之臨界電壓之變化被維持。最後,汲極電壓之最 佳準位則被儲存作爲記憶陣列控制電路1 2之一般編程需 求(步驟509)。 接下來描述本發明之另一實施例。在先前實施例之步 -15- (13) 1287225 驟 5 08之檢查,其有可能被步驟808(第5圖之步驟 ^ 5 08),其中,如第8圖所示,在汲極電壓最佳準位Vdp •被選擇前不論微分値是否在範圍中’兩個連續的汲極電壓 準位Vdp係被檢查如在檢查(2)中所標示的。 雖然上述兩實施例中係基於汲極電壓Vdp單純的增 加,當熱載子是電子的時候,本發明將涵蓋另一熱載子爲 電洞。在接下來的例子中,編程超過熱載子注入能夠被相 • 同成功地執行藉由本發明之方法,也就是單純地減少汲極 電壓Vdp 。 一般來說,第7圖所顯示之測試控制器13被提供作 爲一與晶片產品分開之測試元件。此測試控制器1 3可能 被部分地安裝或整個被安裝成爲在非揮發性記憶體10中 以一晶片型態作爲測試電路。 綜上所述,雖然本發明已以較佳實施例揭露如上,然 其並非用以限定本發明,任何熟習此技藝者,在不脫離本 ® 發明之精神和範圍內,當可作各種之更動與潤飾,因此本 發明之保護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1圖顯示習知快閃記憶體EPROM的記憶胞結構之 結構剖面圖; 第2圖顯示第1圖傳統快閃記憶體EEPROM之等效 電路圖; 第3圖顯示在習知技藝中用以編程之決定汲極電壓過 -16- (14) 1287225 程之流程圖; 第4圖顯示在以熱載子注入之編程後,汲極電壓與臨 界電壓之關係圖; 第5圖爲根據本發明之一較佳實施例之用在非揮發性 記憶體中,決定編程電壓決定過程之流程圖; 第6圖爲根據本發明之顯示介於汲極電壓與微分 (AVtPnMVdPn),其由編程電壓決定方法所決定用在非揮 # 發性記憶體之特性圖; 第7圖係一方塊圖,顯示根據本發明之非揮發性記憶 體系統結合符合編程電壓決定方法以及編程電壓決定元 件;以及 第8圖係顯示根據本發明之非揮發性記憶體另一編程 電壓決定之方法實施例之流程表。 【主要元件符號說明】 © 1 0非揮發性記憶體 11記憶胞陣列 1 2記憶陣列控制電路 13測試控制器 -17-
Claims (1)
- (1) 1287225 十、申請專利範圍 * 1.一種在非揮發性記憶體中決定編程電壓之方法,用 -以將應用至記憶胞的編程操作之汲極電壓設定爲一最佳準 位,該編程操作係藉由熱載子注入,該非揮發性記憶體包 括用於依據控制閘極與通道區域間累積的載子數目來儲存 > 資訊的記憶胞,該方法包括下列步驟: 設定該汲極電壓至一初始設定準位; Φ 經由施加該汲極電壓與一閘極電壓分別至該記億胞的 該汲極與該控制閘極一預定編程時間以編程該記憶胞; 平移該汲極電壓至另一設定準位; 以藉由該平移步驟決定之汲極電壓的另一設定準位重 新編程該記憶胞; 在編程步驟或重新編程步驟中的編程操作後,量測該 記憶胞之該臨界電壓;以及 在該重新編程步驟後,決定該臨界電壓上的一微分 • 値,該微分値由該臨界電壓之變化對該汲極電壓之變化的 比率所表示,其中 當在該決定步驟中所決定的該微分値與在該量測步驟 中所量測的該臨界電壓保持在他們個別的可允許範圍內 時,在平移步驟所決定之該設定準位被定義爲該汲極電壓 的最佳準位。 2.如申請專利範圍第1項所述之方法,其中 當在該決定步驟中所決定的該微分値及該量測步驟中 所量測之該臨界電壓其中至少一者超出其可允許範圍時, -18- (2) 1287225 重複該平移步驟、該重新編程步驟、該量測步驟以及該決 β 定步驟。 • 3 .如申請專利範圍第1項所述之方法,其中 該設定步驟中所決定之該汲極電壓是用以執行該編程 操作之該汲極電壓變化範圍內之絕對値的最小値,該變化 來自於製程步驟以及記憶胞陣列設計。 4.如申請專利範圍第1項所述之方法,其中該微分値 Φ 之可允許範圍爲1.0至4.0。 5 .如申請專利範圍第1項所述之方法,其中該臨界電 壓之該可允許範圍不小於一參考準位,該參考準位等於用 在編程驗證之臨界電壓。 6. —種在非揮發性記憶體中決定編程電壓之裝置,用 以將應用至記憶胞的編程操作之汲極電壓設定爲一最佳準 位,該編程操作係藉由熱載子注入,該非揮發性記憶體包 括用於依據控制閘極與通道區域間累積的載子數目來儲存 • 資訊的記憶胞,該裝置包括: 控制機構,用以控制根據申請專利範圍第1項之方法 的設定步驟、編程步驟、平移步驟、重新編程步驟、量測 步驟以及決定步驟的操作。 7. —種非揮發性記憶體,包含: 複數個記憶胞;以及 根據申請專利範圍第6項之編程電壓決定裝置’其中 該記憶胞可藉由將熱載子注入一控制閘極與一通道區 域間的一區域而被編程,並以累積載子的形式儲存資料於 -19- (3)1287225 該區域中。-20-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004299575A JP4167640B2 (ja) | 2004-10-14 | 2004-10-14 | 不揮発性メモリのプログラム電圧決定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200627456A TW200627456A (en) | 2006-08-01 |
TWI287225B true TWI287225B (en) | 2007-09-21 |
Family
ID=36180577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094135586A TWI287225B (en) | 2004-10-14 | 2005-10-12 | Method for determining programming voltage of nonvolatile memory |
Country Status (3)
Country | Link |
---|---|
US (1) | US7203095B2 (zh) |
JP (1) | JP4167640B2 (zh) |
TW (1) | TWI287225B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI550614B (zh) * | 2013-03-01 | 2016-09-21 | Toshiba Kk | Semiconductor memory device |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006119323A2 (en) * | 2005-05-03 | 2006-11-09 | Palomar Technology, Llc | Trusted monitoring system and method |
CN101197196A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 检验闪存单元电性能的方法 |
KR100824203B1 (ko) * | 2007-04-03 | 2008-04-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 프로그램 방법 |
US8917553B2 (en) * | 2011-03-25 | 2014-12-23 | Micron Technology, Inc. | Non-volatile memory programming |
US9195586B2 (en) * | 2012-02-23 | 2015-11-24 | Hgst Technologies Santa Ana, Inc. | Determining bias information for offsetting operating variations in memory cells based on wordline address |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG47058A1 (en) | 1993-09-10 | 1998-03-20 | Intel Corp | Circuitry and method for selecting a drain programming voltage for a nonvolatile memory |
US7136304B2 (en) * | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
-
2004
- 2004-10-14 JP JP2004299575A patent/JP4167640B2/ja not_active Expired - Fee Related
-
2005
- 2005-10-12 TW TW094135586A patent/TWI287225B/zh not_active IP Right Cessation
- 2005-10-14 US US11/251,059 patent/US7203095B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI550614B (zh) * | 2013-03-01 | 2016-09-21 | Toshiba Kk | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
TW200627456A (en) | 2006-08-01 |
JP2006114109A (ja) | 2006-04-27 |
US7203095B2 (en) | 2007-04-10 |
JP4167640B2 (ja) | 2008-10-15 |
US20060083067A1 (en) | 2006-04-20 |
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---|---|---|---|
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