TWI283410B - Programmable semi-fusible link read only memory and method of margin testing same - Google Patents

Description

1283410 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種可程式化唯讀記憶體，並且更具體古 之，本發明係關於一種採用半熔絲鏈結記憶體單元之僅單 人了程式化唯頃§己憶體，而且係關於一種邊限測試已程式 化及未程式化之記憶體之方法。 【先前技術】 單次可程式化記憶體（OTP-記憶體）係指一唯讀記憶體 # (R〇M) ’其可在一裝置製成之後被程式化一次（亦稱之為單 次可程式化ROM或者OTP-ROM)。至今為止，已經有多個 OTP-ROM之實例，而且已採用多種技術將它們實現為記 憶體元件，例如，藉由損壞二極體或者氧化物膜以形成一 先前為高阻抗路徑之低阻抗路徑，從而可儲存資料。而且 資料亦可儲存在一浮動閘極電晶體中，促使該浮動閘極保 持電荷並且改變電晶體臨限電壓（其係EPR〇m之基礎）。整 合式熔絲亦已經被用來實現〇TP-R〇M。藉由使適當之電 _ 流通過一熔絲使該熔絲可被熔斷，從而建立一先前為低阻 抗路徑之高阻抗路徑。此等技術的缺點包括··用來程式化 之電流相對較大；以及用來程式化之電壓相對較高，即， 超過了目前次微米（級）CMOS技術之擊穿電壓。這些缺點 亦可能損害一積體電路上之周圍層且需要相對大的區域， 因此導致記憶體密度較低。例如，題目為”Structure 〇f Electrically Programmable Read-Only Memory Cells and

Redundancy Signature Therefor”之美國專利案第 5,2〇8,780 103947.doc 1283410 號揭示了一 OTP-ROM，其採用熔絲作為記憶體元件。然 而’其要求高電壓（10 V)以程式化該熔絲並採用一進入驟 回（snap-back)或者二級擊穿狀態之nm〇S以使電流經過該 炼絲’從而提供熔斷該熔絲所需之高電流。此驟回電流將 相對較大並且該NMOS裝置必須依尺寸製造以避免在驟回 過程中被損毀。此將導致比本發明之要求更大之導通電晶 體，因此導致面積效率（area-efficient)較低。題目為"Write Once Read Only Store Semiconductor Memory"之美國專利 案第3,641，516號揭示了 一採用背對背（back_t〇_back)二極體 作為記憶體元件而實現之0TP_R0M。為了程式化此記憶 體，將電流或電壓施加至該記憶體單元，以使得該等二極 體之一發生擊穿並導致矽化金屬合金跨越其ρ·η接面而發 生短路。擊穿該ρ-η接面所需之電壓一般為8伏，其超過了 現代次微米MOS處理所允許之電壓。題目為，，出的 Coupling Ratio Electrically prog贿mable 以⑽”之美國專 利案第4,422,092號係基於浮動閘極EpR〇M。此方法之缺 點為用來程式化該裝置所需之電壓較高。此實例中在汲極 上需要15伏而在閘極上需要25伏用於程式化。此等電壓已 經大大超過了標準次微米CM〇s處理所允許之最大電壓， 並將導致更為昂貴之相對特殊化之處理。 【發明内容】 因此，本發明之-目標係提供一種改良的可程式化唯讀 記憶體。 ' 本發明之一進一步目標係提供一種 心、禋？文良的可程式化唯讀 I03947.doc 1283410 記憶體，其採用了半熔絲鏈結記憶體軍元。 本發明之一進一步目標係提供一 種改良的可程式化唯讀 s己憶體’其要求在傳統次微米（CMCKi ♦ w . 〜MUS)處理器之擊穿範圍 内的較低程式化電流與電壓。 本發明之一進一步目標係提供一種改良的可程式化唯讀 記憶體，其採用小的、薄膜半溶絲鍵結以及開關，此僅需 要低電流、小面積並且不會對周圍特徵造成損毁。 本發明之另-目標純供—種邊限㈣已程式化及未程 式化之此種半熔絲鏈結記憶體之方法。 本發明得自於如下之膏頦·茲Im 抑— 卜之貫現·藉由採用一半熔絲鏈結記憶 體單元之矩陣可實施一較小、較低電壓與電流之譲，每 個半熔絲鏈結記憶體單元均包括一 ^ j ^ 具有一完整阻抗及一熔 斷阻抗之半炼絲鏈結，並選擇由兮 彈由5亥專已選擇之位元線與字 線所硪別之擬溶斷的一或多個記憶體單元。本發明亦實現 了 一種邊限測試已程式 矛式化及未私式化之此種記憶體之方 法。 Φ 本發明特徵在於一種可程式化之唯讀記憶體，其包括： 砂半溶4鏈結吕己憶體單元之矩陣，每個半溶絲鍵結記憶體 :疋均包括—具有—完整阻抗及…精阻抗之半炼絲鏈 彳元線電[供應切換電路，其用於將電流施加至至 )-二選擇之位元線；以及一用於選擇一字線之字線位址 :1為’以及一程式控制邏輯電路’其用於熔斷由該等已 l擇之子線與位元線相交所識別之該等記憶體單元中之 溶絲鏈結。 103947.doc !283410 在車又佳實施例中，可以具有：一連接至該等位元線之 感測放大器電路；以及一讀出控制邏輯電路，該讀出控制 邏輯電路用於啟用該感測放大器電路以讀出該字線位址解 碼器所定址之該等記憶體單元中該等半熔絲鏈結之狀態。 該等半溶絲鏈結可以係薄膜電阻；其中該等薄膜電阻可以 由鉻化矽製成。他們可以係半抗-熔絲鏈結，如二極體接 面。每個半熔絲鏈結記憶體單元可以包括一半熔絲鏈結以 及一連接在一位元線與一字線之間之選擇開關。該選擇開 關可以包括一半導體開關。該感測放大器電路可以包括複 數個感测電路，每個感測電路包括一參考單元以及一比較 電路’其中該比較器電路用於響應來自一相關聯記憶體 早疋之記憶體電流與一來自該參考單元之參考電流，從而 提七、表不該等電流之相對值之邏輯輸出。該比較器電路 可以包括一用於對該記憶體電流產生鏡像電流之電流鏡以 及偵測器電路，其中該偵測器電路用於響應已成為鏡像 之邊圮憶體電流與該參考電流，從而提供一表示該等電流 之相對值之邏輯輸出。該偵測器電路可以包括一用於對已 成為鏡像之該記憶體電流與該參考電流進行求和之感測節 ”、、占以及反轉器，其中該反轉器用於響應該感測節點，從 而提供一表示該等電流之相對值之邏輯輸出。該等比較器 包路可以包括一差動放大器，該差動放大器具有一連接至 4圮憶體單元與該電流鏡之一端之輸入，並且具有連接至 工考單元與該電流鏡之另一端之另一輸入。該參考單元 可以包括一與該記憶體單元選擇開關相匹配之參考選擇開 103947.doc 1283410 關及一參考阻抗。該參考阻抗可以包括一位於該完整阻抗 與㈣斷阻抗之間之預設阻抗。該參考阻抗可以包括一位 於-預設阻抗與該完整阻抗之間之低邊限阻抗，並且可以 包括一位於該預設阻抗與該溶斷阻抗之間之高邊限阻抗。 該參考阻抗可以包括一位於該完整阻抗與零之間之短路邊 限阻抗。 本發明特徵亦在於一種對一具有半熔絲鏈結記憶體單元 之已程式化之可程式化R0M進行邊限測試之方法。每個記 憶體單元均包括-具有一完整阻抗及一溶斷阻抗之半溶絲 鏈結。該方法包括：將一供電電塵施加至一半炼絲鍵結記 憶體單元及一參考單元；以及利用一位於該完整阻抗與溶 斷阻抗之間之-參考單元中之預設阻抗。將來自該參考單 =之電流與該記憶體單元之電流進行比較，然後決定該記 憶體之該半《鏈結是否完整或已炼斷。 在-較佳實施例中，該方法可進—步包括利卜位於該 Γ设阻抗與溶斷阻抗之間之高邊限阻抗，並決定該記憶體 ^ '之该半溶絲鏈結在一較高之預先確定邊限内係否已熔 B亥方法可進一步包括利用一位於該預設阻抗與完整阻 2之間之低邊限阻抗’並決定該記憶體單元之該半炼絲鏈 …在-較低之縣確定邊限㈣否仍然完整。 本發明特徵亦在於一種對一具有半熔絲鏈結記憶體單元 #式化之可程式化R0M進行邊限測試之方法，其中每 跑己憶體單元均包括一具有一完整阻抗及一炫斷阻抗之半 炼絲鏈結。該方法包括：將供電電麼施加至半溶絲鏈結記 I03947.doc 1283410 憶體單元及一參考單元；並利用一位於該完整阻抗與零之 間之該參考單元中之短路阻抗。將來自該參考單元之電流 ，來自該記憶體單元之電流進行比較，然後決定該記憶： 單70之該半熔絲鏈結係完整的或係已短路。 本發明特徵亦在於-種對—具有半料鏈結記憶體單元 之已H化之可程式化RQM進行邊限測試之方法。每個纪 憶體單4括-具有-完整阻抗及—料阻抗之半溶絲鍵 結：該方法包括：將一供電電壓施加至一半溶絲鏈結記憶 體早及-參考單元；並在位於該完整阻抗與料阻抗之 間之该參考單元中利用—預設阻抗。將來自該參考單元之 :流與該記憶體單元之電流進行比較，然後決定該記憶體 單元之孩半炼絲鏈結係完整或已斷開。 【實施方式】 除了如下所揭不之該較佳實施例或者若干實施例之外， 本^明能夠採用其他實施例並且能夠以各種方式來實踐或 者實施。因此，應當理解本發明在應用方面不受限於如下 描述中所陳述或者該等圖式中所闡述之構建細節及組件配 置。 半炫4鏈、纟σ典型係一具有完整及已熔斷狀態之薄膜電 阻’，其中當處於完整狀態時該鏈結具有一第一非零電阻， 而當處於已㈣狀態時該鏈結具有—第二較高但有限之電 阻此可使一預先確定之電流通過該鏈結而實現。本發明 :硪到，一由例如鉻化矽（SiCr)製成之薄膜半熔絲鏈結可 、、成足夠地小，使得藉由使一如2 · 6毫安培之較小程式 103947.doc 1283410 化電流通過該鏈結而將該鏈結熔斷。此種半熔絲鏈結具有 典型為1.4kQ之完整電阻，並具有一至少為2〇ki2(典型為 3〇kQ)之熔斷電阻。目前熔斷主要由多晶矽製成之積體熔 、、’糸所#之程式化電流已經達到大約兩個數量級之較大或者 近似為200毫安培。由本發明所提供之較低電流將導致在 一僅單次可程式化唯讀記憶體之實現中之電路元件（如開 關）較小。本發明之該等半熔絲鏈結記憶體單元優於積體 熔絲之另一優點在於，該鏈結從完整狀態轉換至已熔斷狀 態之程式化係良性的或者無損害的，因為它不會損毁該積 體電路上之周圍特徵及層。2002年6月12日頒發且作者為

Jonathan Audy、題目為 ”Semi_Fusible Unk System"之美國 專利案第6,246,243號中所揭示之本發明中可用之該半熔絲 鏈結，以及2004年2月12日申請且作者為Denis D〇yle、題 目為 f’ Semi-Fusible Link System For A Multi-Layer Integrated Circuit And Method Of Making Same ”之美國專 利申請案第10/777,337號中所揭示之該半熔絲鏈結，兩者 以引用的方式全部併入本文中。 如圖1所示為一根據本發明之可程式化唯讀記憶體1〇， 其包括一如上所述半熔絲鏈結記憶體單元13之矩陣陣列 12。位元線電壓供應切換電路14選擇該等位元線16以連接 至電壓供應Vsup。字線位址解碼器is接收匯流排2〇上的M_ 位元位址，其用來識別擬啓動之字線22。當信號出現在字 線啟用線（word enable line)24上時，該所選擇之字線將被 啓動。在此點處，正位於被定址之所選擇字線與被定址之 103947.doc -12· 1283410 所選擇位元線相交處之PROM矩陣陣列12中的半炼絲鏈結 記憶體單元13之每一個將被識別作為一作用中記憶體單 元。 在程式化模式中，程式控制邏輯電路26響應匯流排28上 之N-位元資料輸入信號（N-bit data in signal)以識別將被連 接至Vsup之位元線16。當一啓動信號”prog”出現在線3〇上 時，使用足夠大的電流來啟用彼等已選擇之位元線，以熔 斷彼專所識別之記憶體早元中的半炼絲鍵結。典型地，該 完整阻抗例如為1 ·41<:Ω，而該熔斷阻抗為3〇kQ。低完整狀 態典型表示一邏輯0，而高熔斷阻抗表示一邏輯1。在對每 字線完成上述操作而且整個PROM矩陣陣列12已經被程式 化之後，可熔斷主熔絲32以防止該PR0M矩陣陣列12不斷 地再次被重新程’式化。 一旦PROM 12已經被程式化，其可藉由如下方式而由感 測放大器電路34重複讀出：即簡單地將一 位元位址施加 至匯流排20上以及將一字線啓用信號（w〇rd enabu signai) 施加至匯流排24上，以識別擬讀出之記憶體單元，然後將 線36上之一言買出信號施加至讀出控制邏輯電路38，以實際 項出该感測放大器電路34，從而在線4〇上提供N—位元資料 輸出。 圖2中，A憶體單元13之一更詳細簡化視圖例如包括一 選擇開關42,諸如一NM〇s電晶體43 ;以及包括一半-抗溶 絲鏈結44，諸如一如上所述之薄膜電阻45或一二極體46。 如果一 一極體被用作該半熔絲鏈結，則跨越該二極體接面 103947.doc -13- 1283410 提供例如6伏之反向極性之擊穿電壓將對該鏈結之，，熔斷，， 產生影響。傳統二極體型記憶體係抗熔絲鏈結，亦即它們 從斷開至短路而程式化。程式控制邏輯電路可包括一三輸 入NAND閘47，促使當該資料輸入信號、pr〇g信號以及主

熔絲啓動信號三者均為高時，輸出將為低或者零。此使得 位元線電壓供應切換電路14中所包含之複數個開關之一相 關聯開關（見圖5之14a)將該位元線連接至Vsup。此使得程 式化電流Ipr〇g流經位元線選擇器開關14a(如圖所示可以係 PMOS電a曰體49) ’然後流經半熔絲鏈結44以及選擇開關 42。一足以熔斷半熔絲鏈結44之相對較小電流如2·6毫安 培即為全部必要的。雖然在全部描述中之電晶體均係 NMOS及PMOS類型之電晶體，但是亦可以係⑽⑽、雙極 性或任何其他合適之半導體裝置。 該記憶體單元中半熔絲鏈結之狀況不管係完整或已熔 斷均可私用包括如圖3之複數個$測電路5〇之感測放大 器電路來確認，每個感測電路包括—比較器電路52以及一 參考單元54。比較器電路52將來自記憶體單元。之電流與 來自參考單元54之電流進行比較。如果該記憶體電流高於 該參考電流’則表明該炼絲仍然處於完整狀態且具有表示 -邏輯〇之典型為⑽之阻抗。如果該參考電流大於該記 憶體電流，則表明該本、皮絲^ 〇 j衣θ Θ牛熔絲鏈結已經被熔斷且具有表示一 k輯之例如為30kQ之相對較高阻抗。比較器電路實際 上'包括-差動放大器60、電流鏡62、感測節點M以及一 反轉為66。* -特定半炫絲鏈結記憶體㈣識別時，則流 103947.doc 1283410 經該半溶絲鏈結記憶體13之電流透過位元線16而被傳送至 差動放大器60，其中該差動放大器6〇包括兩個半導體裝置 或者電晶體68與70，其基極被輸入電壓vbias進行偏壓。其 中之一半導體68被連接至該位元線16並接收該記憶體電 流，而另外一個半導體7〇被連接至參考單元54。參考單元 54包括一位於典型為14kQ之完整阻抗與典型為3〇kQ之熔 斷阻抗之間某處之預設阻抗。在此情況下，該阻抗被選定 為8kD。參考單元54亦包括一選擇開關74，其係一與記憶 體單元13中電晶體42在某些特徵上相匹配之電晶體。當藉 由選擇開關74之閘極的讀出線36上之一信號所啓用時，一 參考電流便流經差動放大器6〇之另一半導體7〇。包括半導 體78與80之電流鏡62鏡射線82上之該記憶體電流，促使其 出現在感測節點64處。如果感測節點64處之該鏡像記憶體 電流大於節點64處之來自半導體7〇之該參考電流，則感測 節點64將被拉向正電壓供應A”，致使反轉器“獲得一高 輸入，從而產生一表示邏輯〇之低輸出。因此，當半熔絲 鏈結44係完整的且具有一低阻抗如14]^時，貝"亥輸出就 表見為远輯〇。反之，當半溶絲鏈結44已經被溶斷並且 其阻抗大體上較高例如為3卟〇時，則感測節點64處之該鏡 像$憶體電流將小於該參考電& ’因此感測節點64將被拉 向接地” agnd”，致使反轉器66獲得一低輸入，從而其輸出 將被驅動到表示邏輯！之高位準，此表明該半熔絲鍵結處 於高阻抗或者已熔斷狀態。 藉由採用如圖4所示之參考單元54a，可以實現單次已程 103947.doc -15- 1283410 式化半熔絲鏈結記憶體單元之邊限測試，其中該參考單元 54a除了具有該預設阻抗之外還具有一或多個附加邊限測 试阻抗。因此參考單元54a除了可包括8kii之預設阻抗72與 遠擇開關74之外，還可包括一低邊限阻抗72a與選擇開關 74a、一咼邊限如2〇kQ之阻抗72b與選擇開關74b以及一短 路邊限如0.7kQ之阻抗72c與短路邊限選擇開關74c。然後 可對照該81<:Ω之阻抗72來測試該半熔絲鏈結，以瞭解在一 確認過程中其係較大或者較小。然後可對照由該3kQ之參 考私阻72a所汲取之電流來測試該半熔絲鏈結以確認該低 邊限，及/或對照該2〇kQ之高邊限阻抗72b來測試該半熔絲 鏈結以確認該高邊限。採用阻抗72、72a以及72b之此等三 個邊限測試確認了在初始程式化之後該半熔絲鏈結之狀況 係完整或已經炼斷。 然而，假使該PR0M矩陣12可能在未被程式化予以出 貨，而仍然必須對其進行測試，以確保所有半熔絲鏈結係 完整的以及沒有因為某些處理錯誤而發生短路或斷開。為 了確保一溶絲不發生短路，介於完整阻抗1.4kQ與零或短 路阻抗之間之〇.7kQ之該短路邊限阻抗72c被用來讀回該等 §己憶體單元所儲存之值。為了確保一熔絲不發生斷開，具 有8kQ之该預設阻抗72被用來讀回該等記憶體單元所儲存 之值。因此採用短路邊限阻抗與預設參考阻抗，即可確認 該完整阻抗實際上係完整且沒有發生短路、斷開或否則受 損。 雖然迄今為止本發明一直示出為應用於一簡單之單頁 103947.doc -16- 1283410 PROM中，但疋此並非係對本發明之一必要限制。例如， 如圖5所示，本發明可應用於一包括PR〇M矩陣陣列12a、

12b、l2c及12d之多頁記憶體中，每個prom矩陣陣列係藉 由一位元線電壓供應切換電路14a、14b、14c、14d來操 作’其中母個位元線電壓供應切換電路可包括先前已經位 於圖1之貫施例中程式控制邏輯電路％中之主溶絲32a、 32b、32c以及32d。此外還添加了一頁面位址解碼器9〇， 其接收線20b上之M-位元位址之一部分，並使得所選擇之 一頁面被定址。頁面位址解碼器9〇亦控制位元線切換電路 92、94、96以及98，以正確地指示來自該等pr〇m 12a一 12 d之輸出。 本發明亦適用於如圖6所示之一種測試或確認該等半熔 絲鏈結之狀態係完整或者已熔斷之方法。第一步驟ι〇〇係 將電壓施加至一被選擇之半熔絲鏈結記憶體單元及參考單 元二接著在步驟102中，利用一參考單元阻抗，其中該參 考單7L阻抗可以係高阻抗1〇4、預設阻抗1〇6、低阻抗 或者短路阻抗110。此等阻抗中一被選擇之阻抗被連接至 該：較器電路以在步驟112中進行比車交，以將所選擇之該 阻抗，參考單元電流與記憶體單元電流進行比較。如果選 擇了 π阻抗，則指示將係該半熔絲鏈結在一高邊限内是否 已二破_ (步驟114)。如果選擇了預設阻抗，則指示將 糸孩半熔絲鏈結係完整的或者已熔斷(步驟116)。如果選擇 士敕邊限阻抗，則指示將係該半熔絲鏈結在低邊限内是否 元正（步驟U8)，以及如果選擇了短路阻抗，則指示將係該 103947.doc •17- 1283410 完整半熔絲鏈結係真正完整的或者也許短路（步 驟120)。雖 該方法從理解上顯示為包括所有如下選項：預設、低、 高以及短路邊限阻抗：其意謂著在某一時刻可選擇其中之 任一阻抗，但是此並非必要之限制，例如，如果僅使用了 一阻抗，則不需要選擇開關。 美國專利申請案第10/777,337號揭示了一可在本發明中 使用之熔絲鏈結系統，其包括如圖7所示用於多層積體電 路142之半熔絲鏈結系統14〇，其中該多層積體電路142包 _ 括佈置在帛一層146上之主動電路144。層146包括金屬w 148，系統140亦包括佈置在具有金屬2層154之第二層152 上之半熔絲鏈結元件150，其中該金屬2層154被調整以用 於與金屬1層丨48相互連接。如圖7所示，雖然具有半熔絲 鏈結150之層152佈置在具有主動電路144之層146之上，但 疋此並非係一限制，因為具有主動電路144之層146可以佈 置在具有半熔絲鏈結元件15〇之層152之上。導線156提供 • 了金屬1層148與金屬2層154之間之電互相連接並且使得半 熔絲鏈結元件150與主動電路144之間能夠電連接。因此， 半熔絲鏈結元件150可以佈置在主動電路144之上及/或主 動電路144可以佈置在半熔絲鏈結15〇之上，此將導致半熔 絲鏈結系統140在積體電路142上所利用之晶片空間量減 少。 在如圖8A所示之組態中，選擇器電路16〇(例如，包括一 黾曰日體如NMOS電晶體）可以被連接至主動電路144以及半 熔絲鏈結150。或者如圖叩所示，選擇器電路16〇可以被耦 I03947.doc •18- 1283410 接至半溶絲鏈結元件1 5 〇以及主動電路1 44。 美國專利案第6,246,243號揭示了另一可在本發明中使用 之半熔絲鏈結系統，其包括如圖9所示之程式化電路21 〇， 其中该程式化電路21〇包括一具有PNp雙極性電晶體之電 晶體Q1 ’其連接在v+與半熔絲鏈結L丨之間之電流電路 中。程式化電路210包括一啓動構件217，其操作可藉由如 下來實現：即下拉Q1之基極直至Q1開通並將程式化電流 W傳導流經L1致使其從完整狀態轉變為熔斷狀態。電阻Ri 車乂仫地連接在Q1之基極與發射極之間，以確保q 1僅在其 基極被拉低才處於開通狀態。應當注意，包括NpN與fet 電晶體之其他電晶體類型亦可被選擇用來提供必要的程式 化電流。 電流源219與一由電晶體Q2、（^3與(^4組成之電流鏡，其 中該電流鏡係電流源219之輸出之鏡像；卩3與卩4分別產生 基本上相等之電流ire^idet。參考電流丨^被連接至一二極 體連接之電晶體Q5，其透過一臨限值電阻而將傳導 至返回線。偵測電流ldet被連接至一輸出電晶體卩6之電流 電路，其中該輸出電晶體Q6之控制輸入與Q5之控制輸入 連接在一起，致使以與如形成一電流鏡；Q6透過該半熔 絲鏈結u而將idet傳導至該返回線。卩6與（^之接面形成一 比較器輸出，㈤中可獲得該臨限值偵測器之輸出⑽⑽ OUTPUT，邏輯輸出）。 Q5/Q6電流鏡之增益隨著鏈結以之電阻與Rth之比率不同 而發生變化。參考電流。在穿過Rth時產生一參考電壓， 103947.doc 19 1283410 而在穿過L 1時產生一類似電壓。如果L丨之電阻小於， 則L1上之電流將大於Rth上之電流，反之亦然。可選擇

以使得其電阻大於完整L1之電阻，但要小於熔斷L1之電 阻。結果，當L1處於完整狀態時，L1上之電流大於Rth上 之電流’從而使得Q6降低所有偵測電流idet並將l〇gic output下拉至接地。另一方面，當L1處於熔斷狀態時， 其電阻增加並且其電流下降至小於Rth上之電流，從而使得 Q6降低至小於ldet並將logic 〇υτρυτ升高至近似v+。因 此，該LOGIC OUTPUT值表示7L1之狀態，其可以根據需 要而由附加電路（圖中未示出）讀出。 雖然在某些圖式中而非在其他圖式中示出了本發明之特 定特徵’但是應當理解為僅僅係為了方便之㈣，因為每 個特徵可與根據本發明之任意或者所有其他特徵進行結 合。本文中所使用之詞語”包括”、”包含”、，，具有，，以及”帶 有係用來解釋為廣泛及全面，並非對任意之實體互相連 接進仃限制。此外，主題申請案中所揭示之任意實施例不 應當被看作為唯一可能之實施例。 此等實施例應 熟悉此項技術者將可以採用其他實施例 當在如下申請專利範圍之内。 【圖式簡單說明】 圖1係一種根據本發明之且 P刪之示意方塊w ;，、有仏4鏈、，、4憶體單元 一圖2係-描述半㈣鏈結記憶體單元之程式化之如圖1 示ROM之一部分之更為詳細之示意圖； 103947.doc -20 - 1283410 圖3係如圖1所示感測放大器之一部分之更為詳細之示意 圖； 圖4係用於邊限測試之如圖丨所示之該等感測放大器之另 一實施例之一部分之更為詳細之示意圖； 圖5係一類似圖1之具有半熔絲鏈結記憶體單元之多級 PROM之示意方塊圖 ； 圖6係一種根據本發明之半熔絲鏈結狀態確認之方法之 示意流程圖；

圖7係一可在本發明中使用之半熔絲鏈結系統之實施例 之示意圖； 圖8A與8B係如圖7所示之該半熔絲鏈結系統之實例電路 圖；以及 圖9係一可在本發明中使用之半熔絲鏈結系統 — ^7 ,ι1,η ·實 施例之示意圖。 【主要元件符號說明】 10 可程式化唯讀記憶體 12 PROM矩陣陣列 12a, 12b, 12c, 12d 13 14 14a，14b，14c, 14d 16 PROM矩陣陣列 半熔絲鏈結記憶體單元 位元線電壓供應切換電路 位元線電壓供應切換電路 位元線 18 字線位址解碼器 18a 字線位址解碼器 103947.doc 21 1283410

20 20a 20b 22 24 26 28 30 32 32a，32b，32c，32d 34 36 38 40 42 43 44 45 46 47 49 50 52 54 M-位元位址匯流排 M2位元位址 Μ1位元位址 字線 字線啟用線 程式控制邏輯電路 匯流排 線 主熔絲 主熔絲 感測放大器電路 線 讀出控制邏輯電路 線 選擇開關 NMOS電晶體 半熔絲鏈結 薄膜電阻 二極體 三輸入NAND閘 PMOS電晶體 感測電路 比較器電路 參考單元 103947.doc -22- 1283410 54a 參考單元 60 差動放大器 62 電流鏡 64 感測節點 66 反轉器 68 半導體裝置或者電晶體 70 半導體裝置或者電晶體 72 預設阻抗 72a 低邊限阻抗 72b 高邊限阻抗 72c 短路邊限阻抗 74 選擇開關 74a，74b，74c 選擇開關 78 半導體 80 半導體 82 線 90 頁面位址解碼器 92 位元線切換電路 94 位元線切換電路 96 位元線切換電路 98 位元線切換電路 100 第一步驟 102 步驟 104 高阻抗 103947.doc •23 - 1283410

106 預設阻抗 108 低阻抗 110 短路阻抗 112 步驟 114 高邊限已熔斷 116 完整的或者已熔斷 118 低邊限完整 120 完整或者短路 140 半溶絲鍵結系統 142 多層積體電路 144 主動電路 146 第一層 148 金屬1層 150 半溶絲鏈結元件 152 第二層 154 金屬2層 156 導線 160 選擇器電路 210 程式化電路 214, 216 電流源及臨限值偵測器 217 啓動構件 219 電流源 220 停用電路 103947.doc -24-

Claims (1)

1. 83头祕也68。6號專利申請案 中文申請專利範圍替換本(95

   年12月） 十、申請專利範圍： h 一種可程式化唯讀記憶體，其包括： 一半熔絲鏈結記憶體單元之矩陣，其中每個半熔絲鏈 結記憶體單元均包括一具有一完整阻抗及一熔斷阻抗之 半炼絲鏈結； 一位元線電壓供應切換電路，其用於將一電流施加至 至少一已選擇之位元線； 一用於選擇一字線之字線位址解碼器；以及 一私式控制邏輯電路，其用於熔斷由該等已選擇之字 線與位70線相交所識別之該等記憶體單元中之該等半熔 絲鍵結。 2·根據請求項1之可程式化唯讀記憶體，其進一步包括一 連接至該等位元線之感測放大器電路與一讀出控制邏輯 電路’其中該讀出控制邏輯電路用於啓用該感測放大器 電路以讀出由該字線位址解碼器所定址之該等記憶體單 元中該等半熔絲鏈結之狀態。 3·根據印求項1之可程式化唯讀記憶體，其中該等半熔絲 鏈結係薄膜電阻。 4·根據％求項3之可程式化唯讀記憶體，其中該等薄膜電 阻包括鉻化石夕。 5·根據，月求項2之可程式化唯讀記憶體，纟中每個半炫絲 隐、體單it均包括一半、溶絲鍵結以及—連接在_位 το線與-字線之間之選擇開關。 6 · 根據請求項$々 、<可程式化唯讀記憶體，其中每個選擇開 103947-951205.doc 1283410 關均包括一半導體開關。 根據請求項2之可程式化唯讀記憶體，其中該感測放大 器電路包括複數個感測電路，每個感測電路均包括一參 考單7G以及一比較器電路，其中該比較器電路用於響應 一來自一相關聯記憶體單元之記憶體電流與來自該參考 單70之參考電流，從而提供一表示該等電流之相對值之 邏輯輸出。

   8·根據請求項7之可程式化唯讀記憶體，其中該比較器電 路包括一用於對該記憶體電流產生鏡像電流之電流鏡以 及一伯測器電路，其中該偵測器電路用於響應該已成為 鏡像之記憶體電流與該參考電流，從而提供一表示該等 電流之相對值之邏輯輸出。’ 9·根據請求項8之可程式化唯讀記憶體，其中該偵測器電 路包括一用於對該已成為鏡像之記憶體電流與參考電流 進行求和之感測節點以及一反轉器，其中該反轉器用於 響應該感測節點，從而提供一表示該等電流之相對值之 邏輯輸出。 10·根據請求項8之可程式化唯讀記憶體，其中該比較器電 路包括一差動放大器，該差動放大器具有一連接至該記 憶體單元與該電流鏡之一端之輸入，並且具有連接至該 參考早元與該電流鏡之另一端之另一輸入。 11 ·根據請求項5之可程式化唯讀記憶體，其中該感測放大 器電路包括複數個感測電路，每個感測電路均包括一參 考單元以及一比較器電路，其中該比較器電路用於響應 103947-951205.doc 1283410 月玄曰修(更)正替換頁 來自一相關聯記憶體單元之記憶體電流與來自該參考單 兀之該參考電流，該參考單元包括一與該記憶體單元選 擇開關相匹配之選擇開關以及一參考阻抗。 12.根據請求項丨1之可程式化唯讀記憶體，其中該參考阻抗 包括一位於該完整阻抗與該熔斷阻抗之間之預設阻抗。 13·根據請求項12之可程式化唯讀記憶體，其中該參考阻抗 包括一位於該預設阻抗與該完整阻抗之間之低邊限阻 抗。 14.根據請求項12之可程式化唯讀記憶體，其中該參考阻抗 包括一位於該預設阻抗與該熔斷阻抗之間之高邊限阻 抗0 15·根據請求項丨〗之可程式化唯讀記憶體，其中該參考阻抗 包括一位於該完整阻抗與零之間之短路邊限阻抗。 16. 根據請求項1之可程式化唯讀記憶體，其中該等半熔絲 鏈結係二極體接面。 17. —種對一具有半熔絲鏈結記憶體單元之已程式化之可程 式化ROM進行邊限測試之方法，其中每個記憶體單元均 包括一具有一完整阻抗及一熔斷阻抗之半熔絲鏈結，該 方法包括： 將供電電壓施加至一半熔絲鏈結記憶體單元及一參 考單元； 利用一位於該完整阻抗與熔斷阻抗之間之該參考單元 中之預設阻抗； 比較來自該參考單元之該電流與該記憶體單元之該電 103947-951205.doc

   1283410 流；以及 決定該記憶體單元之該半溶絲鍵結係完整或已溶斷。 18. 根據請求項17之邊限測試方法，其進一步包括利用—位 於該預設阻抗與熔斷阻抗之間之高邊限阻抗，然後決定 該記憶體單元之該半炼絲鏈結在一較高之預先確定邊限 内是否已熔斷。 19. 根據請求項17之邊限測試方法，其進一步包括利用一位 • 於該預設阻抗與完整阻抗之間之低邊限阻抗，然後決定 該記憶體單元之該半熔絲鏈結在—較低之預先確定邊限 内是否完整。 2〇· —種對一具有半熔絲鏈結記憶體單元之未程式化之r〇m 進仃邊限測試之方法，其中每個記憶體單元均包括一具 有一完整阻抗及一熔斷阻抗之半熔絲鏈結，該方法/包 括： 將一供電電壓施加至一半熔絲鏈結記憶體單元及一參 φ 考單元； 利用一位於該等完整阻抗與零之間之該參考單元中之 短路阻抗； 比較來自該參考單元之該電流與該記憶體單元之該電 流，然後決定是否該記憶體單元之該半熔絲鏈結係完整 或已短路。 21· —種對一具有半熔絲鏈結記憶體單元之已程式化之可程 式化ROM進行邊限測試之方法，其中每個記憶體單元均 包括具有一完整阻抗及一熔斷阻抗之半熔絲鏈結，該 103947-951205.doc 1283410 汾V功如修(更)正替 换頁 方法包括·· 將一供電電壓施加至一半熔絲鏈結記憶體單元以 參考單元； 利用一位於該完整阻抗與熔斷阻抗之間之該參考單元 中之預設阻抗； 比較來自該參考單元之該電流與該記憶體單元之 流；以及 Λ Φ 決定是否該記憶體單元之該 開 半熔絲鏈結係 完整或已斷

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