TWI271739B - Magnetic memory cells and manufacturing methods - Google Patents

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TWI271739B
TWI271739B TW094130680A TW94130680A TWI271739B TW I271739 B TWI271739 B TW I271739B TW 094130680 A TW094130680 A TW 094130680A TW 94130680 A TW94130680 A TW 94130680A TW I271739 B TWI271739 B TW I271739B
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Description

1271739 •九、發明說明： 【發明所屬之技術領域】 本發明係有關於-半導體記憶裝置；尤指—種使用—磁阻式結構 存資料之半導體記憶裝置。 【先前技術】 磁性隨機存取記憶體(magnetic rand〇m access mem〇ry，MRAM)係一種 使用磁力而非電力以儲存資料之非揮發性記憶體(n〇n_v〇latile mem〇ry)。第1 φ 圖係表一磁性隨機記憶體陣列1〇之部分示意圖。磁性隨機記憶體陣列10 包括複數記憶胞12-19，以及一連串之導線40-48。每一記憶胞12-19包括 一磁阻式(magnetoresistive，MR)記憶元件20-27以及一電晶體30-37。第1 圖所示之結構亦稱為一 1T1MTJ(—電晶體，一 MTj)結構。 . 如第1圖所示，電晶體30-33藉由一字元線WL1 40彼此耦接，而電晶 體34-37則係經由一字元線WL2 41彼此耦接，其中，字元線40以及41形 成電晶體30-37之閘極。電晶體34-37亦經由一編程線PL1 42彼此耦接， 而電晶體34-37則係經由一編程線PL2 43彼此耦接，其中，編程線42以及 43作為一虛擬接地線。同樣地，MR記憶元件20以及24藉由一位元線BL1 鲁 45彼此耦接，MR記憶元件21以及25藉由一位元線BL2 46彼此耦接， MR記憶元件22以及26藉由一位元線BL3 47彼此耦接，而MR記憶元件 23以及27則係藉由一位元線BL4 48彼此耦接。位元線45-48稍微垂直字 元線40及41以及編程線42和43。 每一 MR記憶元件20-27可以是一多層磁阻式結構，如一磁性穿隧接面 (magnetic tunneling junction，MTJ)或是一巨磁阻(giant magnetoresistive， GMR)結構。第2圖所示係一典型的MT7結構5(^MTJ結構50包括四個基 本層··一自由層(free layer)52，一作為穿隧阻障物(tunneling barrier)之分隔層 (spacer)54，一鐵磁固定層(ferromagnetic pinned layer)56 以及抗鐵磁固定層 5
0503-A31122TWF 1271739 • >ntif^〇magnetic pinning layer)58。自由層52以及鐵磁固定層56係由鐵磁 材料組成，例如鈷-鐵(cobalt-iron)或者是鎳善鐵(nickel-c〇balt-ir〇n)。抗鐵磁 固定層58則是由抗鐵磁材料組成，如鉑錳(?1此111；111111^11职11^〇。耦合於鐵 磁固定層56與抗鐵磁固定層58間之靜磁能(magnetostatic：^使得鐵磁固定 層56具有一固定之磁場力矩扣哗如价咖咖的。另外，藉由施加一磁場， 自由層52之磁場力矩之方向可以在一第一方向以及一第二方向間轉換，其 中，第一方向係指與鐵磁固定層56之磁場力矩平行之方向，而第二方向則 疋與鐵磁固定層56之磁場力矩反平行之方向（意即與鐵磁固定層56之磁 • 場力矩方向相反）。 分隔層54位於鐵磁固定層56與自由層52之間。分隔層54是由絕緣 材料組成，如氧化鋁(aluminum oxide)、氧化鎂(magnesium 〇xide)或者是氧 化鈕(tantalum oxide)。分隔層54之厚度必須夠薄才可以在自由層52以及鐵 磁固定層56之磁場力矩方向平行時，使得自旋對齊電子得以轉移或穿隧。 另一方面’當自由層52以及鐵磁固定層56之磁場力矩方向反平行時，通 過分隔層54之電子穿隧機率會降低。此種現象通稱為自旋相依穿隧 (spin_dependent tunneling，SDT)現象。 如第3圖所示，MTJ50之阻抗(如自自由層52至抗鐵磁固定層58，反 _ 之亦然)會隨著鐵磁固定層56以及自由層52之磁場力矩方向越來越反平行 而增加，而當其磁場力矩方向越來越平行時，其阻抗則會隨之變小。因此， 在一 MRAM記憶胞中之MTJ50的阻抗(electrical resistance)可以在分別代表 一第一以及一第二邏輯狀態之第一以及第二阻抗值間變化。例如，一高阻 抗值可代表邏輯狀態”1”，而一低阻抗值則可代表邏輯狀態”〇，，。因此，藉由 通過MR記憶元件一感測電流，可以讀取儲存於記憶胞中之邏輯狀態，並 且感測其阻抗。例如，參照第1圖，藉由通過位元線BL1 45 —感測電流， 由字元線WL1 40啟動電晶體30，以及感測自BL1 45通過MTJ20至編程 線PL1 42之電流，則可讀取記憶胞12之邏輯狀態。 0503-A31122TWF 6 1271739 . 在一寫入操作期間，電流會流經於目標記憶胞12-19交叉之編程線 42-43以及位元線45-48。例如，若要寫入記憶胞13，則一電流會通過編程 線PL1 42，而位元線BL2 46亦會通過一電流。這些電流的強度需控制在其 產生之磁場強度不至於過強而影響MR記憶元件20-23以及25之記憶狀 態，並且於MR記憶元件21之二磁場必須足以轉換MR記憶元件21之記 憶狀態，如轉換自由層52之磁場力矩。 美國發明專利第6,713,802號揭露了一種製造一磁性記憶體裝置之方 法。明確地說’此專利揭露使用一鑲傲(damascene)製程以於一頂部寫入線(相 Φ 當於第1圖之一位元線)以及MTJ間產生一介層窗連結。一薄膜(罩幕128) 作為一絕緣層，可以於此絕緣層中形成介層窗，而此絕緣層亦於一介電化 學機械研磨(dielectric CMP)製程中，作為一終止層(st〇player)。由於此薄膜 . 在介電化學機械研磨製程中作為一終止層，因此，其最小厚度需大約為4000 埃(angstrom) ’以保護其不被鍅刻。但由於頂部寫入線是用來產生一磁場以 寫入MTJ，因此，此寫入線需靠近MTJ。因此互連薄膜(罩幕128)之厚度需 求與寫入線需靠近MTJ之需求間存在著一兩難之問題。 【發明内容】 • 在此揭露一改良磁阻式記憶體裝置，此記憶體裝置之磁性記憶元件以 及一用來寫入磁性記憶元件之傳導記憶線間之距離縮小了。藉由縮小記憶 元件與寫入線間之距離，寫入線裡之用於寫入操作之寫入電流亦得以縮 減’因此使付相鄰記憶胞間之跨越干擾(cr〇ss也也)之可能降低。 本發明之一實施例揭露一磁性記憶體裝置，如一 MRAM記憶體裝置， 其磁性記憶元件與寫入線間之距離可小於15〇〇埃(angstr〇ms)，如位於3〇〇 埃至1500埃之距離。本發明之另一實施例揭露一用來製造此種裝置之方 法，此方法包括於磁阻式記憶元件上方形成一罩幕層以及於此罩幕層上方 形成一絕緣層，接著使用一平坦化製程，如CMp製程，移除部分絕緣層。 7
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1271739 • 接著可於罩幕層裡形成介層窗(vias)，如使用一鑲嵌製程，再於罩幕層上方 及介層窗裡形成傳導記憶線，以用來控制傳導記憶線以及MTJ間之電子連 結。 為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳 實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 第4圖所示為一製程之前期截面圖。如第4圖所示，此裝置包括一具 φ 有一介電層112形成於其上之基板110,一連串之導線114-117,一絕緣層(分 隔層）112，一電極層124以及一磁阻層ΐ2ό。 基板110可以是一半導體基板，如一晶格表面1〇〇之p型矽晶片。基 板no亦包括任何其他適合之半導體材料，例如砷化鎵(GaAs)、磷化銦 (InP)、^b_(SiC)或者是;鍺(Si/Ge)。基板11G亦包括絲元件或者是於 前端製程(FEOL)形成之電路，在此未顯示出。 在-實施例中，基板110用來當作一基底以形成MRAM電路，並且晶 圓基板no會先被平坦化，如使用濕式化學機械研磨(wetCMp)製程。基板 no可能會在形成後進行處理以包括如平面電路元件m〇sfet、其他電晶 • 體或者是使用佈植或沈積之電路元件(未顯示）。接著，形成-介電層112於 包括形成於其内或其上之任何電路之基板110上方。介電層112亦指一層 間介電層(inter-level dielectric layer，ILD layer)，此ILD層可以是晶片實質上 建立-新平坦化表面之第-層。在一些實施例中，介電層ιΐ2可以包括多 個次級層（未顯示）。例如，介電層112可以包括—以氮氧化雜此加 oxynitride，SiON)組成之第-次級層，一於第一次級層上方以電浆增強氧化 _laSma-enhancedoxide’PEOX)組成之第二次級層収一以8鹽組成於 第二次級層上方之第三次級層，其中，第一次級層之厚度範圍可為 1050 埃 (A)至测埃(A)之間’如·離），第二次級層之厚度範圍可為謂埃
0503-A31122TWF 8 1271739 (人)至2900埃(A)之間，如2500埃(A)，而第三次級層之厚度範圍則可為麵 埃(A)至1350埃(人)之間，如12〇〇埃(人）。亦可使用一迴鲜__製程或者 疋方疋轉式塗佈玻璃沈積法(Spin_onglass ^印⑽出如)以平坦化介電層Η)。 接著圖案化及钱刻介電層112，再填滿一導電材料以形成傳導元件 114-117 ’如使鑲絲程。圖案化以及填滿製程可能包括單鑲絲程或 雙鑲喪製程，並且亦同時填滿連接至基板電路元件(未顯示)之介層窗。可以 縮影式地(lithographically)圖案化介電層丨12，如使用縮影術⑽〇t〇lith〇graphy) 以及反應離子蝕刻(reactive ion etched，RIE)法以形成溝槽，再於此溝槽内形 φ 成傳導元件114_117。在使用縮影術之實施例中，介電層112可以包括一 SiON組成之上層次級層，以作為一用於增進縮影製程控制之抗反射塗層 (antireflective coating, ARC)。 傳導元件114_117包括一導電材料，如銅(cu)、銘(八1)、氮化鈦(bn)、 鈦(Τι)、鎢(W)、其混合物或者是其他導電材料。根據使用之導電材料，傳 導元件114-117可以包括一選擇性襯墊(iiner)(未顯示）。例如，若於傳導元 件114-117中使用銅，則可先沈積一選擇性襯墊以形成一用於限制銅之擴散 阻障物(diffusion barrier)。在此例中，選擇性襯墊可以以鈕(Ta)、氮化钽(TaN) 或者是其他可用來限制銅之一擴散阻障物材料組成。接著沈積導電材料於 • 介電層112上方，而在溝槽中則可使用任何適合所選擇之導電材料之沈積 技巧。例如，若使用銅作為導電材料，則可於沈積製程中可以使用電沈積 (electrodeposition)法，如電鍍。此外，亦可使用許多其他已知沈積製程，如 化學氣相沈積法(chemical vapor deposition，CVD)或物理氣相沈積法 (physical vapor deposition，PVD)。接著可以使用一 CMP或者是其他蝕刻製 程，以將過量之導電材料自介電層112之頂端表面移除。 在平坦化介電層112及傳導元件114-117暴露出之表面後，可沈積絕緣 層122於此平坦化後之表面。絕緣層122可以是任何適當之厚度，如6〇〇 埃’只要其可於如傳導元件115、117以及下文之電極層124間提供電子隔 0503-A31122TWF 9 1271739 •離即可。絕緣層122可由一介電材料，如氮化矽(SiN)所組成。此外，絕緣 層122亦可由氮氧化矽⑸⑽)、氮碳化石夕⑸⑶域者是碳化石夕(sic)所組成。 亦可使用任何適用於選擇之介電材料之沈積製程以沈積絕緣材料。例如， 可以使用電漿增強型化學氣相沈積法(PECVD)以沈積氮化石夕(SiN)。 接著圖案化以及姓刻絕緣層122,以暴露出傳導元件114及116之上表 面。絕緣層122可以縮影式地圖案化，如使用縮影術，以及使用反應離子 餘刻(RIE)法以於傳導元件114及116之上表面上方形成溝槽。 接者’於絕緣層122以及傳導元件114及116暴露出之表面上方形成 φ 電極層124。電極層124係一導電層，其為下文之磁阻式元件之一低電極。 電極層124可由任何導電材料組成，例如，可使用CVD製程以形成一厚度 大於200埃且由鈕(Ta)組成之電極層124。 接著形成磁阻層126於電極層124之上方。在一些實施例中，磁阻層 126包括衩數層以形成一磁性穿隧接面。在此種實施例中，磁阻 (magnetoresistive，MR)層126包括一形成於電極層124上方之抗鐵磁(AFM) 層，一於抗鐵磁層上方形成之第一鐵磁層（固定層），一形成於鐵磁層上方之 穿隧阻障層，一形成於穿隧阻障層上方之第二鐵磁層（自由層）以及一形成於 第二鐵磁層上方之一罩蓋(capping)層/上電極層。 當MR層126包括複數層以形成一磁性穿隧接面時，鐵磁層可由包括 銅(Co)、鐵(Fe)、鎳(Ni)或者是其合金之鐵磁材料所組成。例如，可以使用 鈷鐵(C〇9〇Fe1())合金、一鈷鐵鎳(CoFeNi)合金或者是鎳鐵(Ni8GFe2G)合金(透磁 合金，permalloy)。穿隧阻障層可由一絕緣材料所組成，例如鋁氧化物(如 A10x)，例如Ah〇3或者是氮化物(nitride)，如氮化銘(A1N)。抗鐵磁層則可 由包括一猛合金之抗鐵磁材料組成，如包括鐵(Fe)、翻(Pt)、銥(Ir)、姥(Rh)、 釕(Ru)或鈀(Pd)之錳合金。例如，可使用鐵猛合金、鉑錳合金、鉑鈀錳合金 或銥猛合金以形成AFM層。鐵磁固定層可以是一具有多層之結構，包括一 合成抗鐵磁(synthetic antiferromagnetic，SAF)結構，此結構包括一對由一釕
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1271739 層分隔開之鐵磁層。 表1為磁阻層126之磁性穿隧接面層之適當厚度。在表1中，，，fmfree” 代表鐵磁自由層，”FM P_ED”代表鐵磁固定層，”AFM”則代表抗鐵磁固 定層，而’’TB”則表穿隨阻障層。表丨所示之厚度僅僅用來提供實例。 在上述包括一磁性穿隨接面之磁阻層126中，磁阻層126可以包括一 連串之層級，如自由/分隔/鐵磁固定/反鐵磁固定層。在此種結構中，可以根 據一施加之磁場自由變化自由層的磁化方向。而鐵磁固定層的磁化方向則 疋根據與抗鐵磁固定層之耦合作用而固定於一方向。抗鐵磁固定層可於製 ^ 4寺便先初始化使其具有一決疋方向之特定交換偏壓(exchange bias)，或 者是設定鐵磁固定層之磁化方向。 層 示範性厚度範圍(A) 示範性厚度(A) FM FREE 10-50 20 FM PINNED 10-50 20 AFM 100-500 200 TB 「5-20 卜 10 表1 可以使用一初始化製程來設定抗鐵磁固定層之交換偏壓。為使得抗鐵 磁固定層之交換偏壓可以初始化，且固定鐵磁固定層之磁化方向 ，這些層 白須加熱至一阻隔溫度(blocking temperature)(如超過抗鐵磁材料之尼爾 (Neel)溫度之溫度）’接著將其在一磁場中冷卻至一環境溫度。 在初始化期間，施加一如2〇〇〇(oeste(js)之強磁場於一平行所需之磁化方 向之方向。可以使用所需之時間以於此施加之磁場中將這些層級加熱至一 阻隔溫度，如一大於200。(：之溫度(如200。〇300。〇，例如加熱15分鐘至數 個小時，視其使用之材料而定。接著可以將這些層放置於磁場中冷卻以固 定鐵磁固定層之磁化方向以及於所f方向上之交換偏壓，接於鐵磁固定 層以及抗鐵磁固定層間之磁性會固定在鐵磁固定層之磁化方向。
磁阻層126包括一罩蓋層，例如沈積於磁性穿隧接面層之上方之一罩 0503-A31122TWF 11 1271739 蓋層。罩蓋層包括大約為10微米(nm)之材料，如氮化鶴(WN)、氮化钦⑽)、 鈕(Ta)或氮化鈕(TaN)。 如第5圖戶斤示’磁阻層126會被圖案化以及餘亥,j以暴露出除了傳導元 件115及117之上方外之電極層124之上表面，以形成磁阻元件i26A以及 126B。磁阻層126可以縮影式地(lith〇graphically)圖案化，如使用縮影術 (photolithography)以及反應離子蝕刻(Rffi)法以停止於鈕(Ta)所組成之電極 層 124。 參照第6圖，形成一硬罩幕層⑶於電極層m暴露出之表面以及磁 • 阻兀件126A以及126]B之上方。硬罩幕層128可作為一下文之氧化層化學 機械研磨製程(oxide CMP)之一終止層。硬罩幕層128的厚度會決定磁阻元 件126A’126B以及上方寫入線138(下文中討論，請參照第1〇圖）間之距離。 因此’硬罩幕層128最好使用一最小厚度，如一小於約15〇〇埃(人)之厚度。 例如，可以形成硬罩幕層128，使其厚度在3⑻埃(入)至15〇〇埃(入)之間， 或者是550埃(人)至850埃(人)之間，如6〇〇埃(人）。硬罩幕層128可以以任 何適用於一氧化層化學機械研磨製程(oxide CMp)之終止層之材料形成。例 如’由於氧化層化學機械研磨製程具有”氧化物至氮化石夕，，之高選擇性，故硬 罩幕層128可由氮化矽(siN)所組成。可以使用一低溫沈積製程，如在 300 C〜350 C之間之PECVD製程，以沈積氮化矽。使用低溫沈積製程以形 成硬罩幕層128可以避免損傷對於高溫，如超過4〇(rc極為敏感之磁阻層。 如第6圖所示，接著圖案化以及蝕刻硬罩幕層128以及電極層124，以 暴露出絕緣層122之部分上方表面。可以縮影式地圖案化硬罩幕層128以 及電極層124，如使用縮影術以及反應離子蝕刻(RIE)法。此步驟會使得部 分電極層124得以分隔開來。 參照第7圖，一絕緣層no接著形成於硬罩幕層128、絕緣層丨22以及 電極層124暴露出之表面上方。絕緣層13〇可以以一介電材料組成。例如， 可使用如二氧化石夕(Si〇2)之氧化物組成。亦可以使用一低溫沈積製程沈積二
0503-A31122TWF 12 1271739 氧化石夕呀〇2)，如在3(xrc〜35(rc之間之PECVD製程。如同上文所述之罩 幕層128之形成’使用低溫沈積製程形成絕緣層13〇可以避免損傷對高溫 敏感之磁阻結構。 m 參照第8 使用-具材料之高選擇性之CMp製程以平坦化絕緣層 130，使得硬罩幕層128可以作為一 CMp製程終止層。例如，在一些實施 例中，硬罩幕層⑶由氮化石夕(SiN)所組成，絕緣層由二氧化石夕組成，而一 具有於氮化矽至二氧化矽間之高選擇性之氧化層化學機械研磨製程(〇xide CMP)則可平坦化絕緣層130，使得其與硬罩幕層⑶之上表面齊平。 接著圖案化以及蝕刻硬罩幕層128(在某些狀況下為殘存之絕緣層 130)，且於其内填滿導電材料以形成傳導介電層132_134，如使用一鑲嵌製 粒。可以縮影式地圖案化硬罩幕層128，如使用縮影術以及反應離子蝕刻 (RIE)法，以形成形成傳導介層窗132_134處之開口。 傳導介層窗132-134包括一導電材料，如銅(Cu)、鈕(Ta)、氮化鈕 (TaN)、鋁(A1)、氮化鈦(TiN)、鈦(Ti)、鎢(W)、其混合物或者是其他導電材 料。配合使用之導電材料，選擇適當之沈積技巧以沈積導電材料於硬罩幕 層128及絕緣層130暴露出表面之上方及溝槽内。例如，若使用銅，則可 於沈積製程中使用電沈積(electrodeposition)法，如電鍍。此外，亦可以使用 其他許多已知沈積製程，例如，若使用钽(Ta)或氮化鈕(TaN)作為導電材料， 則可使用化學氣相沈積法(CVD)或者是物理氣相沈積法(physicd vap〇r deposition，PVD)。接著可使用一金屬CMP製程以將過量之導電材料自硬罩 幕層128及絕緣層130之頂端表面移除。 參照第9圖，於硬罩幕層128、絕緣層13〇及介層窗132_134之暴露出 表面之上方形成一絕緣層136。絕緣層136可以作為上方導線(如位元線)間 之絕緣體。因此，絕緣層136可以以一介電材料組成。例如，絕緣層136 可以以如二氧化石夕(SiOJ之氧化物組成。可以使用一低溫沈積製程以沈積二 氧化石夕(SiCb)，如在300°C〜350°C之間之PECVD製程。使用低溫沈積製程 13
0503-A31122TWF (? 1271739 % » 形成絕緣層136可以避免損傷對高溫(如高於400。〇敏感之磁阻結構。 參考第10圖，接著形成一導線138於絕緣層136裡。導線138可以以 任何導電材料組成。配合所使用之導電材料，導線138可以包括一選擇性 概塾(未顯不）。例如，若於導線138中使用銅，則可先沈積一選擇性襯墊以 形成一用於限制鋼之擴散阻障物。在此例中，選擇性襯墊可以以鈕(Ta)、氮 化纽(TaN)或者是其他可用來限制銅之一擴散阻障物材料組成。可以藉由於 絕緣層136裡鍅刻一適當圖案，如使用縮影術，以及沈積或電錄一選擇之 導電材料。接著可以使用CMP製程將過量之導電材料自絕緣層136之上表 φ 面移除，以平坦化此結構之上表面。在此之後，可執行後端製程以完成製 造此記憶體裝置。 本發明雖以較佳實施例揭露如上，然其並非用以限定本發明，任何熟 習此項技藝者，在不脫離本發明之精神和範圍内，當可做些許的更動與潤 飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
0503-A31122TWF 14 1271739 '【圖式簡單說明】 第1圖為一 MRAM陣列之部分示意圖。 第2圖為一典型之MTJ結構之示意圖。 第3圖為第二圖所示之而結構裡之自由層及固定層之^ 性方向之關係圖。 几’、 第4〜10圖為製造 务相關磁 •磁阻式儲存裝置之各期演進結果之截面圖。 _ 【主要元件符號說明】 10〜磁性隨機記憶體陣列； 20-27〜記憶元件； 45〜48〜位元線； 42,43〜編程線； 52〜自由層； 56〜鐵磁固定層；110〜基板； 114-117〜導線； φ 124〜電極層； 126A，126B〜磁阻元件； 130〜絕緣層； 136〜絕緣層； 12-19〜記憶胞； 30·37〜電晶體； 40,41〜字元線； 50〜磁性穿隧接面結構； 54〜分隔層； 5 8〜抗鐵磁固定層； 112〜絕緣層； 122〜絕緣層； 126〜磁阻層； 128〜硬罩幕層； 132-134〜傳導介層窗； 138〜導線。
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Claims (1)

1271739 十、申請專利範圍： 1·一種方法，用以形成一記憶胞之一磁阻式(magnetoresistive)記憶元件 與一傳導記憶線間之一内連線(interconnect)，包括： 在該磁阻式記憶元件上方，形成一罩幕層； 在$亥罩幕層上方’形成一第一絕緣層；
使用一表面平坦化製程(surfaCe pianar[zati〇n process)以移除部分該第一 絕緣層，並使用該罩幕層作為一終止層，以暴露出至少部分該罩幕層； 在該罩幕層裡，形成一傳導介層窗；以及 於該傳導介層窗之上方，形成該傳導記憶線。 2·如申請專利範圍第1項所述之方法，其中，該罩幕層係由氮化矽 (silicon nitride)所組成。 3·如申請專利範圍第丨項所述之方法，其中，該第一絕緣層係由二氧化 矽(silicon dioxide)所組成。 4·如申喷專利翻第1項所述之方法，其中，該表面平坦化製程包括執 仃氧化層化學機械研磨製程（oxide chemical meehanied polishing process)，以移除部分該第一絕緣層。 5.如申請專利範圍第4項所述之方法，其中，該罩幕層係用來作為該化 學機械研磨製程之一終止層。 T請專利範圍第5項所述之方法，其中，該化學機械研磨製程包括 區別该第一絕緣層之材料以及該罩幕層之材料。 7’如申請專利範圍帛！項所述之方法，更包括執行 (d_s_prceess) ’崎鮮顧_絲料介層窗。 8.如申請專_圍第7項所述之方法，豆中， 元件暴^^=^’其中，該鑲物包括於該記憶 0503-A31122TWF 1271739 10. 如申請專利範圍第9項所述之方法，其中，兮^山 化學機械研磨製程，以用以移除部分過量該導電材料’鑲耿製程包括執行_ 11. 如申請專利範圍第J項所述之方法 括沐 介層窗之上方形成一第二絕緣層。 罩幕層以及該傳導 I2·如申請專利範圍第u項所述之方法，更包括 ▲ 該第二絕緣層裡形成該傳導記憶線。 仃一鑲嵌製程，以於 I3·如申請專利範圍第丨項所述之方法，其中， 埃(angstroms)至1500埃。 Λ幕層之厚度為3〇〇
14·如申請專利範圍第丨項所述之方法，其中： 形成該罩幕層包括⑽雖故航叙上 該罩幕層係由氮化矽組成； 償5亥罩幕層，其中， 形成該第-絕緣層包括於該罩幕層之上方沈_第 一絕緣層是由—介電材料組成，而該介電材料為二氧切广層’且該第 該第—雖層包純行—氧崎化學軸研磨#作^ 面平坦化製程，以用以移除部分該第—絕緣層 表 學機械研磨製程之-終止層，且該化學機械研磨製程具化 該-乳化石夕以及該罩幕層之該氮化石夕間之—高選擇性；以及、〜之 第-層窗包括執行一第一鎮嵌製程以形成該傳導介層窗，該 15·—種記憶體裝置，包括： 一磁阻式記憶元件； 一傳導記憶線； 件，於^記化r刻絲部分該罩幕層以暴露出部分該記憶元 〜似几件部分暴露出之表面上方沈積一導電材料，以及執行一化 學機械研賴程，朗以移除部分過量導電材料。 罩幕層位n傳導記憶_及該磁阻式記憶元件之間·以及 傳導層窗’位於該傳導記憶線以及該磁阻式記憶磁之間； 0503-A31122TWF 17 1271739 ’ 其中，該磁阻式記憶元件與該傳導記憶線間之距離小於大約1500埃。 16·如申請專利範圍第15項所述之記憶體裝置，其中，該磁阻式記憶元 件包括一磁性穿隧接面(magnetic tunneling junction)。 17·如申請專利範圍第15項所述之記憶體裝置，其中，該傳導介層窗電 性連接該磁阻式記憶元件與該傳導記憶線。 18·如申請專利範圍第17項所述之記憶體裝置，其中，該傳導介層窗之 厚度為300埃至1500埃。 19·一種記憶體裝置，包括： | 一基板； 一磁阻式記憶元件，形成於該基板上方； 一罩幕層，形成於磁阻式記憶元件上方； 一第一絕緣層，形成於該基板上方，該第一絕緣層是藉由沈積絕緣材 料以及執行使用該罩幕層作為一終止層之表面平坦化製程以移除部分該第 一絕緣層，而暴露出至少部分該罩幕層所形成； -傳導介層窗’形成於該磁阻式記憶元件上方之該罩幕層裡；以及 一傳導記憶線，形成於該傳導介層窗上方。 _ 2G.如f請專利範圍第19項所述之記憶體裝置，更包括一電極層 (electrodelayer)，位於該基板以及該磁阻式記憶元件之間。 21.如申請專利範圍第20項所述之記憶體裝置，更包括一絕緣層，位於 該電極層以及該基板之間。 0503-A31122TWF 18
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