TWI269533B - Delay locked loop for use in semiconductor memory device and method thereof - Google Patents

Description

1269533 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種延遲鎖定迴路（DLL);且特定言之係關 於適合於一高速系統之DLL。 【先前技術】 通常’在諸如一電腦系統之一電子電路系統中，使用一 時脈訊號作為用於控制執行各種運作之時序之參考訊號。 然而’當將-輸入至一半導體記憶體裝置之外部時脈：號 轉換為該半導體記憶體裝置之一内部時脈訊號時，產生一 在該外部時脈訊號與該内部時脈訊號之間之時脈時間滯後 (clock Skew)。歸因於該時脈時間滯後，當自該半導體纪憶 體裝置輸出資料時，資料不能與該外部時脈訊號同步。因 此，在該半導體記憶體震置中採用一延遲鎖定迴路（dll) 以解決上述問題。 圖1為展示一習知DLL之方塊圖。 如圖所示，該習知DLL包括—輸人緩衝器⑴、一延遲線 112、-移位暫存器115、一相位比較器114、一延遲模型⑴ 及一輸出緩衝器116。 該時脈緩衝器⑴緩衝一外料脈訊號CLK及該外部時 脈。孔戒CLK之-反轉版本（意即，一外部時脈條訊號 二產生-内部時脈訊號ICLK々延遲線ιΐ4接收該内部時脈 汛號ICLK ’以藉由延遲該内部時脈訊號ICLK來產生一經延 遲内部時脈訊號。該輸出緩衝器116缓衝該經延遲内部時脈 訊號，以藉此產生一延遲鎖定時脈訊號犯―clk。 102170.doc 1269533 該相位偵測器114比較該内部時脈訊號IC]LK:之相位與自 該延遲模型113輸出之反饋時脈訊號之相位，藉此美 於該比較結果來產生一第一延遲控制訊號UP及一第二延遲 控制訊號DN。 該延遲模型113將該經延遲之内部時脈訊號延遲一預定 延遲時間，以補償一延遲時間。本文中，該待補償之延遲 時間包括··當該外部時脈訊號CLK及該外部時脈條訊號 φ /CLK被傳遞通過該輸入緩衝器111時產生之一第一延遲時 間；當該經延遲之内部時脈訊號被傳遞通過該輸出緩衝器 1 1 6日守產生之一第二延遲時間；及當在資料與該延遲鎖定時 • 脈訊號DLL 一 CLK同步之後，資料被傳遞通過一資料輸出墊 (DQ墊）時產生之一飛行時間。 移位暫存窃115基於該第一延遲控制訊號1；]?及該第二延 遲控制訊號DN來控制該延遲線112之延遲量。 本文中，如則述，該延遲模型丨丨3使對應於待補償之延遲 修^間之延遲里模型化。然而，因為運作頻率提高了，所以 2高了扇出（意即，該延遲模型113之一驅動負載量）。因此， 當該習知DLL以-較高運作頻率運作時，很難確保被傳遞 通=該延遲模型113之訊號之特徵。為解決前述之問題，已 開發出-種執行-時脈訊號除法運算之方法，以藉此減小 輸入至一延遲模型之訊號之頻率。 圖2為展不採用前述時脈除法運算方法之另一習知 之方塊圖。 士圖所不，该習知DLL包括一第一時脈緩衝器211、一第 102170.doc 1269533 ，驅動器 二，脈緩衝器212、-時脈除法器213、—第―延遲線214、 第一延遲線215、一第三延遲線21 6、一相位比較器2丨8、 一移位控制器219、一移位暫存器22〇、一第__dll 弟一 DLL驅動222及一延遲模型217。 第一時脈緩衝器2Π緩衝一外部時脈條訊號/CLK，以產生 乂外部時脈訊號CLK之下降邊緣同.步之下降邊緣時脈訊 號fclk。第二時脈緩衝器212緩衝該外部時脈訊號clk，以

產生與該外部時脈訊號rclk之上升邊緣同步之上升邊緣時 脈訊號rclk。 第一延遲線214根據一延遲量控制訊號來延遲該下降邊 緣時脈訊號felk，藉此產生—經延遲下降邊緣時脈訊號 ifclk。相似地，第二延遲線215根據該延遲量控制訊號來延 遲該上升邊緣時脈訊號“化，藉此產生一經延遲上升邊緣時 脈訊號irclk。 第一及第二DLL驅動器221及222分別接收該經延遲下降 •邊緣時脈訊號ifclk及該經延遲上升邊緣時脈訊Eirclk，藉 此產生一延遲鎖定下降邊緣時脈訊號&比及一延遲鎖定上 升邊緣時脈訊號rclk。 時脈除法器213將該上升邊緣時脈訊號^化除以N，藉此 產生一延遲監控時脈訊號dly_in及一參考時脈訊號ref，此 處N為一自然數（通常為8)。 第三延遲線216基於該延遲量控制訊號來延遲該延遲監 控時脈訊號dlyjn，藉此產生一經延遲延遲監控時脈訊號 feedbaCk_dly。該延遲模型217將該經延遲延遲監控時脈訊 102170.doc 1269533 號feedback—dly延遲一預定延遲時間，藉此產生一反饋時脈 訊號fb 一 elk。延遲模型217之作用與圖i中展示之習知£)1^之 延遲模型113之作用相同。 相位比較态21 8比較該參考時脈訊號ref之相位與該反饋 時脈訊號fb-clk之相位，藉此基於該比較結果來產生一控制 讯唬Ctrl。根據該控制訊號ctri，移位控制器2〗9產生一右移 位控制訊號SR及一左移位控制訊號SL。本文中，當該習知 • dll之延遲鎖定運作完成時，移位控制器219亦產生一延遲 鎖定訊號dll_l〇ckb。 移位暫存器220基於該右移位控制訊號SR及該左移位控 制吼唬SL產生該延遲量控制訊號，用以控制該第一至該第 三延遲線214至216之延遲量。 如前述，該習知DLL比圖1中所展示之習知〇]^^更適合處 於一較高運作頻率。然而，即使該習知1)1^適合於處於較 南之運作頻率，歸因於額外之延遲線（意即，第三延遲線 _ 21 6) ’亦增加了該習知DLL之尺寸。相應地，亦增加了該習 知DLL之功率消耗。 立此外，在該習知DLL中包括之除法器不能改變一除數， 思即，該除法器將一時脈訊號除以—常數。因此，不可能 根據該運作頻率之變更來改變該常數。舉例而言，在i ghI 之運作頻率，假設該常數為2,該除法器將一時脈訊號除以 若該運作頻率改變至2 GHz，則較佳將該時脈訊號除以 較大除數（例如4)。然而，因為該除數固定至2，所以該習知 dll不能將該時脈訊號除以4。因此，當增加該運作頻率 102170.doc 1269533 時，該習知DLL可能不穩定運作。 此外較4運作頻率很低不需要執行時脈訊號除法運 算，該習知DLL亦將該時脈訊號除以一常數。因此，在此 情形下，應該更增加延遲線長度。 【發明内容】 因此’本Is明之目的為提供一種延遲鎖定迴路叫l)，其 在一較高之運作頻率下穩定運作，用以減小功率消耗及電 路尺寸。 根據本發明之一態樣，提供一種用於產生_延遲鎖定時 脈訊號之延遲鎖定迴路（DLL)，其包括：一延遲線單元，其 用以根據-延遲量控制訊號來延遲一外部時脈訊號，藉: ^生該延遲似時脈訊號；—除法器，其用於將該延遲鎖 ^時脈訊號除以-基於_行位址選通（叫）等待時間所判 定之預定除數，藉此產生一除法運算訊號；及一延遲線控 制早元，丨用於基於比較該外料脈訊號與該除法運算訊 旎之一延遲訊號之相位的結果，來產生該延遲量控制訊號。 #根據本發明之另-態樣’提供一種用於一半導體記憶體 f置中之DLL，其包括一延遲線單元，其用於根據一延遲 量控制訊號來延遲一外部時脈訊號或一外部時脈條訊號， 藉此產生該延遲鎖定時脈訊號；一除法器，其用於將該延 遲鎖疋日守脈訊號除以一基於一行位址選通（CAs)等待時間 所判定之預定除數，藉此產生一除法運算訊號；一延遲線 技制單7G，其用於基於比較該外部時脈訊號與該除法運算 fl號之一延遲訊號之相位的結果，來產生該延遲量控制訊 I02170.doc 1269533 號；及一多工單亓，甘 ^ 具用於基於該延遲量控制訊號及該比 ^ 字亥外邛日守脈訊號與該外部時脈條訊號之一輸入 至該延遲線單元。 根據本發明$ i At ? 月之再一您樣，提供一種用以產生一延遲鎖定 時脈訊號之半導體記憶體裝置，其包括一緩衝單元，其用 、友衝夕卜守脈訊號及一外部時脈條訊號，#此分別產 抑上升邊緣4脈訊號及一下降邊緣時脈訊號；一延遲線 _單丨卩根據一延遲量控制訊號來延遲該Jl升邊緣時 號或忒下降邊緣時脈訊號，藉此產生該延遲鎖定時脈 訊號；一_器，#用於將該延遲鎖定時脈訊號除以一基 ;行位址述通（CAS)等待時間所判定之預定除數，藉此產 生-除法運算訊號；一相位比較器，其用以比較該上升邊 緣時脈訊號之相位與該經除法運算訊號之一延遲訊號之相 位，藉此基於該比較結果來產生一延遲增量控制訊號及一 延遲減量控制訊號；一移位暫存器，其用於基於該延遲增 _ 置控制訊號及該延遲減量控制訊號來產生該延遲量控制訊 號；及一多工單元，其用於基於該延遲量控制訊號及該比 較結果，將該上升邊緣時脈訊號與該下降邊緣時脈訊號之 一輸入至該延遲線單元。 根據本發明之再一態樣，提供一種用於一時脈鎖定運作 之延遲鎖定迴路（DLL)之時脈鎖定方法，其包括下述步驟： a)根據一延遲量控制訊號來延遲一輸入時脈訊號，藉此產 生一延遲鎖定時脈訊號；b)根據一行位址選通（Cas)等待時 間對該延遲鎖定時脈訊號執行除法運算，藉此產生_經分 102170.doc -10- 1269533 割之訊號；及C)基於比較該輸入時脈訊號與該經除法運算 讯號之一經延遲訊號之相位之結果來產生該延遲量控制訊 號。 。 【實施方式】 在下文中’將參考附圖詳細描述根據本發明之延遲鎖定 迴路（DLL)。 根據本發明，根據一行位址選通（CAS)等待時間執行一時 •脈訊號除法運算。因為該CAS等待時間隨運作頻率遞增而 遞增且CAS等待時間隨運作頻率遞減而遞減，所以可根據 該運作頻率將該時脈訊號除以適當除數。 ，圖3為展示根據本發明一第一實施例之一 dll之方塊圖。 如圖所示，該DLL包括一第一輸入緩衝器311、一第二輸 入緩衝器3 12、一多工器3 16、一多工器控制器3 1 5、一延遲 線單元317、一移位暫存器314、一相位比較器313、一除法 态318、一延遲模型319及一輸出緩衝器32〇。 ® 第一輸入緩衝器3 11緩衝一外部時脈訊號CLK，以產生一 上升邊緣時脈訊號rclk。該上升邊緣時脈訊號“化之一上升 邊緣對應於該外部時脈訊號CLK之一上升邊緣。相似地， 第一輪入缓衝器312緩衝該外部時脈訊號clk之一反轉版 本（意即，一外部時脈條訊號/CLK)，以產生一下降邊緣時 脈訊號fclk。該下降邊緣時脈訊號fclk之一上升邊緣對應於 該外部時脈訊號CLK之一下降邊緣。 多工器316基於自多工器控制器315輸出之選擇訊號，而 違擇上升邊緣時脈訊號rclk與下降邊緣時脈訊號fclk之一。 102170.doc 1269533 延遲線單元317根據自移位暫存器314輸出之延遲量控制 訊號來延遲多工器316之輸出，藉此產生一經延遲時：訊 號。輸出缓衝器320缓衝該經延遲時脈訊號，藉此產生一延 遲鎖定時脈訊號DLL_CLK。 除法器318基於行位址選通（CAS)等待時間訊號 CL<N:M>對該經延遲時脈訊號執行除法運算。因為該cas 等待時間根據運作頻率不同而不同，所以除法器318可根據 •該運作頻率來對該經延遲時脈訊號執行除法運算^意即， 當«作頻率提高時’除法器318將該經延遲時脈訊號除以 較大除數。當該運作頻率报低而不需要對該經延遲時脈訊 號執行除法運异4，除法益3 18未對該經延遲時脈訊號執行 除法運算就將該經延遲時脈訊號傳遞給延遲模型3丨9。 延遲模型319將一自除法器318輸出之經除法運算時脈訊 唬延遲一預定延遲時間，藉此產生一反饋時脈訊號。 相位比較器313比較該上升邊緣時脈訊號rclk之上升邊緣與 #該反饋時脈訊號作―elk之上升邊緣，藉此產生一延遲增量控 制訊號UP及一延遲減量控制訊號DN。本文中，當上升邊緣 時脈訊號ixlk之相位落在該反饋時脈訊號作^比之相位之 後時’相位比較器3 13啟動該延遲增量控制訊號UP。相反， 當上升邊緣時脈訊號rclk之相位在該反饋時脈訊號fb_cik 之相位之前時，相位比較器313啟動該延遲減量控制訊號 DN。 基於該延遲增量控制訊號UP及該延遲減量控制訊號 DN ’移位暫存器3 14產生該延遲量控制訊號，藉此控制一 102170.doc 12 1269533 添加至延遲線單元317之一輸入訊號之延遲量。 多工器控制器3 1 5基於該延遲量控制訊號之最低有效位 元（MSB)及該延遲減量控制訊號dn來產生該選擇訊號。在 當添加至延遲線單元3 17之輸入之延遲量被最小化時啟動 該延遲減量控制訊號DN之情形下，多工器控制器3 15控制 多工裔3 1 6以改變在上升邊緣時脈訊號“^與下降邊緣時脈 訊號fclk之間之一選定時脈訊號。意即（例如），因為在初始 φ 狀態下，添加至延遲線單元317之輸入訊號之延遲量被最小 化，所以在該初始狀態下，不可能回應於該延遲減量控制 訊號DN來減小被添加至延遲線單元3丨7之輸入訊號之延遲 • ϊ。因此，延遲線單元317之輸入訊號需要予以反轉，且因 此多工器3 16選擇該下降邊緣時脈訊號fclk而非該上升邊緣 時脈訊號rclk。本文中，假設初始時多工器316選擇上升邊 緣時脈訊號rclk。 同日可’可修改该DLL以使得該相位比較器接收該外部時 鲁脈訊號CLK而非該上升邊緣時脈訊號rcik。 圖4為展示圖3中展示之相位比較器313之示意性電路圖。 如圖所示，相位比較器313包括一〇型正反器，其用以接 收該反饋時脈訊號fb_clk及該上升邊緣時脈訊號豇仏；及一 反轉器，其用以藉由反轉該1)型正反器之輸出而產生該延遲 減量控制訊號DN。 圖5為展示輸入至相位比較器313之上升邊緣時脈訊號 rclk及該反饋時脈訊號fb-’clk之時序圖。 在（A)之情形下，該上升邊緣時脈訊號“仏之相位落在該 102170.doc -13- 1269533 反饋時脈訊號fb—clk之相位之後。因此，相位比較器313啟 動該延遲增量控制訊號UP，藉此增加被添加至延遲線單元 3 1 7之輸入§fL $虎之延遲量。 在（B)之情形下，該上升邊緣時脈訊號^以之相位在該反 饋日$脈机號fb一elk之相位之前。因此，相位比較器313啟動 該延遲減量控制訊號DN，藉此減小被添加至延遲線單元 3 1 7之輸入訊號之延遲量。 φ 圖6為展不根據本發明之一第二實施例之DLL·之方塊圖。 如圖所示，該DLL包括一第一輸入緩衝器611、一第二輸 入緩衝器612、一多工器616、一多工器控制器615、一延遲 • 線單元617、一移位暫存器614、一相位比較器613、一除法 裔618、一延遲模型619及一輸出緩衝器620。 圖6中展示之DLL之結構及運作與圖3中展示之之結 構及運作相似。與圖3中展示2DLL相比較，圖6中展示之 DLL之多工器控制器615進一步接收一自移位暫存器614輸 • 出之延遲量控制訊號之最高有效位元（MSB)及自相位比較 裔613輸出之延遲增量控制訊號up。 在當添加至延遲線單元617之輸入訊號之延遲量被最大 化時啟動該延遲增量控制訊號^^之情形下，不可能增加被 添加至延遲線單元617之輸入訊號之延遲量。因此，延遲線 單元617之輸入訊號需要予以反轉。然而，圖3中展示之DLL 不能處理上述情形。因此，多工器控制器615進一步接收該 延遲里控制訊號之MSB及該延遲增量控制訊號up，以處理 上述情形。 102170.doc 14 1269533 結果’在當延遲量被最小化時啟動_延遲減量控制訊號 DN之情形下或在當延遲量被最大化時啟動—延遲增量控 制訊號up之情形下，多工器616改變在—上升邊緣時：：： ㈣與一下降邊緣時脈訊號紐之間之—選定時脈_。此 外，有可能減小延遲線單元617之延遲線長度至約—時脈循 環之一半（O·5 tCK)。 因此’根據本發明，一種DLL可在_較高之運作頻率與 一較低之運作頻率下穩定運作’且可減小延遲線長度。因 此，可減小該DLL之尺寸及功率消耗。 本申請案包含與在2_年12㈣日於韓國專利局申請之 第2_-1G85^韓國專财請案相關之主題，該案之内容 以全文引用之方式倂入本文。 U對於特疋實施例描述本發明，但是熟習此項技術 者易瞭解在不脫離如下述申請專利範圍所界定之本發明之 精神及範嘴下可實施各種變化及修改。 【圖式簡單說明】 圖1為展示—第—習知DLL之方塊圖； 圖2為展示第二習知DLL之方塊圖； 圖3為展示根據本發明之一第一實施例之一 DLL之方塊 圖； 圖4為展不在圖3中展示之相位比較器之示意性電路圖； 圖5為展示輪入至圖3中展示之相位比較器之時脈訊號之 時序圖；及 圖6為展示根據本發明之一第二實施例之一耻之方塊 102170.doc -15- 1269533 圖。 【主要元件符號說明】

111 輸入緩衝器 112 延遲線 113 延遲模型 114 相位比較器 115 移位暫存器 116 輸出缓衝器 211 第一時脈缓衝器 212 第二時脈緩衝器 213 時脈除法器 214 第一延遲線 215 第二延遲線 216 第三延遲線 217 延遲模型 218 相位比較器 219 移位控制器 220 移位暫存器 221 第一 DLL驅動器 222 第二DLL驅動器 311 第一輸入緩衝器 312 第二輸入缓衝器 313 相位比較器 314 移位暫存器 102170.doc -16- 1269533 315 多工器控制器 316 多工器 317 延遲線單元 318 除法器 319 延遲模型 320 輸出緩衝器 611 第一輸入缓衝器 612 第二輸入緩衝器 613 相位比較器 614 移位暫存器 615 多工器控制器 616 多工器 617 延遲線單元 618 619 620

除法器 延遲模型 輸出緩衝器 102170.doc -17-

Claims (1)

1269533 十、申請專利範圍： 1 · 一種用於產生一延遲鎖定時脈訊號之延遲鎖定迴路 (DLL) ’其包含： 一延遲線單元，其用於根據一延遲量控制訊號來延遲 一外部時脈訊號，藉此產生該延遲鎖定時脈訊號； 一除法器，其用於將該延遲鎖定時脈訊號除以一基於 一行位址選通（CAS)等待時間所判定之預定除數，藉此產 生一經除法運算訊號；及 一延遲線控制單元，其用於基於比較該外部時脈訊號 與该經除法運算訊號之一經延遲訊號之一相位的一結 果’來產生該延遲量控制訊號。 2·如請求項1之DLL，其中當該CAS等待時間低於一預定值 時’該除法器不對該延遲鎖定時脈訊號執行除法運算。 3·如請求項1之DLL，其中該延遲線控制單元包括： 一延遲模型，其用於將該經除法運算訊號延遲一預定 延遲時間，藉此產生該延遲訊號； 一相位比較器，其用於比較該外部時脈訊號之相位與 該經延遲訊號之相位，藉此基於該比較之一結果來產生 一延遲增量控制訊號及一延遲減量控制訊號；及 一移位暫存器，其用於基於該延遲增量控制訊號及該 延遲減1控制訊號‘產生該延遲量控制訊號。 4·如味求項3之DLL，其中該相位比較器在該外部時脈訊號 之相位落在該經延遲訊號之相位之後時啟動該延遲增量 控制訊號’或在該外部時脈訊號之相位在該經延遲訊號 102170.doc 1269533 之相位之知時啟動該延遲減量控制訊號。 %、月求項3之DLL，其中該相位比較器包括一 D型正反 斋，其用於接收該外部時脈訊號及該經延遲訊號，藉此 ”亥L遲增里控制訊號及該延遲減量控制訊號。 6· 一種用於一半導體記憶體裝置中之延遲鎖定迴路 (dll) ’其包含： L遲線單元，其用於根據一延遲量控制訊號來延遲 Φ 一外部時脈訊號或一外部時脈條訊號，藉此產生一延遲 鎖定時脈訊號； 一除法器，纟用於將該延遲鎖定時脈訊號㉟以一基於 • 仃位址選通（CAS)等待時間所判定之預定除數，藉此產 生一經除法運算訊號； k遲線控制單元，其用於基於比較該外部時脈訊號 與忒經除法運算訊號之一經延遲訊號之一相位的一結 果’來產生該延遲量控制訊號；及 • 一多工單元，其用於基於該延遲量控制訊號及該比較 結果，將該外部時脈訊號與該外部時脈條訊號之一輸入 至該延遲線單元。 7·如明求項6之DLL，其中當啟動該延遲量控制訊號之一最 低有效位元（LSB)時，該多工單元判定添加至該延遲線單 元之一輸入訊號之一延遲量是最小化的。 8·如請求項72DLL，其中當該外部時脈訊號之相位落在該 經延遲訊號之相位之後且啟動該LSB時，該多工單元改變 該延遲線單元之輸入訊號。 102170.doc 1269533 9·如請求項8之DLL，其中當啟動該延遲量控制訊號之一最 面有效位元（MSB)時，該多工單元判定添加至該延遲線單 元之輸入訊號之該延遲量是最大化的。 10.如請求項9之DLL，其中當該外部時脈訊號之相位在該經 延遲訊號之相位之前且啟動該MSB時，該多工單元改變 該延遲線單元之輸入訊號。 11_如請求項10之DLL，其中該多工單元包括·· 0 一多工器，其用於根據一選擇訊號來選擇該外部時脈 訊號與該外部時脈條訊號之一；及 夕工控制器’其用於根據該延遲量控制訊號及該 比較結果來產生該選擇訊號。 12·如請求項6之DLL，其中該延遲線控制單元包括： 一延遲模型，其用於將該經除法運算訊號延遲一預定 延遲時間，藉此產生該經延遲訊號； 一相位比較器，其用於比較該外部時脈訊號之相位與 φ 該經延遲訊號之相位，藉此基於該比較之一結果來產生 一延遲增量控制訊號及一延遲減量控制訊號；及 一移位暫存器，其用於基於該延遲增量控制訊號及該 延遲減量控制訊號來產生該延遲量控制訊號。 13·如明求項12之DLL’其中該相位比較器在該外部時脈訊號 之相位落在該經延遲訊號之相位之後時啟動該延遲增量 控制訊號，或在該外部時脈訊號之相位在該經延遲訊號 之相位之前時啟動該延遲減量控制訊號。 I4·如請求項12之DLL，其中該相位比較器包括一 D型正反 】02170.doc 1269533 器’其用於接收該外部時脈訊號及該經延遲訊號，藉此 丨f生該延遲增量控制訊號及該延遲減量控制訊號。 5·種用於產生一延遲鎖定時脈訊號之半導體記憶體裝 置’其包含·· -緩衝單元’其用於緩衝—外部時脈訊號及一外部時 脈條訊號，藉此分別產生-上升邊緣時脈訊號及一下降 邊緣時脈訊號； L遲線單7L，其用於根據—延遲量控制訊號來延遲 ，上升邊緣時脈訊號或該下降邊緣時脈訊號，藉此產生 5亥延遲鎖定時脈訊號； P除法器，丨用於將該延遲鎖定時脈tfl號除以-基於 订位址選通（CAS)等待時間所判定之預定除數，藉此產 生一經除法運算訊號； 一相位比較器，其用於比較該上升邊緣時脈訊號之相 位與该經除法運算訊號之一經延遲訊號之相位，藉此基 於該比較之一結果來產生一延遲增量控制訊號及一延遲 減量控制訊號； 移位暫存器，其用於基於該延遲增量控制訊號及該 延遲減量控制訊號來產生該延遲量控制訊號； 多工單元，其用於基於該延遲量控制訊號及該比較 結果，將該上升邊緣時脈訊號與該下降邊緣時脈訊號之 一輸入至該延遲線單元。 16.如請求項15之半導體記憶體裝置’其中當啟動該延遲量 控制訊號之一最低有效位元（LSB)時，該多工單元判定添 102170.doc 1269533 加至該延遲線單元之一輸入訊號之一延遲量是最小化 的。 17·如請求項16之半導體記憶體裝置，其中當該上升邊緣時 脈訊號之相位落在該經延遲訊號之相位之後且啟動該 LSB時’該多工單元改變該延遲線單元之輸入訊號。 18·如請求項17之半導體記憶體裝置，其中當啟動該延遲量 控制訊號之一最高有效位元（MSB)時，該多工單元判定添 加至該延遲線單元之輸入訊號之該延遲量是最大化的。 19·如請求項18之半導體記憶體裝置，其中當該上升邊緣時 脈訊號之相位在該經延遲訊號之相位之前且啟動該mSB 時’該多工單元改變該延遲線單元之輸入訊號。 20·如請求項19之半導體記憶體裝置，其中該多工單元包括： 一多工器，其用於根據一選擇訊號來選擇該上升邊緣 時脈訊號與該下降邊緣時脈訊號之一；及 一多工器控制器，其用於根據該延遲量控制訊號及該 比較結果來產生該選擇訊號。 21_ —種用於一時脈鎖定運作之一延遲鎖定迴路（DlL)之時 脈鎖定方法，其包含下列步驟： a) 根據一延遲量控制訊號來延遲一輸入時脈訊號，藉此 產生一延遲鎖定時脈訊號； b) 根據一行位址選通（CAS)等待時間對該延遲鎖定時 脈訊號執行除法運算，藉此產生一經除法運算訊號；及 c) 基於比較該輪入時脈訊號與該經除法運算訊號之一 經延遲訊號之一相位的一結果來產生該延遲量控制訊 102170.doc 號。 22.如請求項21之時脈鎖 列步驟： $去，其中該步驟a)進-步包括下 a-1)根據該延遲I松止 _ 工制矾號及該比較結果，來選擇一外 邵日可脈訊號與一外部士 ，•及 外。卩盼脈條訊號之， 訊號作為該輸入時 a-2)將在該步驟叫中之—選定時脈 脈讯號輸入。 23·如請求項22之時脈 列步 貞疋方去，其中該步驟c)進一步包括下 )H工除法運异訊號延遲_預定延遲時間，藉此產 生該經延遲訊號； c-2)比較該輸入時脈訊號之相位與該經延遲訊號之相 藉此產生延遲增篁控制訊號及一延遲減量控制訊 號；及 c-3)基於該延遲增量控制訊號及該延遲減量控制訊號 φ 來產生該延遲量控制訊號。 102170.doc