TWI262505B - Partial page programming of multi level flash - Google Patents

Description

1262505 五、發明說明（υ [發明所屬之技術領域] 本發明之具體實施例係關於快閃電子式可拭除可程式 唯讀記憶體半導體裝置。更詳而言之，本發明之具體實施 例提供一方法與一裝置，以用於多層快閃記憶體裝置之部 分頁程式化。 [先前技術]

快閃記憶體係為一種具有許多可行之特徵的半導體計 算記憶體。就像唯讀記憶體，ROM，它是非揮發性的，亦 即著該記憶體内容是穩定的，並且在沒有電力施加之下仍 然維持。 快閃記憶體優於ROM之處乃在於快閃記憶體的記憶體 内容得在該裝置製造之後改變。不過，快閃記憶體一般無 法以比得上隨機存取記憶體，RAM，的速率來寫入或程式 化。再者，快閃記憶體一般在改變其内容之前，必須整體 性地或者以稱為頁的大區塊來拭除。 快閃記憶體已經在許多型態的計算機中提供寬廣的接 受度，包括桌上型電腦、行動電話以及手提電腦。快閃記 憶體同樣廣泛地使用於數位相機以及可攜式數位音樂播放 器，例如'' MP3〃播放器。

除了例如在攝影機中導引快閃儲存應用之外，以快閃 記憶體為基礎的儲存裝置，其係在許多應用中，取代有時 稱為硬式磁碟機的轉動磁性圓盤。相較於硬式磁碟機，快 閃記憶體則明顯地更具有保護性、更安靜、更低消耗功 率，而就某些密度來說，此一以快閃記憶體為基礎的裝置

92282.ptd 第6頁 1262505 五、發明說明（、2j 則可能更小於相較的硬式磁碟機。 如先前所討論的’快閃記憶體頁一般必須在可能將新 數據儲存於該頁之前予以拭除。拭除一頁一般是長的過 程，典型地以數百毫秒來測量。這是相較於RAM與硬式磁 碟機的一個缺點，其係可能無需插入拭除而可直接地寫 入 ° 為了緩和此缺點，能夠將一些快閃記憶體裝置進行部 份頁程式化。部份頁程式化係為一種技術，藉此一頁快閃 記憶體的某些内容可能無需拭除即可更新。典型地，將一 單元的快閃記憶體以拭除狀態或程式化狀態來說明。程式 化或拭除狀態可能分派到二進制值0，而其餘狀態可能分 派到二進制值1。 假定拭除狀態分派到二進制值1的話，部份頁程式化 一般則允許程式化頁中1的情形改變成0的值，而無需中間 拭除過程。大抵上而言，程式化成0值的單元可能不改變 成1值。從0到1之單元的改變基本上需要頁或區塊的拭除 過程。 上述應用以及其它，不論在裝置的總數量上或總位元 數上均促使快閃記憶體裝置之需求大增。目前由許多快閃 記憶體製造商所發展的先進技術乃是儲存複數位元於快閃 裝置的各單元中◦例如，假如快閃記憶體裝置的電路可分 辨出各單元用的三儲存層，那各兩單元則可儲存三位元的 資訊，其係導致相同記憶體單元區域增加5 0%的儲存空 間。假如該單元可儲存四層的話，那該結果將使該裝置之

92282.pid 第7頁 1262505 五、發明說明（3) 密度成倍◦此技術與性能一般稱為多層單元或MLC。 由於MLC所提供的高階密度增加，此些設計則極其吸 引製造商與消費者。製造商藉由能夠製造許多更多位元的 快閃記憶體而不增加成本開銷而受益，而消費者則享受較 小的實體產品尺寸以及明顯的位元成本降低。 不幸地，部份頁程式化在習知MLC裝置中已經沒有 效，其係使MLC快閃記憶體在許多應用中更不具吸引力。

因此，吾人所需的是多層單元快閃記憶體裝置之部分 頁程式化所用的方法與裝置。部份頁程式化將帶給多層單 元快閃記憶體裝置許多的優點。 [發明内容] 因此，本發明之優點乃在提供為了多層單元快閃記憶 體之部分頁程式化的方法與系統。進一步的需要乃為了一 種合併新資訊與先前儲存於多層快閃記憶體裝置之資訊的 方法而存在。

本發明揭露出一種多層單元快閃記憶體之部分頁程式 化用的方法與裝置。在一多層單元快閃記憶體中，新的部 份頁程式化資訊得予以存取。先前儲存於記憶體中的資訊 得予以存取。新與先前的資訊得結合於快閃裝置中的頁緩 衝器中。新與先前的資訊可能視需要結合於快閃記憶體裝 置外部的記憶體中。所結合的資訊可能使用來將快閃記憶 體單元程式化。標準的程式化與確認方法可能用來將合併 的資訊程式化成快閃記憶體單元。以此新方法，部份頁程 式化的優點得以實施，以用於多層單元快閃記憶體裝置。

92282.ptd 第8頁 1262505 五、發明說明（4) [實施方式] 在本發明多層快閃記憶體之部分頁程式化的以下詳細 說明中，各種具體的細節則將提出，以提供本發明的徹底 瞭解。不過，將為熟諳該技藝者所理解的是，本發明可不 需要這些具體詳情或其等同物而實施。在其它的情形中， 已知方法、步驟、元件、與電路，其係已經無關本發明非 必要的模糊態樣而不詳細說明。 多層快閃記憶體的部份頁程式： 本發明之具體實施例係以半導體快閃記憶體的背景來 說明。不過，令人理解的是，本發明可能應用於其他型態 的記憶體裝置，在此它可得來自一中間狀態的可行更新内 容。 第1圖係顯示根據本發明一具體實施例而設計之多層 單元快閃記憶體單元1 0 0。多層單元快閃記憶體裝置可能 由許多此種單元，連同除了讀取、拭除、以及程式電路之 外的位址電路所組成。 多層單元快閃記憶體單元1 0 0得由閘極1 3 0、源極 1 2 0、與汲極1 1 0組成。絕緣體1 4 0與1 6 0可能由氧化物材料 組成。浮動閘極1 5 0得用以儲存電荷。 浮動閘極1 5 0的臨界電壓可能由來自浮動閘極1 5 0之電 子的注入或移除所調整。假如閘極電壓大於臨界電壓的 話，該單元可能傳導大於1微安培的電流，並且稱為處於 拭除狀態。假如閘極電壓小於臨界電壓的話，該單元可能 傳導小於1微安培的電流，並稱為處於程式化狀態。

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I 1262505 I五、發明說明（5) 單元1 0 0的結構特徵乃在於可能將四個相對窄範圍的 臨界電壓儲存，而且更重要地，於稍後決定。此能力導致 將複數個位元值儲存於單一單元中的能力。因為單元10 0 可能儲存四個範圍，所以這些範圍則可能代表兩個位元， 或者四個狀態。 第2圖係為根據本發明一具體實施例而設計之多層單 元快閃記憶體單元之穩定臨界電壓的分佈圖2 0 0。該垂直 軸是電荷載體的數目，而該水平軸是電荷載體的電壓。 分佈2 4 0可能代表電壓臨界值大於1. 6伏特的電荷分 佈。分佈2 3 0可能代表電壓臨界大於0 . 8伏特但卻小於1. 6 伏特的電荷分佈。分佈2 2 0可能代表電壓臨界值大於0 . 0伏 特，但卻小於0 . 8伏特的電荷分佈。分佈2 1 0可能代表電壓 臨界值小於0伏特的電荷分佈。 在多層單元快閃記憶體單元1 0 0上的讀取操作期間 内，檢測出浮動閘極1 5 0上大於1 . 6伏特的臨界電壓，其係 得詮釋作〜0 0 . 〃的二進制值。在0 . 8伏特與1. 6伏特之間 的電壓臨界值則得解釋為'' 0 1. 〃 。在0伏特與0 . 8伏特之 間的電壓臨界值則得解釋為'' 1 0 . 〃 。小於0伏特的電壓則 得解釋為〜拭除〃，並且被指定'' 1 1 .〃的二進制值。應 該理解的是，將特別二進制值指派給特別電荷分佈區域狀 態係為選擇式的，而且其它可能的關係則極良好地適合本 發明具體實施例。 第3圖顯示相關於二位元二進制值的層映射圖表3 0 0。 根據本發明一具體實施例，Q 2與Q 1代表位元值。例如，將

92282.ptd 第10頁 1262505 五、發明說明（6) 該拭除狀態指派二進制值'' 1 Γ 。應該理解的是，將特別 二進制值指派到特定層是選擇式的，而且Q 1與Q 2可能交 換，而且其它可能的關係將極良好地合適本發明之具體實 施例。 第4 A圖顯示根據本發明一具體實施例而設計之來自拭 除狀態的可允許程式轉變。轉變4 0 5代表將二進制值 '' 1 0〃儲存入單元1 0 0。參考第2圖，可能見到的是，轉變 4 0 5得代表在浮動閘極1 5 0的電荷分佈中從區域2 1 0到區域 2 2 0的改變，或者電壓臨界值的增加。相同地，轉變4 1 0代 表將二進制值'' 0 Γ儲存入單元1 0 0。再度參考第2圖，可 能見到的是，轉變4 1 0得代表在浮動閘極1 5 0之電荷分佈中 從區域2 1 0到區域2 3 0的改變，或者電壓臨界值的增加。最 後，轉變4 2 0代表將二進制值'' 0 0〃儲存入單元1 0 0。再度 參考第2圖，可能見到的是，轉變4 2 0得代表在浮動閘極 1 5 0之電荷分佈中從區域2 1 0到區域2 4 0的改變，或者電壓 臨界值的增加。重要的是，三種描述出來的轉變4 0 5、4 1 0 以及4 2 0，所有均增加電壓臨界值。 多層單元快閃記憶體裝置的特徵乃在於使用者一般沒 注意到此種編碼。一般將數據以習知數據寬度的平行方 式，典型地為8或1 6位元寬，而來呈現給此一快閃記憶體 裝置。重要地，使用者基本上不會具體說明那個位元被指 派為'v Ql〃或'' Q2〃 。因此，就多層單元快閃記憶體裝置 的部份頁程式化來說，對使用者限制，其係類似對習知部 份頁程式化快閃記憶體裝置的使用者限制，亦即，每單元

922S2.ptd 第11頁 1262505 五、發明說明（7) 儲存單一位元的快閃記憶體裝置。 那限制可能一般陳述為 ''一數據位元可能僅在一方向 中改變。〃為了在此的實例，那方向已經選擇出來，以允 許由★ Γ到★ 0〃的位元轉變。令人理解的是，其他熟知 的轉變係充分地適合本發明之具體實施例。 第4 B圖顯示根據本發明一具體實施例而設計之從第零 層狀態的可允許轉變。轉變4 3 0代表將單元1 0 0的值從 '' 1 0〃改變到'' 0 0〃 。參考第2圖，可能見到的是，轉變 4 3 0可能代表在浮動閘極1 5 0的電荷分佈中從區域2 2 0至區 域2 4 0的改變，或者電壓臨界值的增加。重要的是，此轉 變符合僅在一方向中改變位元的規則。重要的是，轉變 4 3 0增加電壓臨界值。 第4C圖顯示根據本發明一具體實施例而設計之來自第 一層狀態的可允許轉變。轉變4 4 0代表將單元1 0 0的值從 ' 0 Γ改變到'' 0 0〃 。更加參考第2圖，可能見到的是， 轉變4 4 0得代表在浮動閘極1 5 0之電荷分佈中，從區域2 3 0 到區域2 4 0的改變，或者電壓臨界值之增加。重要的是， 此轉變符合一位元僅於一方向改變的規則。重要的是，轉 變4 4 0增加了電壓臨界值。 另一轉變（未顯示）有可能在單元層上，其係對應將單 元1 0 0值從'' 1 0〃改變到'' 0 Γ 。此一轉變將對應將電荷 分佈從區域2 2 0改變到區域2 3 0。此一轉變確實對應電壓臨 界值之增加。不過，可能見到的是，因為兩個位元改變， 而且一個於不允許方向中改變，所以此一轉變將破壞''一

92282.ptd 第12頁 1262505 五'發明說明（8:) 位元，一方向〃規則。因此，為了保護使用者免於將位元 圖案映射到層的管理複雜性，此轉變則在裝置層上不允 許。 重要的是，此轉變之不允許維持與單一位元每單元部 份頁程式化快閃記憶體裝置的反向相容。再者，而且同樣 重要地，此轉變之不允許促使每單元可能儲存超過兩位元 之快閃記憶體裝置的正向相容性。任何特定的多位元轉變 可能在具有每單元較高位元數或甚至具有不同編碼的未來 多層單元裝置中有效。例如，假如將該編碼反向，以致使 ^ 0 0〃代表最高臨界電壓的話，那麼'' 1 0〃至'' 0 1〃的轉 變則將不可能。 再度參考第2圖，可能見到的是，單元1 0 0用的程式化 製程可能由於添加電荷到浮動閘極1 5 0而看見。習知的程 式化添加足夠的電荷到拭除狀態，以產生希望的臨界電 壓。換句話說，參考第4A圖，各轉變4 0 5、41 0或者4 2 0得 表示添加固定數量的電荷到單元1 0 0。不過，可能見到的 是，縱使兩轉變產生相同的電荷狀態轉變44 0 (第4C圖）是 非常不同於層2轉變4 2 0 (第4A圖）。 往回參考第2圖，可能見到的是，轉變4 2 0必須添加足 夠的電荷到浮動閘極1 5 0，以將臨界電壓從區域2 1 0移動到 2 4 0。不過，為了完成轉變4 4 0，必須將實質較少的電荷加 入，只有從區域2 3 0移動到區域2 4 0所必須的電荷量。結 果，縱使該可行之終端狀態可能相同的話，多層單元快閃 記憶體單元的部份頁程式化則必須在兩程式化製程之間區

922S2.ptd 第13頁 1262505 五、發明說明（9) 分出來。 第5圖顯示根據本發明一具體實施例而設計之在一多 層單元快閃記憶體裝置中，用來將一部份頁程式化之方法 5 0 0的流程圖。 在步驟5 1 0中，得將新的部份頁資訊儲存。基本上， 該資訊將呈現在快閃記憶體裝置上的數據接腳。令人理解 的是，將包括例如串列位元流之數據發送的其它已知方 法，其係充分地適合本發明之具體實施例。 在選擇式步驟5 2 0之步驟中，得存取一頁快閃記憶體 的現有程式化狀態。根據本發明的具體實施例，其得為快 閃記憶體裝置内部的讀取操作，而且該頁内容得從一頁的 快閃記憶體單元讀入得為隨機存取記憶體之一頁緩衝器。 令人理解的是，讀取一頁記憶體内容的其它已知方法，包 括來自外部微處理器的明確讀取指令，其係充分地適合本 發明之具體實施例。 在選擇式步驟5 3 0中，新部份頁資訊得結合一頁快閃 記憶體的現有程式化狀態，以產生新的程式化資訊。 在步驟5 4 0中，新的程式化資訊得程式化成一頁快閃 記憶體單元。令人理解的是，熟知的快閃記憶體程式化方 法，包括確認步驟，其係充分地適合本發明的具體實施 例。 以此新方法，一頁多層單元快閃記憶體可能會部份地 程式化，而無需一介於其間的拭除步驟。 根據本發明之具體實施例，以下的第1表說明新的部

92282.ptd 第14頁 1262505 五、發明說明（ίο) 份頁程式化資訊與既存程式化資訊之結合產生程式化與確 認用的新資訊於多層單元快閃記憶體單元中。 第1表 新數據 先前儲存的數據 程式化之結合 0 0 0 0 1 0 1 0 0 1 1 1 第1表的最左行代表予以程式化的可能數據位元。此 ''新數據〃基本上將出現於快閃記憶體裝置的數據匯流行 上。第1表的中間行代表一可能的數據位元，該數據位元 先前已經儲存入快閃記憶體單元，例如單元1 0 0。 令人理解的是，就一多層單元而言，譬如單元100， 第1表中的位元並不代表先前所描述之層，例如結合第3 圖，但卻代表個別位元。例如，基本上將數據從快閃記憶 體讀出以及寫入，以作為一平行位元組，其通常為或1 6位 元寬。第1表的行對應那平行組的單一位元。 第1表說明新的部份頁程式化資訊與既存程式化資訊 之結合產生程式化與確認用的新資訊於多層單元快閃記憶 體單元中，其係根據本發明之具體實施例。誠如上所述 (見第2圖與第4圖所討論的），只有確定的部份頁程式化轉 變可能允許。第1表可能說明那些轉變。 第1表的第一列代表新數據，例如平行位元組的位元 7，其係程式化為一部份的部份頁程式化操作。在此情形

92282-ptd 第15頁 1262505 五、發明說明（11) 中，位元7是0，如第1列的第1行。對應到位元7之多層單 元的儲存内容係為0，如第1列的第2行。令人理解的是， 該單元的這些儲存内容可能代表Q 1或Q 2，如第2圖以及第 4A圖到第4C圖所說明的。

第1列的第3行顯示新數據與先前儲存數據之結合將造 成此特別位元用的0數值。根據本發明一具體實施例，此 新數值可能予以程式化以及/或者確認為Q1或Q2，Q1或Q2 則定義一儲存層於多層單元中。令人理解的是，一常規， 例如位元7對應一特別位元的Q1，其係應該符合第1表的使 用。 此新數據可能結合以類似方式而決定的另一數據位 元，例如此平行位元組的數據位元6，以形成對應儲存層 的多位元領域。 再度參考第1表，可能見到的是，新部份頁數據位元 與先前儲存之位元的所有結合則結合以形成新程式/確認 位元值0，除了最後行之外，其中所有的位元均為1。亦即 是，假如新部份程式位元是1，而且儲存的位元是1的話， 那新的程式位元亦同樣是1。

做為一實例，參考第4B圖以及第1表，令一平行位元 組的位元6對應Q 1，一平行位元組的位元7對應Q 2。假定該 值10(Q2，Q1)已經事先儲存到多層單元内，例如單元 1 0 0。進一步假定部份頁程式化單元1 0 0為數值0 0係可行 的。 從第1表的第2列，可能見到的是，就位元7，Q2而

92282.ptd 第16頁 1262505 五、發明說明（12) 言，新部份頁位元0與儲存值1的結合，其係應該產生新程 式化/破認值0。同樣地，從第1表的第1列，可能見到的 是，就位元7，Q1而言，新部份頁位元0與儲存值0的結 合，其係應該產生新的程式化/確認值0。結合Q 2以及Q 1， 此對應第4 B圖之從1 0至0 0的轉變4 3 0。 令人理解的是，根據本發明具體實施例，第1表可能 以邏輯AND (和）電路或產生此一 一致性（例如一查詢表）的 其它熟知方法來實施。

第1表的較佳具體實施例可能以半導體快閃記憶體裝 置内的預先充電頁緩衝暫存器來實施。當預先充電到 '' Γ時，此一電路可能僅僅於估算或讀取期間内放電， 以及可能不重新設定到' Γ ，直到接著的讀取循環。

第6圖係為計算系統6 0 0的方塊圖，該系統可能使用為 一平台，以實施本發明之具體實施例。計算系統6 0 0包括 一位址數據匯流排6 5 0，其係用來溝通資訊，一中央處理 器6 0 5，其係功能性地與匯流排耦合用以處理資訊與指令 用，一揮發性記憶體6 1 5 (例如，隨機存取記憶體RAM )，其 係耦合匯流排6 5 0，用以儲存中央處理器6 0 5用的資訊與指 令，以及選擇性地一非揮發性記憶體6 1 0 (例如，唯讀記憶 體ROM )，其係耦合匯流排6 5 0，以用來儲存處理器6 0 5用的 靜態資訊與指令。計算系統6 0 0同樣選擇性地包括一可改 變的非揮發性記憶體6 2 0 (例如，快閃記憶體），以用來儲 存可在系統6 0 0製造之後更新之中央處理器6 0 5用的資訊與 指令。

92282.ptd 第17頁 1262505 ------ ' *—--------------- 五、發明說明（13) 、〜〜- 同樣包括在第6圖之計算系統6 〇 〇的是選擇式文數字輪 入裝置6 3 0。裝置6 3 0可將資訊與指令選擇連通到中央處理 器6 0 0。裝置6 3 0可能採取接觸感應數位式面板之形式。 應用計算系統6 0 0的選擇式顯示單元6 2 5，其得為一液 晶顯示（LCD)裝置、陰極射線管（CRT)、場發射裝置（FEd ^ 同樣稱為平板CRT)、發光二極體（led)、等離子體（電漿） 顯示裳置（Plasma display device)(electro-luminescent display)、電場發光顯示 器、電子報，或者適合產生可令使用者辨識之圖面影像與 文數字的其它顯示裝置。 計算系統6 0 0同樣選擇式地包括耦合匯流排6 5 0的一擴 充介面6 3 5。擴充介面6 3 5可實施許多熟知的標準擴充介 面’包括但不限於安全數位卡介面（secui>e digital card interface)、通用串列匯流排（USB)介面、CompactFlash 吕己憶卡、個人電細（P C )卡介面、卡匯流排、周邊組件互連 (PCI)介面、迷你PCI介面、IEEE 1 3 94、小型電腦系統介面 (SCSI )、個人電腦記憶卡國際協會（PCMCIA)介面、工業標 準架構（I SA)介面、或者rs-2 32介面。令人理解的是，外 部介面6 3 5可能同樣地進行其它熟知或私有的介面，譬如 在商業上可從新力公司得到的記憶體棒介面（M e m 〇 r y Stick interface)。 在本發明之一具體實施例中，擴充介面6 3 5可能由實 質相容匯流排6 5 0之信號的信號組成。 可能將多種熟知擴充裝置經由擴充介面6 3 5而附著到

922S2.ptd 第18頁 1262505 五、發明說明（14) 計算系統6 0 0。此裝置之實例包括，但不限於轉動磁性記 憶體裝置、快閃記憶體裝置、數位照相機、無線通訊模 組、數位式聲音播放器以及全域性放置系統（G P S )裝置。 系統6 0 0同樣選擇式地包括通訊埠6 4 0。通訊埠6 4 0可 能用以作為部份的擴展介面6 3 5。當其用以作為區隔介面 時，通訊埠6 4 0可能基本上使用來經由通訊定向的數據轉 換協定而與其它裝置交換資訊。通訊埠的實例包括，但不 受限於RS- 2 3 2埠、通用非同步收發器（UARTs)、通用串列 匯流排（USB)埠、紅外光收發器、乙太埠、IEEE 1 3 9 4以及 同步埠。 系統6 0 0選擇式地包括無線電頻率模組6 6 0，該頻率模 組可能執行一行動電話、一攜帶型傳呼器或一數位式數據 連結。無線電頻率模組6 6 0可能經由通訊埠6 4 0或經由擴充 介面6 3 5而直接地接合到匯流排6 5 0。 如此而將本發明多層快閃記憶體之部分頁程式化所用 之系統與方法的較佳具體實施例說明。雖然本發明已經說 明於特定的具體實施例中，但是應該理解的是，本發明應 非看做受到此些具體實施例的限制，而應根據以下之申請 專利範圍來理解。

92282.ptd 第19頁 1262505 圖式簡單說明 圖式簡早說明· 第1圖係為根據本發明一具體實施例而設計之多層單 元快閃記憶體單元的顯示。 第2圖係為根據本發明一具體實施例而設計之多層單 元快閃記憶體單元之穩定臨界電壓分佈圖。 第3圖顯示相關於二位元二進制值的層映射圖表。 第4 A、4 B與4 C圖顯示根據本發明具體實施例而設計之 可允許的部份頁程式轉變。 第5圖顯示根據本發明一具體實施例而設計，用來將 多層單元快閃記憶體裴置中之部分頁程式化之方法的流程 圖。 第6圖係為電腦系統的方塊圖，其係可能使用當作一 平台，以實施本發明之具體實施例。 1 0 0多層單元快閃記憶體單元 1 1 0汲極 1 2 0源極 1 3 0閘極 1 4 0絕緣體 1 5 0浮動閘極 1 6 0絕緣體 2 0 0多層單元快閃記憶體單元之穩定臨界電壓的分佈圖 2 1 0、2 2 0、2 3 0 分佈 3 0 0相關於二位元二進制值的層映射圖表 405、 410、 420、 430、 440 轉變 6 0 0計算系統 6 0 5中央處理器 6 1 0非揮發性記憶體

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Claims (1)

1262505 案號 92102719 年 月 曰 六、申請專利範圍 1 . 一種半導體裝置，包含： f 複數個快閃記憶體單元（1 0 0 )，其中該些單元 (1 0 0 )具有超過兩個的儲存狀況；以及 其中該些單元（1 0 0 )係可從第一非拭除狀態直接地 程式化到第二程式化狀態。 2. 如申請專利範圍第1項的半導體裝置，進一步包含頁緩 衝器，其中該頁緩衝器係用來結合既存單元儲存狀況 以及新的部份頁資訊。 3. 如申請專利範圍第2項的半導體裝置，其中該頁緩衝器 包含預先充電的暫存器。 4. 如申請專利範圍第2項的半導體裝置，進一步包含結合 該既存單元儲存狀況以及新的部份頁資訊的邏輯。 5. 如申請專利範圍第4項的半導體裝置，其中該邏輯係可 、 操作來產生可允許的部份頁程式轉變。

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