JP2005518061A - マルチレベルフラッシュ半導体メモリの部分的ページプログラミング - Google Patents
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Abstract
Description
上述および他の用途が、フラッシュデバイスへの非常に大きな需要、デバイスの数および総ビット数の両方を喚起している。最近いくつかのフラッシュ製造業者によって開発された革新的な技術として、フラッシュデバイスの各セルに複数のビットを記憶させる技術がある。例えば、フラッシュデバイスの回路が各セルについて3つの記憶レベルを識別できるならば、2セル毎に3ビットの情報を記憶することができ、同じメモリセル領域における記憶量は50%増となる。もしセルが4つのレベルを記憶できるのであれば、結果としてデバイスの密度は倍になる。この技術および能力は一般的にマルチレベルセルまたはMLCと呼ばれる。
従って、マルチレベルセル・フラッシュデバイスの部分的ページプログラミングのための方法および装置が求められている。部分的ページプログラミングは、マルチレベルセル・フラッシュデバイスに多くの利益をもたらすものである。
本発明の実施形態は、半導体フラッシュメモリとの関係で説明される。しかしながら、本発明は、中間の状態から内容を更新することが望ましいような他のタイプのメモリ装置においても利用可能であることを理解してもらいたい。
マルチレベルセル・フラッシュセル100はゲート130、ソース120およびドレイン110を含んで構成される。絶縁体140および160は酸化物から構成される。フローティングゲート150は電荷を蓄積する。フローティングゲート150の閾値電圧は、フローティングゲート150への電子の注入または除去によって調整される。もし、ゲート電圧が閾値電圧よりも大きければ、そのセルは1マイクロアンペアよりも大きな電流を導通させ、消去状態にあると言われる。もし、ゲート電圧が閾値電圧よりも小さければ、そのセルは1マイクロアンペアよりも小さな電流しか導通させず、プログラム状態にあると言われる。
分布240は電圧閾値が1.6ボルトより大きい電荷分布を表す。分布230は0.8ボルトより大きく、1.6ボルトよりも小さい電圧閾値を持つ電荷分布を表す。分布220は0.0ボルトよりも大きく、0.8ボルトよりも小さい電圧閾値を持つ電荷分布を表す。分布210は0ボルトよりも小さい電圧閾値を持つ電荷分布を表す。
その制限は一般的に「データビットは一方向にしか変化させることができない」と表現することができる。ここで例として、その方向として「1」から「0」へのビット遷移を許す方向を選択する。他の周知の遷移も本発明の実施形態に好適であることを理解してもらいたい。
選択的なステップ520において、フラッシュメモリのページに現在プログラムされている状態がアクセスされる。本発明の一実施形態に従って、これはフラッシュデバイスの内部の読み出し動作であり、ページの内容はフラッシュメモリセルのページから、ランダムアクセスメモリであるページバッファに読み出される。ここで、外部のマイクロプロセッサからの明確な(explicit)読み出し命令を含む、メモリのページ内容の他の周知の読み出し方法も本発明の実施形態に好適であることを理解してもらいたい。
ステップ540において、新しいプログラミング情報をフラッシュメモリセルのページにプログラムする。ここで、検証ステップを含む周知のフラッシュプログラム方法は本発明の実施形態に好適なものであることを理解してもらいたい。
このような新規な方法で、消去ステップを介在させることなく、マルチレベルセルフラッシュのページを部分的にプログラムすることができる。
ここで、セル100のようなマルチレベルセルについては、表1のビットは、例えば図3との関係において上述のレベルを表さず、むしろ個々のビットを表していることを理解してもらいたい。例えば、データは一般的に8または16ビット幅のパラレルビットセットとして、フラッシュメモリから読み出され、およびそれに書き込まれる。表1の列はそのようなパラレルセットの1ビットに対応する。
この新しいデータビットは同様の方法で決定された他のデータビット、例えばパラレルビットセットの第6データビットと組み合わされて、ある記憶レベルに対応するマルチビットフィールドを形成する。
表1の好適な実施例は半導体フラッシュデバイス内のプリチャージ・ページバッファ・レジスタとして実現することができる。そのような回路は、「1」にプリチャージされているときには評価、つまり読み出しの際に単に放電(ディスチャージ)されるのみであって、続く読み出しサイクルまでは「1」にリセットされない。
本発明の一実施形態においては、拡張インターフェイス635は実質的にバス650の信号に準拠した信号を含むことができる。
Claims (5)
- 2よりも多くの記憶状態を持つ、複数のフラッシュメモリセル(100)を含み、
前記セルは第1の非消去状態から第2のプログラムされた状態に直接プログラム可能である、半導体装置。 - ページバッファをさらに含み、前記ページバッファは既存のセル記憶状態を新しい部分的ページ情報と組み合わせるためのものである、請求項1記載の半導体装置。
- 前記ページバッファはプリチャージレジスタを含む、請求項2記載の半導体装置。
- 前記既存のセル記憶状態を前記新しい部分的ページ情報と組み合わせるためのロジックをさらに含む、請求項2記載の半導体装置。
- 前記ロジックは許可されうる部分的ページプログラム遷移を生成するように動作可能である、請求項4記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/074,495 US6836432B1 (en) | 2002-02-11 | 2002-02-11 | Partial page programming of multi level flash |
PCT/US2003/003330 WO2003069627A1 (en) | 2002-02-11 | 2003-02-05 | Partial page programming of multi level flash semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005518061A true JP2005518061A (ja) | 2005-06-16 |
Family
ID=27732372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003568662A Pending JP2005518061A (ja) | 2002-02-11 | 2003-02-05 | マルチレベルフラッシュ半導体メモリの部分的ページプログラミング |
Country Status (9)
Country | Link |
---|---|
US (1) | US6836432B1 (ja) |
JP (1) | JP2005518061A (ja) |
KR (1) | KR100936086B1 (ja) |
CN (1) | CN1630911B (ja) |
AU (1) | AU2003219707A1 (ja) |
DE (1) | DE10392271T5 (ja) |
GB (1) | GB2401460B (ja) |
TW (1) | TWI262505B (ja) |
WO (1) | WO2003069627A1 (ja) |
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- 2002-02-11 US US10/074,495 patent/US6836432B1/en not_active Expired - Lifetime
-
2003
- 2003-02-05 CN CN038036126A patent/CN1630911B/zh not_active Expired - Fee Related
- 2003-02-05 JP JP2003568662A patent/JP2005518061A/ja active Pending
- 2003-02-05 DE DE10392271T patent/DE10392271T5/de not_active Ceased
- 2003-02-05 KR KR1020047012003A patent/KR100936086B1/ko not_active IP Right Cessation
- 2003-02-05 GB GB0417907A patent/GB2401460B/en not_active Expired - Fee Related
- 2003-02-05 AU AU2003219707A patent/AU2003219707A1/en not_active Abandoned
- 2003-02-05 WO PCT/US2003/003330 patent/WO2003069627A1/en active Application Filing
- 2003-02-11 TW TW092102719A patent/TWI262505B/zh not_active IP Right Cessation
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CN1630911B (zh) | 2012-05-23 |
GB0417907D0 (en) | 2004-09-15 |
KR100936086B1 (ko) | 2010-01-12 |
GB2401460B (en) | 2005-08-10 |
TWI262505B (en) | 2006-09-21 |
TW200303023A (en) | 2003-08-16 |
US6836432B1 (en) | 2004-12-28 |
KR20040085174A (ko) | 2004-10-07 |
AU2003219707A1 (en) | 2003-09-04 |
CN1630911A (zh) | 2005-06-22 |
WO2003069627A1 (en) | 2003-08-21 |
GB2401460A (en) | 2004-11-10 |
DE10392271T5 (de) | 2005-04-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071122 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
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A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081007 |
|
A602 | Written permission of extension of time |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |