TWI258703B - Method, system, and computer-readable recording medium for providing inter-processor interrupts and processor for executing inter-processor interrupt requests - Google Patents

Description

1258703 (1) 九、發明說明 【發明所屬之技術領域】 本發明之一實施例係大致有關電腦作業’尤係有關處 理器間岔斷。 【先前技術】 一電腦可能包含多個處理器，而該等處理器可包括實 體及邏輯處理器。作業系統可將處理器間岔斷（Inter-Processor Interrupt;簡稱IPI)用來在一系統的各處理器 之間傳輸要求。一作業系統可使用一處理器間岔斷，以便 使一處理器啓動一個或多個其他處理器的特定行動。此類 行動可包括一轉換後備緩衝區（Translation Look-aside Buffer;簡稱TLB )的關閉岔斷，其中一處理器將一岔斷 信號傳送到其他處理器，以便要求使一 TLB資料項無效 。接收的處理器可回應一傳送的處理器所作的一整體性改 變（例如，線性位址映射的改變、或在一特定的記憶體範 圍中之記憶體快取屬性的改變），而啓動快取記憶體內容 的淸除。 然而，傳送的處理器端及接收的處理器端的處理器間 岔斷信號可能需要一較大的內務操作。該傳送的處理器需 要執行記憶體存取，以便經由諸如一本機先進可程式岔斷 控制器(Advanced Programmable Interrupt Controller ； 簡稱APIC )等的一可程式岔斷控制器而傳送一岔斷信號 。然後，該接收的處理器可能在接收一岔斷信號的過程中 -5- (2) (2)1258703 承受了可觀的內務操作。 【發明內容】 根據本發明的一實施例，說明了 一種用於多處理器系 統中之處理器間岔斷的方法及裝置。一實施例包含下列步 驟：將一處理器間岔斷要求寫到一第一記憶位置；監視該 第一記憶位置；偵測該第一記憶位置中之處理器間岔斷要 求，爲該處理器間岔斷要求呼叫一函式；以及爲該處理器 間岔斷要求執行該函式。 【實施方式】 本發明說明了一種用於一多處理器系統中之處理器間 岔斷的方法及裝置。 在本發明的一實施例下，使用一用來呼叫一處理器間 岔斷的指令來執行一處理器間岔斷函式。在本說明書中， 將該指令稱爲M c al 1指令，·但是該指令也可以有任何名稱 。在該實施例中，該函式在傳送的處理器端的操作成本是 一儲存到一寫回記憶位置的作業，而接收的處理器端的成 本是對一函式的一強制性呼叫。本發明的一實施例可大幅 降低處理器間岔斷的操作成本，因而提高了系統效能。 根據本發明的一實施调，係由經由記憶體系統傳送的 一信號執行一岔斷函式。傳送的處理器執行儲存到一寫回 記億位置的作業。該儲存作業因而在接收的處理器端上觸 發一函式呼叫。可將該作業與經由A P I C而傳送的一傳統 (3) (3)1258703 的岔斷對照。本實施例由於降低了傳送處理器間岔斷信號 的成本，而可提高多處理器及多執行緒環境中之作業系統 效能。在本發明的一實施例下，可在無須一 APIC的情形 下，或在具有替代性信號作業的系統中，執行一處理器間 岔斷函式。 圖1中示出用來傳送一處理器間岔斷信號的一傳統機 制。在該圖式中，一第一啓動的或傳送的處理器將一岔斷 信號提供給一第二接收的或目標處理器。圖1中提供的例 子係有關在兩個3 2位元中被寫入的一個64位元命令。在 該序列中，該第一處理器執行下列工作： 1.在步驟（105 )中，經由寫到處理器的本地 APIC 工作優先順序暫存器而提高岔斷要求優先等級（Interrupt Request Level ;簡稱IRQL )。這是寫到一非快取記億體 儲存位置的一作業。 2 .在步驟（1 1 〇 )中，產生（在一記憶位置或暫存器 中）寫到該處理器的本地APIC工作優先順序暫存器之一 命令。除了別的參數之外，該命令指定目標處理器、及將 要用來岔斷該目標處理器的一岔斷向量V。岔斷向量V將 對應於回應該處理器間岔斷信號的傳送而將在該目標處理 器上執行的岔斷服務常式。 3 ·在步騾（Π 5 )中，將該命令寫到該處理器的本地 APIC工作優先順序暫存器。這是寫到一非快取記憶體儲 存位置的一作業。寫入該命令的程序可包括系列步驟： a.在步驟（1 2 0 )中，停止岔斷作業。 (4) (4)1258703 b. 在步驟（125 )中，等候該本地APIC不處於忙碌 狀態。可由輪詢岔斷命令暫存器中之BU S Υ位元，而執行 該步驟。 c. 在步驟（1 3 〇 )中’將該命令的較高3 2位元寫到 該APIC岔斷命令暫存器的高字組。 d ·在步驟（1 3 5 )中’將該命令的較低3 2位元寫到 該APIC岔斷命令暫存器的低字組。 e ·在步驟（1 4 0 )中，等候該本地A P I C不處於忙碌 狀態。 f.在步驟（145 )中，重新起動岔斷作業。 4 .在步驟（1 5 0 )中，經由將一特定資料値寫到一特 定的記憶位置，而等候該目標處理器得知接收到該處理器 間岔斷。將以對正好在目標處理器上傳送的岔斷信號的服 務的一部分之方式進行該寫入作業。 5 ·在步驟（1 5 5 )中，恢復正常作業。 在該接收的處理器上，傳統上係經由該本地A P I C的 岔斷信號傳送機制中所設的邏輯，而鎖存該岔斷信號，並 將該岔斷信號傳送到處理器核心。所示之岔斷機制考慮到 該處理器核心操作時所依據的岔斷優先順序（反映在一 APIC工作優先順序暫存器中）、可能有較高優先順序的 其他待處理之岔斷、以及該處理器核心的可岔斷狀態。當 該處理器核心處於可岔斷的狀態，且對應於該處理器間岔 斷的向重是待處理的最局優先之岔斷向量，則該本地 A PI C將該向量派發到該核心。 (5) (5)1258703 對於一接收的處理器而言，圖2中示出一傳統的事件 序列。該接收的處理器的處理器間岔斷程序可包含下列步 驟·· 1 .在步驟（2〇5 )中，該處理器的本地APIC將對應 於該岔斷服務常式（Interrupt Service Routine;簡稱ISR )的該岔斷向量 V派發到該處理器核心。於啓動時，作 業系統已利用該岔斷服務常式將對應於該向量V的岔斷 描述符表資料項設定成存放有一岔斷閘。 2 .在步驟（2 1 0 )中，將該工作優先順序暫存器的等 級提高到與向量V對應的一等級。 3 ·在步驟（2 1 5 )中，該處理器核心經由岔斷描述符 表而派發該向量V。 4. 在步驟（220 )中，對應於該處理器間岔斷的該岔 斷服務常式克制了停止的岔斷。 5. 在步驟（22 5 )中，該岔斷服務常式寫到一記億位 置，以便將接收到該處理器間岔斷的訊息通知該傳送的處 理器。 6 .在步驟（2 3 0 )中，執行該處理器間岔斷的行動。 7 .在步驟（2 3 5 )中，恢復正常作業。 在本發明的一實施例下，由於使用一岔斷作業的一指 令（在本說明中爲一 ϊνί c a I i指令），囚而可簡化該傳送的 處理器及該接收的處理器之作業序列。於啓動時，一多處 理器系統中之每一處理器可記錄一函式’而該函式係對應 於接收到一岔斷服務常式時在一核心模式中已執行的一岔 -9 ~ (6) 1258703 斷服務常式，例如，經由 式。然而，亦可替代性地 號暫存器的使用）完成該 圖3示出一傳送的處 實施例。用於一傳送的處

1 .在步驟（3 0 5 )中 到記憶體的一線性位址X 2 ·在步驟（3 1 〇 )中 以決疋該憶位置的値是 確認接收到該處理器間岔 上的岔斷信號的服務的一 輸一處理器間岔斷信號時 例中，可在無須輪詢一記 岔斷信號的確認之情形下 3.在步驟（315)中 ，恢復正常作業。 圖3所示的例子解說 處理器之一例子。可將一 理器。在一實施例中，多 ’以便偵測處理器間岔斷 可監視各別的記憶位置。 到多個目標處理器，則傳 監視的一記憶位置之一寫 ’而易到該％目標處理益 一 Mcall指令的處理器間岔斷函 以其他的機制（其中包括特定型 作業。 理器的一處理器間岔斷序列之一 理器之一程序可包含下列步驟： ’執行將該處理器間岔斷要求寫 〇 ，藉由輪詢一特定的記憶位置， 否改變，而等候該接收的處理器 斷信號。以對在該接收的處理器 部分之方式進行該値的改變。傳 ，不需要該作業，且在某些實施 憶體作業或無須接收到對接收該 ，恢復作業。 ’當該記憶位置具有改變的値時 了將一岔斷信號傳送到一接收的 處理器間岔斷信號傳送到多個處 個處理器監視一單一的記憶位置 。在另一實施例中，每一處理器 VU禾一 Μ丨主窃間岔斷信號被傳送 送的處理器可執行對該等處理器 入作業，或可執行多個寫入作業 正在監視的該等位址。在本發明 -10- (7) (7)1258703 的一實施例下，所執行的每一寫入作業是寫到一快取記憶 體儲存的記憶位置，因而比一傳統的序列中寫到非快取記 憶體儲存的工作優先順序暫存器位址要快許多。 圖4不出一接收的處理器之序列。在本發明的一·實施 例下，使用Mcall作業的處理器間岔斷的接收的處理器之 作業可包含下列步驟： 1 ·在核心模式中，於步驟（405 )中建立於接收到處 理器間岔斷信號時用來起動鈴信號轉變（ring transition )的一狀態。 2 .在步驟（4 1 0 )中，監視記憶位置 < 線性位址X > 。對該記憶位置的一寫入表示一處理器間岔斷要求。 3 ·在步驟（4 1 5 )中於使用者模式或核心模式中偵測 到處理器間岔斷時，於步驟（4 2 0 )中儲存現行的狀態。 4.在步驟（ 425)中，執行該岔斷Mcall<IPI ISR線 性位址>。 5 .在步驟（4 3 0 )中，該函式的效能可包括寫到正在 被傳送的處理器輪詢的一記憶位置。 6 .在步驟（4 3 5 )中，恢復正常作業。 在該實施例下’該Mcall指令將該接收的處理器置於 該處理器監視寫入的線性位址X之一狀態，且於偵測到 一寫入作業時’該接收的處理器將執行控制轉移到該IP I I S R線性位址。視需要而執行一鈴信號轉變，而在堆疊上 建立適當的狀態，並將處理器的優先等級提高到適當的優 先順序。 -11 - (8) (8)1258703 圖5示出一第一傳送的處理器與一第二接收的處理器 間之一序列的一實施例。在該例子中，傳送的處理器（ 5〇5 )正在將一處理器間岔斷信號傳送到接收的處理器（ 5 10)。在其他的例子中，可將一岔斷信號傳送到多個處 理器。傳送的處理器（5 〇 5 )將一處理器間岔斷要求（5 1 5 )寫到該圖中示爲線性位址X ( 5 2 0 )的一位址。接收的 處理器（5 1 0 )監視（5 3 5 )線性位址X ( 5 2 0 )。傳送的 處理器（505)然後可輪詢（525)在圖式被標示爲γ的 一記憶位置（5 3 0 )。記憶位置Y ( 5 3 0 )中之値的一改變 指示接收的處理器（5 1 0 )對接收到該岔斷要求的一確認 。然而，對於傳輸處理器間岔斷要求而言，接收到確認訊 息並不是必要的，且在某些實施例中，傳送的處理器（ 5 0 5 )可在無須輪詢一記憶位置或接收到一確認訊息的情 形下開始正常作業。 當發生寫入到線性位址X ( 520 )的一作業時，即以 岔斷要求通知監視（5 3 5 )線性位址X ( 5 2 0 )的接收的處 理器（5 1 0 )。在核心模式中，於接收到一處理器間岔斷 信號時，該接收的處理器將已建立用來起動鈴信號轉變的 一狀態。當接收到該岔斷信號時，即儲存（5 4 0 )該接收 的處理器之現行狀態。該線性處理器執行該岔斷，且對岔 斷的呼叫在圖中被；Γ、爲]Vi c a II < 1 P I I S R >線性位址（5 4 5 )。該函式的效能可包括寫入（5 5 0 )傳送的處理器（5 0 5 )所輪詢（5 2 5 )的記憶位置Y ( 5 3 0 )。於偵測到記憶位 置Y ( 5 3 0 )中之値的一改變時，該傳送的處理器可恢復 -12- (9) (9)1258703 正常作業。 可將本發明所述的技術用於許多不同的環境中。圖6 是可配合本發明的一實施例而使用的一例示電腦之方塊圖 。在本發明的一實施例下，該電腦可包含一嵌入式系統或 其他特殊用途的電腦。一嵌入式系統或其他特殊用途的電 腦可在並未具有本發明述及的某些組件及特徵之情形下操 作。 在本發明的一實施例下，電腦（600 )包含一匯流排 (605)或用來傳送資訊的其他通訊裝置、以及與該第一 匯流排（6 0 5 )耦合而用來處理資訊的諸如一個或多個處 理器（610)(圖中示爲（611) 、 （612)、 （613))等 的一處理裝置。任一處理器（6 1 0 )可將一處理器間岔斷 信號提供給一個或多個其他的處理器。每一處理器可包含 一執行單元、以及用於處理器間岔斷作業的邏輯。 電腦（600 )進一步包含一隨機存取記憶體（Random A c c e s s M e m 〇 r y ;簡稱R A Μ )或其他動態儲存裝置作爲一 主記憶體（6 1 5 )，用以儲存將要由處理器（6 1 0 )執行的 資訊及指令。亦可將主記憶體（6 1 5 )用來儲存於處理器 (6 1 0 )執行指令期間的暫時性變數或其他中間資訊。電 腦（ 600 )亦可包含一唯讀記憶體（Read Only Memory; 簡稱R 0 Μ ) ( 6 2 0 )及（或）其他儲存裝置，用以儲存靜 態資訊及處理器（6 1 〇 )的指令。 亦可將一資料儲存裝置（6 2 5 )耦合到電腦（6 0 0 )的 匯流排（60 5 )，以便儲存資訊及指令。資料儲存裝置（ -13- (10) (10)1258703 62 5 )可包括一磁碟或光碟及其對應的驅動器、快閃記憶 體或其他非揮發性記憶體、或其他記億體裝置。這些元件 可被結合在一起，或者可以是獨立的組件，且使用電腦（ 6 0 0 )的其他元件之一部分。 亦可經由匯流排（6 0 5 )而將電腦（6 0 0 )耦合到諸如 —'液晶顯不器（Liquid Crystal Display ;簡稱 LCD)或其 他顯示技術等的一顯示裝置（6 3 0 )，以便向最終使用者 顯示資訊。在某些實施例中，該顯示裝置可以是也被用來 作爲一輸入裝置的至少一部分之一觸控式螢幕。在某些實 施例中，顯示裝置（6 3 0 )可以是或可包含諸如一喇叭等 的一發聲裝置，用以提供聲音資訊。可將一輸入裝置（ 640 )耦合到匯流排（6 05 )，以便將資訊及（或）命令選 擇傳送到處理器（6 1 〇 )。在各實施例中，輸入裝置（6 4 0 )可以是一鍵盤、一按鍵組、一觸控式螢幕及觸控筆、一 聲音啓動的系統、或其他輸入裝置、或上述這些裝置的組 合。可被加入的另一類型的使用者輸入裝置是諸如一滑鼠 、一軌跡球、或游標方向鍵等的一游標控制裝置（64 5 ) ，用以將方向資訊及命令選擇傳送到處理器（6 1 〇 )並控 制顯示裝置（6 3 0 )上的游標移動。 亦可將一通訊裝置（6 5 0 )_合到匯流排（6 0 5 )。視 特定的實施例而定，通訊裝置（65 0 )可包括一收發器、 一無線數據機、一網路介面卡、或其他的介面裝置。可使 用通訊裝直（6 5 0 )將電腦（6 0 0 )連結到一網路或其他裝 置，其中可包括連結到網際網路、一區域網路、或另一環 -14- (11) 1258703 境。 在前文的說明中，爲了便於解說，述及了許多特定的 $節’以便本發明能夠徹底被了解◦然而，熟習此項技術 ^當可了解，可在無須這些特定細節的情形下實施本發明 °在其他的情形中，係以方塊圖的形式示出習知的結構及 裝置。 本發明包含各種步驟。可以硬體組件執行本發明的該 ^步驟，或可在機器可執行的指令中實施本發明的該等步 _ ’而可該等機器可執行的指令用來使以該等指令設定之 …般目的或特殊目的之處理器或邏輯電路執行該等步驟。 或者，可以硬體及軟體的一組合來執行該等步驟。 可提供本發明的各部分作爲一電腦程式產品，該電腦 程式產品可包括於其中儲存有指令的一機器可讀取之媒體 ，而可將該等指令用來設定一電腦（或其他電子產品）， 以便執行根據本發明的一程序。該機器可讀取的媒體可包 括（但不限於）軟碟、光碟、唯讀光碟、及磁光碟、ROM 、RAM、EPROM、EEPROM、磁卡或光學卡、快閃記憶體 、或適於儲存電子指令的其他類型的媒體/機器可讀取的 媒體。此外’亦可將本發明下載爲一電腦程式產品，其中 可經由一通訊鏈路（例如一數據機或網路連線）而利用在 一載波或其他傳播媒體中寊施的資料信號將該程式自一遠 端電腦轉移到一提出要求的電腦。 係以最基本的形式說明許多的方法，但是在不脫離本 發明的基本範圍下，可將各步驟增加到任何該等方法，或 -15- (12) (12)1258703 可自任何該等方法中刪除各步驟’且可將資訊增加到任何 所述之訊息，或自任何所述之訊息刪減資訊。熟習此項技 術者當可了解，可進行許多進一步的修改及改作。並非提 供特定實施例來限制本發明，而是用來解說本發明。並非 由前文提供的特定例子決定本發明的範圍，而是只由最後 的申請專利範圍決定本發明的範圍。 我們亦當了解，在整份本說明書中提及“一個實施例，， 或“一實施例，，時意指於實施本發明時可包含一特定的特徵 。同樣地，我們當了解，在前文對本發明的各實施例之說 明中，爲了將揭示事項效率化’且爲了有助於了解各種本 發明觀點的一種或多種觀點，有時係將本發明的多個特徵 聚集在一單一實施例、圖式、或說明中。然而，不應將該 揭示的方法詮釋爲反映了申請專利的本發明要求比在每一 申請專利範圍中所明確述及的特徵更多的特徵之意圖。而 是如最後的申請專利範圍所反映的，本發明的各觀點係少 於前文揭示的單一實施例的所有特徵。因此，特此將該等 申請專利範圍明確地包含在該說明中，而使每一申請專利 範圍獨立代表本發明的一各別實施例。 [圖式簡單說明】 若參照前文中之說明及用來解說本發明的實施例之附 圖’將可對本發明有最佳的了解。在該等圖式中： 圖1示出一傳送的處理器序列； 圖2示出一接收的處理器序列； -16- (13)1258703 圖3示出一傳送的處理器序列之一實施例； 圖4示出一接收的處理器序列之一實施例； 圖5示出一處理器間岔斷序列之一實施例；以及 圖6示出一多處理器電腦之一實施例。 主要元件符號說明】 505 5 10 5 15 520 525 530 535 540 545 550 600 610， 61]， 612， 613 6 1 5 620 62 5 630 640 645 傳送的處理器 接收的處理器 處理器間岔斷要求 線性位址X 輪詢

記憶位置Y 監視 儲存 IPI ISR線性位址 寫入 電腦 處理器 主記憶體 唯讀記憶體 一〜、r，、r /-4-/ -f— M-f- 買料碲仔茨直 顯示裝置 輸入裝置 游標控制裝置

-17- (14)1258703 6 5 0 通訊裝置

-18-

Claims (1)

1. 煩請赛_明示* 年 >j ；ί 所提之修正ϋ. ν 原說明書 1258703 ^ 2. is (υ 十、申請專利範圍 附件4A : 第93122148號專利申請案 中文申請專利範圍替換本 民國95年2月13日修正 1 ·—種提供處理器間岔斷之方法，包含下列步驟： 將一處理器間岔斷要求寫到一第一記憶位置；

   監視該第一記憶位置； 偵測該第一記憶位置中之處理器間岔斷要求； 爲該處理器間岔斷要求呼叫一函式；以及 爲該處理器間岔斷要求執行該函式。 2 ·如申請專利範圍第1項之方法，進一步包含下列步 驟：寫到一第二記憶位置，以便確認接收到該處理器間岔 斷要求。 3 ·如申請專利範圍第2項之方法，進一步包含下列步

   驟：監視該第二記憶位置，以便確認接收到該處理器間岔 斷要求。 4·如申請專利範圍第1項之方法，進一步包含下列步 驟：於偵測到一處理器間岔斷要求時，建立用來起動鈴信 號轉變的一狀態。 5 ·如申請專利範圍第1項之方法，進一步包含下列步 驟：於偵測到一處理器間岔斷要求時，儲存一現行狀態。 6 ·如申請專利範圍第1項之方法，其中該第一記憶位 置是一線性記憶位置。 (2) 1258703 7 ·如申請專利範圍第1項之方法，其中該第一記憶位 置係預定用於一第一處理器，而該第一處理器係用來監視 該第一記憶位置。 8 ·如申請專利範圍第1項之方法，其中該第一記憶位 置係預定用於複數個處理器，而該每一該等處理器係用來 監視該第一記憶位置。

   9 ·如申g靑專利範圍第1項之方法，進一步包含下列步 驟：將該處理器間岔斷要求寫到複數個記憶位置，而將由 一*個或多個處理器監視每一'該等複數個記憶位置。 10·—種執行處理器間岔斷之處理器，包含： 用來執行一處理器間岔斷要求之一執行單元，而該處 理器間岔斷要求的執行包含下列步驟： 監視一第一記憶位置； 偵測該第一記憶位置中之處理器間岔斷要求； 爲該處理器間岔斷要求呼叫一函式；以及

   爲該處理器間岔斷要求執行該函式。 1 1.如申請專利範圍第1 0項之處理器，其中該處理器 間岔斷要求的執行進一步包含下列步驟··寫到一第二記憶 位置，以便確認接收到該處理器間岔斷要求。 1 2 ·如申請專利範圍第1 0項之處理器，其中該處理器 間岔斷要求的執行進一步包含下列步驟：於偵測到該處理 器間岔斷要求時，起動鈴信號轉變。 1 3 ·如申請專利範圍第1 〇項之處理器，其中該處理器 間岔斷要求的執行進一步包含下列步驟：於偵測到該處理 -2 - (3) 1258703 器間岔斷要求時，儲存一現行狀態。 】4 ·如申請專利範圍第1 0項之處理器，其中該第一記 憶位置是一線性記憶位置。 1 5 . —種提供處理器間岔斷之系統，包含： 其中包括一第一處理器及一第二處理器的複數個處理 器；

   一匯流排，而該第一處理器及該第二處理器被耦合到 該匯流排；以及 一記憶體，該記憶體包含一第一記憶位置，而該第一 處理器將對該第二處理器的一處理器間岔斷要求寫入該第 一記憶位置’該第二處理器針對該處理器間岔斷要求而監 視該第一記憶位置’並於偵測到該處理器間岔斷要求時呼 叫一函式。

   1 6 ·如申請專利範圍第1 5項之系統，其中該記憶體進 一步包含一第二記憶位置，而該第二處理器寫到該第二記 憶位置，以便確認接收到該處理器間岔斷要求。 1 7 ·如申請專利範圍第1 5項之系統，其中該第二處理 器於偵測到該處理器間岔斷要求時，起動鈴信號轉變。 1 8 ·如申請專利範圍第1 5項之系統，其中該第二處理 器於偵測到該處理器間岔斷要求時，儲存一現行狀態。 1 9·如申請專利範圍第1 5項之系統，其中該第一記憶 位置是一線性記憶位置。 20·如申請專利範圍第丨5項之系統，其中該第一記憶 位置係預定用於複數個處理器，而該每一該等處理器係用 -3- (4) 1258703 來監視該第一記憶位置。 2 1 ·如申請專利範圍第1 5項之系統，其中該第一處理 器將該處理器間岔斷要求寫到複數個記憶位置，而將由一 個或多個處理器監視每一該等複數個記憶位置。 2 2 · —種提供處理器間岔斷之電腦可讀取記錄媒體， 儲存有用來代表指令序列的資料，而當一處理器執行該等指 令序列時，將使該處理器執行作業，該等作業包含：

   將一處理器間岔斷要求寫到一第一記憶位置； 監視該第一記憶位置； 偵測該第一記憶位置中之處理器間岔斷要求； 爲該處理器間岔斷要求呼叫一函式；以及 爲該處理器間岔斷要求執行該函式。 23·如申請專利範圍第22項之媒體，其中該等指令序 列進一步包含：寫到該第二記憶位置，以便確認接收到該 處理器間岔斷要求。

   24·如申請專利範圍第23項之媒體，其中該等指令序 列進一步包含：監視該第二記憶位置，以便確認接收到該 處理器間岔斷要求。 25·如申請專利範圍第22項之媒體，其中該等指令序 列進一步包含··於偵測到一處理器間岔斷要求時，建立用 來起動鈴信號轉變的一狀態。 26.如申請專利範圍第22項之媒體，其中該等指令序 列進一步包含：於偵測到一處理器間岔斷要求時，儲存一 現行狀態。 -4- 1258703

   (5)

   27·如申請專利範圍第22項之媒體，其中該第一記憶 位置是一線性記憶位置。 2 8 .如申請專利範圍第22項之媒體，其中該第一記憶 位置係預定用於一第一處理器，而該第一處理器係用來監 視該第一記憶位置。

   29·如申請專利範圍第22項之媒體，其中該第一記億 位置係預定用於複數個處理器，而該每一該等處理器係用 來監視該第一記億位置。 3 0.如申請專利範圍第22項之媒體，其中該等指令序 列進一步包含：將該處理器間岔斷要求寫到複數個記憶位 置’而將由一個或多個處理器監視每一該等複數個記憶位 置。