TWI254313B - Driving circuit for non-volatile dram - Google Patents

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TWI254313B TW093119267A TW93119267A TWI254313B TW I254313 B TWI254313 B TW I254313B TW 093119267 A TW093119267 A TW 093119267A TW 93119267 A TW93119267 A TW 93119267A TW I254313 B TWI254313 B TW I254313B
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Description

1254313 九、發明說明： (一） 發明所屬之技術領域 本發明係有關於一非依電性動態隨機存取記憶體（ NVDRAM );較特別係有關於具有一可以誘捕一電子或電 洞之捕陷層（trapping layer)的 NVDRAM。 (二） 先前技術 一般而言，一半導體記億體裝置可以被分類爲一隨機 存取記憶體（以下稱爲RAM )以及一唯讀記憶體（以下稱 爲ROM )。該RAM係依電性，而該ROM係非依電性。也 就是說，即使電源供應被移除，該ROM還可以保存被儲存 之資料，但是該RAM則無法保存被儲存之資料。 複數個RAM係利用場效應電晶體之能力來儲存電荷 ，因此已經逐步發展成爲記憶元（memory cell )。該些記 憶元本質上得爲動態或靜態。眾所周知，該些動態單元（cel1) 得使用僅單一場效應電晶體，而且該些靜態單元得被設置 於一正反器結構內。該些單元之類型得被稱爲依電性單元 ，因爲，當被施加至該記憶體之電源供應電壓失去或被關 閉時，被儲存於該些單元內之資訊即消失。在被儲存之依 電性資訊必須被保持時，一交流電源，諸如一電池系統， 必須被耦合至無主要電源供應情形下之該記憶體。 另一方面，雖然一非依電性記億體’諸如R0M、E P ROM、及E E P ROM，可以在無電源供應條件下保存被儲 存資訊，但是該被儲存資訊是不可改變或者一資料存取作 業的執行速度變慢。 1254313 因此’一非依電性動態隨機存取記憶體（NVDRAM ) 可以保存一資料而不需供應任何的電源而且可以高速執行 一資料存取作業，也因此是不斷的被發展。 第1圖係一說明一習知依電性RAM裝置內的動態單 元之示意圖。 例如，標題爲 “NON-VOLATILE RAM DEVICE (非依 電性RAM) ”係第4,471，471號之美國專利，於西元1984 年9月11日DiMaria及Donelli J.發表聲明，該專利中有 提供一非依電性動態隨機存取記憶體（NVDRAM )，其具 有一多樣性浮閘於一具有一非依電性記憶體之特性的場效 應電晶體DRAM。該NVDRAM係利用該浮閘於一電源中斷 期間以非依電性儲存資訊，而且利用該轉移栅極上之一雙 倍電子注入器結構（double electron injector structure， DEIS )堆疊’於電源恢復之後將資料復原。該單元之一主 要缺點係資料無法由一電容器傳送至所有單元內之一並聯 的浮閘’因爲該D EI S堆疊係被設置於該單元之位元線端上 。該資料首先必須藉由導通該傳導電晶體以及感測一被傳 送至該位元線上之電壓來讀出。 爲要解決上述缺點，於1994年7月19日Acovic等人 發表聲明之第5,331，188號美國專利，標題爲“ N〇N-VOLATILE DRAM CELL (非依電性DRAM單元）”，揭露 出一輕巧單一電晶體非依電性DRAM單元以及其製造方法 。在Aco Vic等人之該發明中，該DRAM單元具有一透納氧 化層或雙電子注入器結構，其係被設置於一儲存節點與〜 1254313 浮閘之間’於一小型單一電晶體結構電源中斷期間保存非 依電性資料用。 然而’上述DRAM單元內之一電容器的金屬板線電壓 (Plate Line Voltage )係被耦合至一接地電壓。該電容器 之一電場僅藉由一傳送至一字線及一位元線之電壓而產生 -。因此，該浮閘應包括兩層而且該DRAM單元之尺寸應被 加大。此外’ 一用於製造該DRAM單元之方法及過程得較 爲複雜。相較於一可以被調整之金屬板線電壓的一 DRAM 單元’該NVDRAM得消耗較大電源，因爲該字線及該位元 · 線應有一相當高的電壓提供。 爲克服上述缺點，Ahn等人於西元2003年12月31日 申請的第 1〇/749,3 5 6號美國專利，標題爲“APPARATUS AND METHOD OF DRIVING NON-VOLATILE DRAM (驅動 非依電性DRAM之裝置及方法）”，係揭露一非依電性DRAM 單元。然而，於第10/749,356號之美國專利中，該NVDRAM 應於標準模式下重複執行一 SRC程序許多次，致使一來源 之電荷無法無限制流進一浮閘內。此外防止一臨界電壓上 ® 升之控制具有缺點，因爲連續被輸入至該浮閘之該些電荷 係較爲複雜。 (三）發明內容 因此，本發明之目的係要提供一具有一捕陷層之非依 電性動態隨機存取記憶體（NVDRAM )，該捕陷層可以捕 捉到電子或電洞，也因此容易控制該NVDRAM。 依據本發明之一方向，提供一用於一非依電性動態隨 1254313 機存取記憶體（NVDRAM )之驅動電路，其具有一可以捕 捉電子或電洞之非導體，包括一用於產生該複數個內部供 應電壓之內部供應電壓產生器，每一個具有至少兩個不同 電壓準位；一用於確定該NVDR AM之一工作模式的模式控 制器；一用以回應該工作模式選取每一.內部供應電壓的一 電壓準位之電壓準位選擇器，由此將每一內部供應電壓之 該被選取電壓準位輸出至該列解碼區塊以及該核心區域； 一用以回應一被輸入位址接收該些內部供應電壓及輸出該 些內部供應電壓的列解碼區塊；以及一具由複數個分別儲 存一資料之單格的核心區域，其係用以回應該複數個內部 供應電壓之被輸入電壓準位來存取資料。 (四）實施方式 在下文中，將配合該些附圖詳述一非依電性動態隨機 存取記憶體（NVDRAM )裝置。 第2A圖係一依據本發明之NVDRAM的一單格剖面圖 。第2B圖係一依據本發明之NVDRAM的單格之電路示意 圖。 如第2A圖所示，一 DRAM單元包括一電晶體以及一 電容器209。然而，該NVDRAM之單格內的電晶體還包括 一位在一控制閘201下方之捕陷層203。在此，由非導體製 成之該捕陷層2〇3可以捕捉電子或電洞。 於本發明中，該捕陷層203係有一單層提供。此外， 該電容器209之一金屬板線供應有一可控制的金屬板線電 壓Vep，不是一固定電壓，如一接地電壓。因此，由於該金 1254313 屬板線，因此可以縮減該單格之一尺寸。此外，製造該單 格之一方法及製程係較爲簡化。而且，因爲該電容器209 供應有一可控制金屬板線電壓，所以該NVDRAM係藉由輸 入一相當低的電壓於一字線及一被耦合至該單格之位元線 而得以起作用。也就是說，本發明之該NVDRAM可以降低 電源消耗。 在此，依據第2A圖，該控制閘201係由一多晶矽製 成；而且一氧化絕緣層202係被設置於該控制閘201與該 捕陷層203之間。另一氧化絕緣層係被設置於該捕陷層203 與一基體之間。 第3圖係一用以回應本發明之該NVDRAM的驅動電路 方塊圖。 如圖所示，該驅動電路包括一內部供應電壓產生器310 、一模式控制器320、一電壓準位選擇器3 30、一列解碼方 塊340、一核心區域3 5 0、一行解碼方塊360、以及一感測 放大方塊370。 該內部供應電壓產生器310係接收一供應電壓而且產 生複數個內部供應電壓。該模式控制器 3 20係控制該 NVDRAM之一工作模式，諸如一回復（recall)模式、一程式 模式等。該電壓準位選擇器3 3 0係依據該模式控制器320 所控制之工作模式來接收該複數個內部供應電壓而且選擇 性輸出該內部供應電壓至列解碼方塊340。該列解碼方塊340 輸出一由該電壓準位選擇器330供應之一輸出電壓至該核 心區域3 5 0。在此，該核心區域3 5 0包括複數個群排（b ank 1254313 )，每一個具有複數個單元陣列方塊（cell array block) ，如方塊〇至方塊7。此外，每一單元陣列方塊包括複數個 單格，如第2A圖所示。 此外，依據本發明，該行解碼方塊3 60及被包含於該 驅動方塊之感測放大方塊3 70係與其之結構中之習知DRAM 相同。因此，有關於該行解碼方塊360及該感測放大方塊370 之詳細說明於此處均被省略。 而且，該驅動電路包括一暫時方塊記億體（temP〇rary block memory) 380，其係接收一由該感測放大方塊370所 放大之被輸出資料。 該內部供應電壓產生器310整體包括一預充電電壓產 生器3 1 1、一晶胞板（cell plate)電壓產生器3 1 3、一正電壓 產生器315、以及一負電壓產生器317。該預充電電壓產生 器311之目的係產生一用於每一位元線中之一預充電動作 的預充電電壓。該晶胞板電壓產生器313之目的係產生一 被供應至該NVDRAM中之每一單格的晶胞板之晶胞板電壓 。爲要觸發一字線或控制每一單格之動作，該正電壓產生 器315及該負電壓產生器317分別產生一正電壓以及一負 電壓。 由第一至第八準位選擇器構成之該電壓準位選擇器 3 30係選擇性輸出該些內部供應電壓至包含於核心區域350 之每一群排之第一至第八方塊，該些方塊係回應該模式控 制器3 2 0所控制之工作模式。 第4圖係一方塊圖，其係說明用於供應一電壓至第3 1254313 圖中之NVD RAM的一核心區域之部分方塊。 圖中有一第一準位選擇器410、一第一列解碼器420 、以及一第一方塊430。被包含於該電壓準位選擇器330中 之該第一準位選擇器4 1 0係對應至被包含於該核心區域3 5 0 內之該第一方塊430。該第一準位選擇器410係依據該模式 控制器3 2 0所控制之工作模式來接收該複數個由該內部供 應電壓產生器3 1 0輸出之內部供應電壓而且選擇性輸出該 正電壓及該負電壓至第一列解碼器420。此外，該第一準位 選擇器410係依據該模式控制器3 20所控制之工作模式而 輸出該晶胞板電壓及該預充電電壓至第一方塊43 0。 該第一準位選擇器4 1 0整體包括一第一正電壓開關4 1 5 、一第一負電壓開關4 1 7、一第一晶胞板電壓開關4 1 3、以 及一第一預充電電壓開關4 1 1。該第一正電壓開關4 1 5具有 三個電壓準位，即2V、4V、及5V，其係由該內部供應電 壓產生器3 10之正電壓產生器315輸出。該第一正電壓開 關415係選取三個正電壓輸入的電壓準位之其中之一，該 正電壓係依據該模式控制器3 20所控制之工作模式而反應 ，而且該開關415係輸出該正電壓之被選取準位至該第一 列解碼器420。同樣的，該第一負電壓開關4 1 7係選取兩個 電壓準位之其中之一，即OV或-3V，其係由該負電壓產生 器315輸入作爲該負電壓，該產生器315係依據該模式控 制器320所控制之工作模式而反應，而且該開關41 7係輸 出該負電壓之被選取準位至該第一列解碼器420。 此外，該第一晶胞板電壓開關4 1 3係選取兩個電壓準 1254313 位之其中之一，即ον或2.5V，其係由該晶胞板電壓產生 器3 1 3輸入作爲該晶胞板電壓，該產生器3 1 3係依據該模 式控制器· 320所控制之工作模式而反應，而且該開關413 係輸出該負電壓之被選取準位至該第一方塊430。該第一預 充電電壓開關41 1係選取四個電壓準位之其中之一，即-3 V 、OV、1.25V、及3V，其係由該預充電電壓產生器311輸 入作爲該預充電電壓，該產生器311係依據該模式控制器 3 2 0所控制之工作模式而反應，而且該開關4 1 1係輸出該負 電壓之被選取準位至該第一方塊430。 第5圖係一方塊圖，其係說明用於供應正、負電壓至 第4圖中之該NVDRAM的一字線。 如圖所不，該第一列解碼器4 2 0係回應被輸入位址 (ADDERESS)選擇性地將由第一正電壓開關4 1 5輸入之 正電壓以及由該第一負電壓開關417輸入之負電壓輸出至 該第一方塊430。 第6A圖係一電路圖，其係說明第3圖中之該NVDRAM 的一抹除模式以及一程式模式；第6B圖係一電路圖，其係 說明第3圖中之該NVDRAM的四種工作模式。 在下文中，依據第6A及6B圖，被包含於該核心區域 3 50內之該單格動作將詳加說明。 如果該外部電壓被隔離，該NVDRAM保存資料於每一 單元內；否則，如果該外部電壓被供應，該NVDRAM係作 爲一依電性DRAM。因此，於本發明之該NVDRAM中，該 工作模式包括四種模式：一回復（recall)模式、一正常化模 1254313 式、一 dram模式、以及一程式模式。 當該外部電壓開始被供應時，該回復模式” R E C A L L ”係一用於傳送被儲存於該捕陷層內之資料的方法。 該抹除模式” ERA S E ”係要使所有記憶元之每一臨界電壓平 衡，其係藉由將足夠的負電荷，如電子，充至該捕陷層而 實現。該DRAM模式” DRAM”意指該NVDRAM裝置係作 爲該依電性DRAM裝置。當該外部電壓開始被隔離時，該 程式模式” PROGRAM”係要傳送被儲存於該電容器內之資 料至該捕陷層。下文中將詳細說明依據本發明之該NV DRAM 裝置的四種模式。 於該DRAM模式中，該NVDRAM裝置係作爲一依電 性DRAM，因此省略了有關該DRAM標準模式之工作說明 。然而，相較於具有一位在每一晶格之閘內的氧化層之習 知NVDRAM，一充電工作之性能，如充電週期（refresh cycle )，係被改良，因爲該NVDRAM包括一依據本發明可以捕 捉電子電荷之非導體。 也就是說，於該單格中，如果被儲存於該單格內之資 料被抹除，該些足夠電荷，即電子，皆於該捕陷層內被捕 捉到。因此，每一單格之一臨界電壓被提昇。如果該NVDRAM 於DRAM模式中被啓動，該臨界電壓高於習知DVDRAM之 一臨界電壓，這是由於該些被捕捉之電子電荷所致。因此 ，當每一晶格被構成時，該核心區域內之一基體的摻雜濃 度應該低於該習知DVDRAM的摻雜濃度，其目的係要防止 該臨界電壓上升。 -14- 1254313 如果該核心區域3 5 0內之該基體的摻雜濃度被降低， 一電晶體與每一單格之該基體之間的一接合處之電場即被 縮減；也因此該接合處之一漏電流則大幅被降低。因此， 該充電動作之性能顯著獲得改善。 在下文中，該NVDRAM之該些工作模式均配合第2圖 -至第6Β圖詳加說明。 一般而言，於該習知NVDRAM之單格中，該臨界電壓 係於該抹除模式之後被降低。相較於該習知NVDRAM，該 臨界電壓係依據本發明而於該NVDRAM之抹除模式中顯得 β 較高，因爲該捕陷層可以捕捉足夠電子。此外，於依據本 發明之該NVDRAM的程式模式” PROGRAM”中，熱電洞均 由該捕陷層與該電容器附近之基體之間的一部分接合處產 生。也就是說，於該程式模式” PROGRAM”期間，該熱電 洞均被注入至該捕陷層之一部分內。然而，如果該抹除模 式” ERASE”於該程式模式” PROGRAM”之後被執行，該 捕陷層則又包含有足夠電子。相較於該習知NVDRAM之浮 閘，該捕陷層沒有超抹除（over-erase )程式，因爲被該捕 ® 陷層捕捉之電子數量有限。在此，該超抹除程式意指每一 單格之臨界電壓係於該抹除模式” ERASE”之後產生變動， 即未飽和至一預定的恆定準位。 於該程式模式中，如果該外部電壓不穩定或是被隔離 ’用於傳送被儲存於該電容器內之資料至該捕陷層的程式 模式即被執行。 首先，該複數個記憶元被充電而將被儲存之資料淨化 -15- 1254313 。傳送該資料至該捕陷層是需要有非常高的電壓才能改變 每一單格之臨界電壓。依據第6A圖，於該程式模式” PROGRAM”中，該字線有一 -3V字線負電壓供應；該晶胞 板有一 2 · 5 V晶胞板電壓供應以提昇該儲存節點之一電壓準 位。在此，吾人假設被儲存於該電容器內之資料的電壓準 - 位具有一大約0V至2.5V之範圍。 又，如果該記憶元儲存一邏輯高資料，則該字線與該 儲存節點之間的一電壓差上升至8V，該儲存節點係位於該 電晶體與該電容器之間。該電壓差，即8V，足以引起一局 · 部熱電洞注入或一 Fowler Nordheim(F-N通道技術）效應 ，之後，該些熱電洞均被注入至該捕陷層內。在此，該局 部熱電洞注入以及該F-N通道技術效應影響該捕陷層與該 基體之間氧化絕緣層的厚度。 另一方面，如果是因爲該單格之電容非常小而產生該 局部熱電洞注入以及該F-N通道技術效應，該充電動作與 該程式模式均重複執行於該單格內。 當外部電源被供應至該NVDRAM，即執行該回復模式 ® 以便利用每一單格之臨界電壓使資料恢復。於該回復模式 下，依據第6B圖，該字線具有一大約2V字線正電壓供應 :以及該位元線具有一大約3V預充電電壓供應。如果符合 一邏輯高資料之該單格於程式模式之後具有一臨界電壓， 即該臨界電壓被降低，則大約3V預充電電壓，即一被供應 至該電容器之一汲極的電壓準位可以被供應至該電容器。 因此，該單格中可以實現大約2V電壓準位之電壓傳送，這 -16- 1254313 是因爲該電晶體之汲極電壓準位相當高。 否則，當該被儲存資料係處於一邏輯低狀態，即該單 格之臨界電壓還是很高時，如果該單格之臨界電壓於一製 程中受到控制，則該單格內可能僅產生0.8V電壓準位之電
壓傳送，以致該臨界電壓於該DRAM模式下被設定至1.2 V 〇 也就是說，依據該被儲存資料之一邏輯狀態，產生的 電壓傳送大約爲2V及0.8V。又，如果在充電動作時的預 充電電壓被設定至1.25V，則可以將該資料取回至該電容器 內，即成功實現該回復模式。 同時，爲要防止該單格產生漏電流，在感測該資料時 ，一被選取之字線有一 4V正電壓供應，一未被選取之字線 有一 -3V負電壓供應。 爲要淸除一被儲存於每一單格內之資料，該充電動作 是需要的。於回復模式之後，該資料被更新並儲存，即備 存於該暫時方塊記憶體380內。在此，靠近該源極之捕陷 層的一側端內之被捕捉電荷應該被釋放。 被儲存於所有記憶元之每一電容器內的資料均分別被 備存。一用於備存該被儲存之資料的方法可以依據該暫時 方塊記憶體380之大小來確定。也就是說’所有被儲存於 該核心區域3 50之資料係可以同時被備存於該暫時方塊記 憶體3 80內。而且，被儲存於每一群排內之資料係可以依 順序備存起來。在此並不需考慮到一記憶體類型’該暫時 方塊記億體3 80即可以於一預定期間儲存一備存資料。在 1254313 此，有關一備存作業之詳細說明皆被省略，因爲該詳述之 備存作業並無敘述於本發明之發明範圍內。 於該抹除模式下，該位元線及該基體均有大約-3 V電 壓供應，該字線有大約5 V電壓供應。又，該F-N通道技術 效應因此產生，而該臨界電壓係依據該捕陷層之該些被捕 _ 捉之電子電荷上升。也就是說，之前的臨界電壓被改變。 最後，該單格之臨界電壓達到飽和。亦即，如果該被儲存 之資料係一邏輯低狀態，電子電荷幾乎未被打開通道；但 是，如果該被儲存之資料係一邏輯高狀態，許多的電子電 馨 荷均被打開通道，也因此該臨界電壓即將達到飽和。因此 ’藉由被捕捉電子電荷而達到飽和之臨界電壓係達到大約 1±0.2F之設定控制，其係不會因爲該被儲存之資料的一邏輯 狀態所影響。 最後，依據該些工作模式之內部供應電壓均詳述於下 列表格中。
-18- 1254313 mm PROGRAM pov^f tip recall 1 ef resli Sbackup r erase | word! ine 」 飞 1 W 2V 5V 1 」 Ί_ 1 billIne OV 3V [—L 2.5V I T I-1 1 J2SV [25V Ή -3V cel 1 plate 2,5V i | OV node G6I l^i 挪.......................| OV Fl^Slrtl 2V 、 O.fifVI- 2.6V Ϊ "s L | Jcel iC \ FlasTF=L refresl h VB8 \ -3V 厂 \ L 篇 cell Vtn ^source VthfORAM) 1 1 FTaE^R h〇.6V / Fla^h=#i FlalST=l
表一：依據該些工作模式之內部供應電壓 第7圖係一波形，其係證明NVDRAM於該程式及抹除 模式下被操作時的一被包含於該NVDRAM的單格內之電晶 體的臨界電壓變化。 如圖所示，於程式及抹除模式下，分別說明如何改變 該單格內之臨界電壓的一電壓準位。
因此，依據上述該些較佳具體例，該NVDR AM裝置可 以被控制，其係藉由供應該字線、該位元線、以及具有各 個不同之內部供應電壓的記憶元內之電容器金屬板線來賓 較特別是，因爲該電容器之金屬板線係依據該 NVDRAM裝置工作模式而具有各個不同電壓，因此該 NVDRAM裝置可以被一相當低的內部電壓啓動。因此，該 NVDRAM裝置可以顯著降低功率消耗。此外.，該NVDRAM 之每一工作模式可以容易被控制；該NVDR AM之一工作速 -19- 1254313 度可以被提升。 於一製程中，因爲依據本發明之該NVDRAM在其之結 構上係與習知NVDRAM相似，所以可以降低製造成本。 此外，於本發明中，該核心區域3 50內之該基體的摻 雜濃度可以被降低，也因此該接合面之一漏電流可以大幅 被降低。因此，該充電動作之性能顯著獲得改善。 本申請案含有與第2003 -99897及2004-09745申請案 號之韓國專利相關之主題，其分別於西元2003年12月30 曰及2〇〇4年2月13日向韓國專利局申請，其之整份內容 均由證明人倂入於此。 雖然本發明已依據該些特別具體例作說明，但是熟習 該技術者將容易明白得做之各種變化及修改係不背離下文 的本發明申請專利範圍之精神及範疇。 (五）圖示之簡單說明 藉由下列配合該些附圖之較佳具體例說明將淸楚了解 本發明之上述以及其他目的與特性，其中： 第1圖係一依據該先前技術說明一非依電性動態隨機 存取記憶體（NVDRAM)之一單格的剖面圖； 第2A圖係一依據本發明之NVDRAM的一單格之剖面 圖； 第2B圖係一依據本發明之NVDRAM的一單格之電路 示意圖； 第3圖係一用以回應本發明之nvdram的驅動電路方 塊圖； -20- 1254313 第4圖係一方塊圖’其係說明用於供應正、負電壓至 NVDRAM中之一字線的部分方塊’ 第5圖係一方塊圖’其係說明用於供應一電壓至第3 圖中之NVDRAM中的一字線之部分方塊； 第6A圖係一電路圖，說明第3圖中之NVDRAM的一 抹除模式及一程式模式； 第6B圖係一電路圖，說明第3圖中之NVDRAM的四 種工作模式；以及 第7圖係一波形’其係證明一被包含於依據一工作時 間之NVDRAM的單格內之電晶體的臨界電壓變化。 元件符號說明 201 控制閘 2 0 2 氧化絕緣層 203 捕陷層 207 源極 208 汲極 209 電容器 31〇 內部供應電壓產生器 311 預充電電壓產生器 313 晶胞板電壓產生器 3 15 正電壓產生器 317 負電壓產生器 320 模式控制器 330 電壓準位選擇器 -21- 列解碼方塊 核心區域 行解碼方塊 感測放大方塊 暫時方塊記憶體 第一準位選擇器 第一預充電電壓開關 第一晶胞板電壓開關 第一正電壓開關 第一負電壓開關 第一列解碼器 第一方塊 -22-

Claims (1)

1254313 十、申請專利範圍： 1 · 一種用於一具有一捕捉電子/電洞之捕陷層的非依電性 動態隨機存取記憶體（NVDR AM )之驅動電路，其包含： 一用於產生複數個內部供應電壓之內部供應電壓產 生器，每一個具有至少兩個不同電壓準位·； 一用於確定該NVDRAM之一工作模式的模式控制 器； 一電壓準位選擇器，用以回應工作模式而選取每一 內部供應電壓的一電壓準位以致輸出每一內部供應電壓 β 之被選取電壓準位至列解碼方塊及核心區域； —用以回應一被輸入位址而接收該些內部供應電壓 及輸出該些內部供應電壓之列解碼方塊；以及 一具有複數個單格之核心區域，每一個單格均儲存 一資料，回應該些內部供應電壓之被輸入電壓準位而存 取該資料。 2.如申請專利範谓第1項所述之驅動電路，其中該內部供 應電壓產生器包括： · 一產生一用於每一位元線中之一預充電動作的預充 電電壓之預充電電壓產生器； 一用於產生一被供應至每一單格之一晶胞板的晶胞 板電壓之晶胞板電壓產生器； 一用以回應該工作模式而供應一正電壓至一字線之 正電壓產生器，其中該正電壓之電壓準位均超過0V;以 及 -23- 1254313 一用以回應該工作模式而供應一負電壓至一字線之 負電壓產生器，其中該第二電壓之電壓準位均低於0v° 3 ·如申請專利範圍第2項所述之驅動電路，其中該核心區 域包括複數個群排（bank )，每一個具有複數個單元方 塊，每一個具有複數個單格。 4 ·如申請專利範圍第2項所述之驅動電路，其中該電壓準 位選擇器包括複數個準位選擇器，每一個均對應至每一 單元方塊。 5·如申請專利範圍第4項所述之驅動電路，其中該準位選 擇器包括： 一用以回應該工作模式而確定該正電壓之一電壓準 位的正電壓開關； 一用以回應該工作模式而確定該負電壓之一電壓準 位的負電壓開關； 一用以回應該工作模式而確定該晶胞板電壓之一電 壓準位的晶胞板電壓開關；以及 一用以回應該工作模式而確定該預充電電壓之一電 壓準位的預充電電壓開關。 6 ·如申請專利範圍第1項所述之驅動電路，其中該單格包 括： 用於作爲一暫時資料儲存之捕陷層； 一被耦合至一字線之控制閘； 一介於該控制閘與該捕陷層之間的第一絕緣層； 一由一第一傳導類型所摻雜之源極； -24- Ϊ254313 一由一第一傳導類型所摻雜之汲極； 一由一第二傳導類型所摻雜之基體； 一介於該捕陷層與該基體之間的第二絕緣層； 一具有一被耦合至用於儲存資料之該源極之電容器 的一側端；以及 一被耦合至用於傳送資料之該汲極的位元線， 其中一被供應至該電容器之另一端的電壓準位係可 以控制。 7 ·如申請專利範圍第6項所述之驅動電路，其中該捕陷層 係一氮化層以及該第一及第二絕緣層係一氧化層。 8 ·如申請專利範圍第6項所述之驅動電路，其中該捕陷層 係〜氧化鋁（Al2〇3)、一氧化鉅（Ta205 )、以及一氧化 ‘耠（Hf02)之一群組。 9 ·如申請專利範圍第8項所述之驅動電路，其中該控制閘 係〜金屬層及一多晶矽層之其中之一。 1()· Μ申請專利範圍第9項所述之驅動電路，其中該第一傳導 類型係Ν型以及該第二傳導類型係Ρ型。 1 1 ,申請專利範圍第1 〇項所述之驅動電路，其中該第一傳 導類型係Ρ型以及該第二傳導類型係Ν型。 Ι2·$α申請專利範圍第6項所述之驅動電路，其中該工作模式 係一回復模式，用以於一外部電壓開始被供應時傳送被 儲存於該捕陷層之資料至該電容器。 13.如申請專利範圍第12項所述之驅動電路，其中該工作模 式係一抹除模式，用以平衡所有記憶元之每一臨界電壓， -25- 1254313 其係藉由將等量的電荷充至該捕陷層而實現。 1 4 ·如申請專利範圍第1 3項所述之驅動電路，其中該工作模 式係一用來作爲一依電性DRAM裝置之DRAM模式。 1 5 ·如申請專利範圍第1 4項所述之驅動電路，其中該工作模 式係一程式模式，用以於一外部電壓開始被供應時傳送 被儲存於該電容器之資料至該捕陷層。 16.如申請專利範圍第1項所述之驅動電路，又包含·· 一用於解碼該被輸入之位址的行解碼方塊；以及 一用於放大該被存取之位址的感測放大方塊。 17·如申請專利範圍第16項之驅動電路，又包含一用於備存 該感測放大方塊所放大之該資料的暫時方塊記憶體。 18· —用於操作一具有一可以捕捉一電子之捕陷層的非依電性 動態隨機存取記憶體（NVD RAM )裝置之方法，其包含 之步驟有： (A) 利用一源極與一汲極之間的一電壓差，將該捕陷 層之被捕捉之資料儲存於一電容器內； (B) 利用一通道技術效應，將每一單元內之一電晶體 的一臨界電壓調節爲一工作臨界電壓； (C) 回應一讀取/寫入指令以操作該記憶元；以及 (D) 利用一局部熱電洞注入及該通道技術效應，藉由 該捕陷層獲取被儲存於該電容器內之該資料。 1 9·如申請專利範圍第丨8項之方法，其中每一記憶元包括： 用於儲存資料之該電容器； 用於傳送該電容器與一位元線之間的資料之該電晶 -26- 1254313 體；以及 用於一外部電源被隔離時獲取該資料之該捕陷層。 2 〇.如申請專利範圍第1 9項之方法，其中每一記憶元還包括： 一於該捕陷層上之第一絕緣層；以及 一於該捕陷層下方之第二絕緣層。 2 1 .如申請專利範圍第1 9項之方法，其中每一記憶元還包括 一於該捕陷層下方之第一絕緣層。 22.如申請專利範圍第18項之方法，又包含之步驟有： (E) 於該步驟（B)之前備存該被獲取之資料於該電容 器內；以及 (F) 於該步驟（B)之後恢復該電容器內之備存資料。 2 3·如申請專利範圍第18項之方法，其中該步驟（A)包括之步 驟有： (A - 1 ) 將一於所有記憶元之該電容器與該源極之間 的節點放電； (A-2) 依據該捕陷層內之一被儲存之資料的邏輯狀 態提升該汲極之一電壓準位，使該準位設定高於該源極之 電壓準位；以及 (A-3)使該複數個電容器充電。 24·如申請專利範圍第23項之方法，其中該步驟（人）係以一列 基礎（row basis)來執行。 2 5 .如申5R專利範圍第2 3項之方法’其中該步驟（a ])包括之 步驟有： (A-l-a)供應一或多於一字線，該字線係被連接至複 1254313 數個具有一高電壓之記憶元以使一大約2V電壓差產生於 該字線與一對應位元線之間；以及 (A- Ι-b)寫入一邏輯高資料於對應至一或多於一字線 之該些記憶元內。 26.如申請專利範圍帛25項之方法，其中該步驟（μ)包括之 步驟有： (A-2-a)供應一或多於一字線，該字線係被連接至 複數個具有一高電壓之記憶元以使一大約i v電壓差產 生於該字線與一對應位元線之間；以及 (A - 2 - b) 供應一位兀線預充電電壓〇 V至該些記憶 兀以使資料儲存至該些記憶元之電容器內。 2 7 .如申請專利範圍第2 6項之方法 '其中一被供應至一位元 線之參考電壓係一電壓平均値，每一個均依據被存入於 該捕陷層內之邏輯高及邏輯低資料來決定。 2 8 ·如申請專利範圍第1 8項之方法’其中該步驟（Β )包括之步 驟有： (B - 1) 將被儲存於該捕陷層內之資料備存至該電容 器內； (Β - 2 ) 利用該通道技術效應來提升該臨界電壓；以 及 (Β-3) 使該臨界電壓飽和。 2 9·如申請專利範圍第28項之方法，其中該步驟（Β-2)包括之 步驟有： (B-2-a) 供應一大約5V之較高電壓至每一字線以使 -28- 1254313 該些電晶體導通；以及 (B-2-b)藉由供應一大約-3V之較低電壓至每一位 元線使該電容器充電。 3 0·如申請專利範圍第29項之方法’其中於該步驟（B_3)中， 該臨界電壓係被設定爲ι±ϋ·2ν ° 3 1 .如申請專利範圍第1 8項之方法，其中該步驟（D)包括之 步驟有： (D-1)使該捕陷層充電；以及 (D-2)供應一預定電壓至該晶胞板，目的係如果一 被儲存之資料係一邏輯高狀態，則利用一局部熱電洞注 入以使該捕陷層之一部份充電。 3 2.如申請專利範圍第3 1項之方法，其中該步驟（D_2)又包括 回應該晶胞板之預定電壓，藉由提升該儲存準位之一電 壓準位來供應一大約8V電壓差至該字線與一儲存節點之 間的該些步驟。 3 3.如申請專利範圍第32項之方法，其中該些步驟（D-1)及（D -2)均於一資料邏輯狀態不穩定時被重複執行1 °
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