TWI253167B - Semiconductor device and method for fabricating the same - Google Patents

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TWI253167B TW093118288A TW93118288A TWI253167B TW I253167 B TWI253167 B TW I253167B TW 093118288 A TW093118288 A TW 093118288A TW 93118288 A TW93118288 A TW 93118288A TW I253167 B TWI253167 B TW I253167B
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Description

1253167 玖、發明說明： I：發明戶斤屬之技術領域3 發明領域 本發明有關於一種半導體元件及一種用於製造該半導 5 體元件的方法，更特別地，係有關於一種與非揮發性記憶 體結合的邏輯半導體元件及其製造方法。 I[先前技術】 發明背景 與非揮發性記憶體元件結合的邏輯半導體元件形成產 10 品領域，像CPLD (複合可程式規劃邏輯元件）和FPGA (現 場可程式規劃閘極陣列），而且由於它們程式規劃能力的 特性，到目前為止由於它們的特性，程式規劃能力，已形 成大的市場。 與非揮發性記憶體結合的邏輯半導體元件，除了快閃 15 記憶體細胞之外’具有用於控制該快閃記憶體的向電壓電 晶體及供高性能邏輯電路用的低電壓電晶體被整合在相同 的半導體晶片上。該快閃記憶體細胞具有一個包括一懸浮 閘極與一控制閘極的堆疊閘極電極結構，其係與高電壓電 晶體和低電壓電晶體的单一閘極電極結構不同。據此’與 20 非揮發性記憶體結合的邏輯半導體元件具有在相同之過程 中形成該單一閘極結構與該堆疊閘極結構的獨特製造過 程。 相關習知技術係在，例如，參考文獻1 (日本公告未審 查專利申請案第2001-015753號案）及參考文獻2 (曰本公 I253l67 告未審查專利申請案第2003-243620號案）中作描述。 t發明内容J 發明概要 在邏輯半導體元件及與習知非揮發性半導體記憶體結 合的邏輯半導體元件中，氧化矽薄膜業已被廣泛地使用作 為週邊電晶體與記憶體細胞電晶體的側壁間隔材。另—方 面，在如離散快閃記憶體的半導體記憶體元件中，從氮化 薄膜此夠改進週邊電晶體之熱載體免疫性的觀點看，氮 化石夕薄膜係經常被使用。 10 15
一 「吁设性牛導體記憶體結合的邏輯半導 導體元件中之氧化彻之單層結構 之側壁間隔材之雙層=薄膜:側壁間隔 構）的使用係被研究^壁間隔材（雙側壁間隔材. 皮唧九因此當該等邏輯半導 滿足時該等非揮發性 耳件的要求; 被使用。 元件的累積技術知識〈
:::案的發明人業已從事如此之 "己憶體細胞電晶體之源 然而 材結構的認真研究並且發現與該等一…π雙側壁間隔 20 極/沒極區域的缺陷接觸係發生 本發明之目的是為 結合的邏輯半料4 /、—種與師發財導體記憶體 件具有-個能夠在沒有致=造:法，該邏輯半導體元 制輿該等記億體細糊性卿訂抑 4卵體之源極/汲極區蹲之缺 6 1253167 的結構。 根據本發明之一特徵，一種半導體元件係被提供，該 半導體元件包含：一第一電晶體，該第一電晶體係形成於 一半導體基體的第一區域内而且包括一第一閘極電極；一 5 第一側壁間隔材，該第一側壁間隔材係形成於該第一閘極 電極的側壁上而且係由一第一絕緣薄膜形成；一第二側壁 間隔材，該第二側壁間隔材係形成於該第一閘極電極之形 成有該第一側壁間隔材的側壁上而且係由一第二絕緣薄膜 形成；及一氧化薄膜，該氧化薄膜係形成在該半導體基體 10 與該第一側壁間隔材和該第二側壁間隔材之間，在該半導 體基體與該第二側壁間隔材之間之氧化薄膜的薄膜厚度係 比在該半導體基體與該第一側壁間隔材之間之氧化薄膜的 薄膜厚度薄。 根據本發明的另一特徵，一種製造半導體元件的方法 15 係被提供，該方法包含如下之步驟：形成一第一導電薄膜 於一個具有一第一區域和一第二區域的半導體基體上；把 在該第一區域内的第一導電薄膜定以圖案來在該第一區域 内形成一第一閘極電極；藉著熱氧化形成一氧化薄膜於該 半導體基體的表面和該第一閘極電極的側壁上；形成一由 20 一第一絕緣薄膜形成的第一側壁間隔材於該第一閘極電極 之形成有該氧化薄膜的側壁上；利用該第一側壁間隔材作 為光罩把形成於該半導體基體之表面上的氧化薄膜移去； 及形成一由一第二絕緣薄膜形成的第二側壁間隔材於該第 一閘極電極之形成有該氧化薄膜和該第一側壁間隔材的側 1253167 壁上。 根據本發明，在一種具有包括第一側壁間隔材和在該 第一側壁間隔材上之第二側壁間隔材之雙側壁間隔材結構 的非揮發性半導體記憶體中，在該第二側壁間隔材與該半 5 導體基體之間之氧化矽薄膜的薄膜厚度是比在該第一側壁 間隔材與該半導體基體之間之氧化矽薄膜的薄膜厚度小， 藉此在該非揮發性半導體記憶體之源極/汲極區域上的氧 化矽薄膜能夠藉著製造週邊電晶體的一般步驟和矽化步驟 的預處理來被完全移去。據此，形成矽化薄膜於非揮發性 10 半導體記憶體之源極/汲極區域上的故障能夠被防止，而缺 陷接觸能夠被抑制。 圖式簡單說明 第1圖是為本發明之一實施例之半導體元件的平面 圖，其顯示該半導體元件的結構。 15 第2和3圖是為本發明之實施例之半導體元件的概略剖 視圖，其顯示該半導體元件的結構。 第 4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、 10A-10B、11A-11B、12A-12B、13A-13B、14A- 14B、 15A-15B、16A-16B、17A-17B、18、19、20A-20D、21A-21C、 20 和22A-22C圖是為本發明之實施例之半導體元件之以製造 該半導體元件之方法之步驟之方式的剖視圖，其顯示該方 法。 第23圖是為習知半導體元件的平面圖，其顯示該習知 半導體元件的結構。 1253167 第 24A-24C、25A-25C、26A_26B、27A-27C、28A-28C、 和29A-29B圖是為習知半導體元件之以製造該習知半導體 元件之方法之步驟之方式的剖視圖，其顯示該方法。 I：實施方式2 5 較佳實施例之詳細說明 製造與非揮發性半導體記憶體結合之邏輯半導體元件 的共同方法將會配合第23至29B圖作說明。第23圖是為習知 半導體元件的平面圖，其顯示該習知半導體元件的結構。 第24A至29B圖是為該半導體元件之以製造該半導體元件 10之方法之步驟之方式的剖視圖，其顯示該方法。在第23圖 中’圖式的左邊顯不該週邊電路區域，而圖式的右邊顯示 该㊁己憶體細胞區域。在第24A至29B圖中，個別之圖式的左 邊顯示沿著在第23圖中之線A-A’的剖視圖，而個別之圖式 的右邊顯示沿著在第23圖中之線B-B，的剖視圖。 15 首先，一元件隔離薄膜302係藉著，例如，LOCOS方法 或者STI方法來被形成於一石夕基體3〇〇的表面中（第24a 圖）。在該圖式中，該元件隔離薄膜302係藉著STI方法來 被形成。 接著，摻雜劑離子係被選擇地植入到該矽基體3〇〇的週 20 邊電路區域來形成一井304。
然後，该石夕基體3〇〇被熱氧化來形成一氧化石夕薄膜3〇6 於該等由該元件隔離薄膜3〇2所界定的有源區域中（第24B 圖）。該氧化矽薄膜306是要成為在該記憶體細胞區域中的 隧道氧化薄膜。 1253167 然後，一多晶矽薄膜308係藉著，例如，CVD方法來被 沉積於該氧化矽薄膜306上。該多晶矽薄膜308是要形成一 懸浮閘極。 然後，一光阻薄膜310係藉著光刻法來被形成，而然後 5 以該光阻薄膜310作為光罩，該多晶矽薄膜308被乾蝕刻俾 可把該多晶矽薄膜308定以圖案（第24C圖）。這定以圖案 是用於把該懸浮閘極與該在字線之延伸之方向上與其相鄰 的懸浮閘極隔離。 然後，該光阻薄膜310係被移去，而然後一絕緣薄膜312 10 係被形成於該被定以圖案的多晶矽薄膜308上（第25A 圖）。該絕緣薄膜312是要成為在該懸浮閘極與該控制閘極 之間的中間層絕緣薄膜。 接著，一個覆蓋該記憶體細胞區域及曝露該週邊電路 區域的光阻薄膜係藉著光刻法來被形成，而利用該光阻薄 15 膜314作為光罩，該絕緣薄膜312、該多晶矽薄膜308和該氧 化矽薄膜306係被蝕刻俾可曝露在該週邊電路區域内的矽 基體300 (第25B圖）。 然後，該光阻薄膜314被移去，而然後該矽基體300被 熱氧化俾可形成供週邊電晶體用的閘極絕緣薄膜316於在 20 該週邊電路區域内的矽基體300上。 接著，一多晶矽薄膜318和一氮化矽薄膜320係藉著， 例如，CVD方法來被形成於整個表面上（第25C圖）。該多 晶矽薄膜318是要形成該週邊電晶體的閘極電極和該記憶 體細胞電晶體的控制閘極，而該氮化矽薄膜320是要被使用 1253167 作為供微影術用的防反射薄膜、蝕刻光罩和氧化光罩。 然後’一個具有該週邊電晶體之閘極電極及該記憶體 細胞電晶體之控制閘極之圖案的光阻薄膜322係藉著光刻 法來被形成。 5 接著，以該光阻薄膜322作為光罩，該氮化矽薄膜320 和該多晶矽薄膜318係被定以圖案俾可在該記憶體細胞區 域内分別形成由該多晶矽薄膜318形成之週邊電晶體的閘 極電極3 2 4及由該多晶矽薄膜318形成之記憶體細胞電晶體 的控制閘極326 (第26A圖）。 10 接著，該光阻薄膜322被移去，而然後一個覆蓋該週邊 電路區域及曝露該記憶體細胞區域的光阻薄膜328係被形 成（第26B圖）。 然後，以該光阻薄膜328和該氮化矽薄膜320作為光 罩，該絕緣薄膜312和該多晶矽薄膜308被定以圖案來形成 15 由該多晶矽薄膜308形成的懸浮閘極330 (第27A圖）。 接著，利用該氮化矽薄膜320作為氧化光罩，熱氧化被 執行俾可形成一氧化矽薄膜332於該閘極電極324、該控制 閘極326和該懸浮閘極330的側表面上。 然後，藉著該控制閘極326等等作為光罩，離子被選擇 20 地植入至該記憶體細胞區域内俾可於該半導體基體300中 在該控制閘極326兩側形成源極/汲極區域（第27B圖）。 接著，利用該氮化矽薄膜320作為氧化光罩，熱氧化被 再次執行俾可形成一氧化矽薄膜336在該閘極電極324、該 控制閘極326和該懸浮閘極330的側表面上（第27C圖）。 1253167 接著 個覆盍該記憶體細胞區域及曝露該週邊電路 區或勺光阻4膜338被形成，而然後，藉著該光阻薄膜338、 4閘極電極324等等作為光罩，摻雜劑離子被選擇地植入該 週邊電路區域俾可在該半導體基體3〇0中於該閘極 電極324 5兩側形成該週邊電晶體的LDD區域340 (第28A圖）。 接著 氧化$夕薄膜係藉著，例如，CVD方法來被沉 積而然後被各向異性地姓刻俾可形成由氧化石夕薄膜形成的 側壁間隔材342於該週邊電晶體之氮化矽薄膜32〇和閘極電 極324的侧壁及孩圯憶體細胞電晶體之氮化石夕薄膜Μ。和控 10制閘極326、絕緣薄膜3π與懸浮閘極33〇的側壁上（第28β 圖）。 然後，在該閘極電極324和該控制閘極326上的氮化矽 薄膜320係藉著，例如，濕姓刻來被移去。 接著，一個覆盍該記憶體細胞區域及曝露該週邊電路 15區域的光阻薄膜344被形成，而然後以該閘極電極324、該 側壁間隔材342等等作為光罩，摻雜劑離子被選擇地植入至 該週邊電路區域内俾可形成重度摻雜區域34卜因此，包括 該等LDD區域340和該等重度摻雜區域3462LDE^#構的源 極/汲極區域被形成（第29A圖）。在第23圖中，於該等控制 20閘極326之間的源極及極區域334是為源極擴散層（共同源 極線），而具有控制閘極326於其之間之彼此相鄰的源極/ 汲極區域334是為汲極擴散層。 然後，該光阻溥膜344被移去，而然後一石夕化薄膜350 係藉著一般石夕化處理來被形成於該閘極電極324、該控制閘 12 1253167 極326、該等源極/汲極區域348與該等源極/汲極區域334上 (第29B圖）。 然後，一般的多層互連線處理係跟隨在後，而與非揮 發性半導體記憶體結合的邏輯半導體元件被完成。 5 [實施例] 本發明之一實施例的半導體元件及其製造方法將會配 合第1至22C圖作說明。 第1圖是為本發明之半導體元件的晶片概念圖，其顯示 該半導體元件的結構。第2圖是為在本貫施例之半導體元件 10 中所使用之11種類型電晶體的概念剖視圖。第3圖是為本實 施例之半導體元件的概略剖視圖，其顯示該半導體元件的 結構。第4A至22C圖是為本實施例之半導體元件之以製造 該半導體元件之方法之步驟之方式的剖視圖，其顯示該方 法。 15 如在第1圖中所示，本實施例的半導體元件是為一種與 快閃記憶體結合的邏輯半導體元件而且包含一主邏輯電路 單元202、一輸入/輸出電路單元204、一快閃記憶體細胞單 元206、及一快閃記憶體細胞控制電路單元208。該輸入/輸 出電路單元204包括一個PMOS單元204P及一個NMOS單元 20 204N，而該快閃記憶體細胞控制電路單元208包括一個 PMOS單元208P及一個NMOS單元208N。 如在第2圖中所示，本實施例的半導體元件包含形成於 一在一 η-井90中之p-井78中的一快閃記憶體細胞（Flash cell)、一η-通道高電壓/低臨界電壓電晶體（N-HVLowVt) 1253167 及'一 η-通道南電壓/南臨界電壓電晶體（N-HV High Vt); 形成於一 η-井80中的一 p-通道高電壓/低臨界電壓電晶體 (P-HV Low Vt)及一 ρ-通道高電壓/高臨界電壓電晶體 (P-HV High Vt);形成在一ρ-井82中的一η-通道中間電壓電 5 晶體（N-MV) •’形成在一 η-井84中的一 ρ-通道中間電壓電 晶體（P-MV);形成在一ρ-井86中的一η-通道低電壓/高臨 ' 界電壓電晶體（N-LV High Vt)和一η-通道低電壓/低臨界 電壓電晶體（N-LVLowVt);及形成在一 η-井88中的一 ρ 一 通道低電壓/高臨界電壓電晶體（P-LV High Vt)和一ρ_通 _ 10 道低電壓/低臨界電壓電晶體（P-LVLowVt)。 該快閃記憶體細胞（Flash cell)是為堆疊式閘極結構 的快閃EPROM並且把所需的資料儲存為在懸浮閘極中的 包荷。該隧道氧化薄膜的薄膜厚度係根據電荷維持特性、 氧化薄膜的壽命等等來被獨立地決定。 15 该η-通道高電壓/低臨界電壓電晶體（NLHv L〇w Vt)、 '通道高電壓/高臨界電壓電晶體（N-HV High Vt)、該 卜通逼高電壓/低臨界電壓電晶體（p_Hv Low Vt)和該卜 φ 通逼鬲電壓/高臨界電壓電晶體（P-HV High Vt)構成該快 閃圮憶體細胞控制電路單元3〇8而且當該快閃記憶體細 ， 2〇 被士矣而士 乃匕 5貝取日守係在5V下運作且當該快閃記憶體細胞被寫入或抹 、 除時係在達到10V下運作。該快閃記憶體細胞控制電路單元 8因此需要高電壓，以致於這些電晶體之閘極絕緣薄膜 厚度是厚的。 邊&通道中間電壓電晶體（N-MV)和該p-通道中間電 14 1253167 r 1 (P MV)構成该輸入/輸出電路單元2〇4而且係在 2·5 V、J° V或其他下運作。該等2.5 V運作電晶體和該等3.3 V運作電晶體在閘極絕緣薄膜厚度、臨界電壓調整條件、及 LDD條件上是彼此不同，但不需要兩者皆安裝。通常，它 5們中之一者係被安裝。 i 4 η-通逼低電壓/高臨界電壓電晶體（n丄v扭叻 vt)忒n-通道低電壓/低臨界電壓電晶體（N-LV Low vt)忒P-通逼低電壓/高臨界電壓電晶體（P_LV High Vt) 和忒1^通逼低電壓/低臨界電壓電晶體（P-LV Low Vt)構 隹 10成该主遴輯電路單元2〇2。為了該主邏輯電路單元逝之更 咼的性能，超薄薄膜的閘極絕緣薄膜被使用在這些電晶體 中。 本實施例的半導體元件主要的特徵係在於該側壁間隔 材的結構。本實施例之半導體元件的特性將會藉著快閃記 15憶體細胞（Flash ceU)和1^-通道高電壓/低臨界電壓電晶體 (N-HVLowVt)來作說明。 弟3圖疋為该快閃§己憶體細胞（Fiash cell)與該n•通道 南電壓/低臨界電壓電晶體（N-HV Low Vt)的概略剖視 圖’其顯示它們的結構。在第3圖中，該快閃記憶體細胞 - 20 (Flash cell)被顯示在左邊，而該n-通道高電壓/低臨界電壓 · 電晶體（N-HV Low Vt)係被顯示在右邊。如在第2圖中所 示，該快閃記憶體細胞（Flash cell)和該〜通道高電壓/低 臨界電壓電晶體（N-HV Low Vt)係被形成在一個三重井 (p-井78)中，而在第3圖中’為了描述方便，該口_井78不被 15 I253l67 具示 5 10 15 20 包八、〔阿笔壓/低臨界電壓電晶體（N-HV Low Vt) 間下、個在一閘極絕緣薄膜104插置在它與一矽基體10之 2破形成於㈣基體1G上的閘極電極118、被形成於該石夕 辜 中方…亥閘極電極118兩侧的源極/汲極區域142。由一 , 薄膜形成的壁側間隔材14 4係形成於該閘極電極118 的側壁上。 另方面，該快閃記憶體細胞（Flash ceU)包含一個在 1道氧化_56油置在它與_基體10之間下被形成 :亥石夕基體10上的懸浮閘極58、一個在— 〇N〇薄膜㈣插 置在它與該懸浮閘極58之間下被形成於該懸㈣極58上的 1極兒極（控制閘極）112、及被形成於該石夕基體1〇中在該 閘極電極112兩側的源極/没極區域148。包括由氧化石夕薄膜 形成之側壁間隔材116與由氮切薄卿成之側壁間隔材 14 4之雙層結構的側壁間隔材丨4 5係被形成於㈣浮間極％ 與該閘極電極m的側壁上。—氧切薄膜115係形成在該 側壁間隔材145，與該閘極電極112、該懸浮間極58和該石夕 基體ίο之間。言亥氧化石夕薄膜115在該側壁間隔材144下面的 薄膜厚度是比在該側壁間隔材116下面的氧化石夕薄膜出薄 而且是與在該等週邊電晶體中之最厚之問極絕緣薄膜（在 本實施例中該閘極絕緣賴1G4)的薄膜厚度相同或者較 薄。 如上所述，本實施例的半導體元件特徵係在於構成該 主避輯電路單元202、該輸入/輸出電路單元2〇4及該快閃圮
16 1253167 憶體細胞控制電路208的週邊電晶體具有由氧化矽薄膜之 單層結構形成的側壁間隔材14 4，而該快閃記憶體細胞具有 由包括由氮化石夕薄膜形成之側壁間隔材116與由氧化砍薄 膜形成之側壁間隔材144之雙層結構形成的側壁間隔材，而 5 且該氧化矽薄膜115在該側壁間隔材144下面的薄膜厚度是 比該氧化矽薄膜115在該側壁間隔材116下面的薄膜厚度薄 以及是與在該等週邊電晶體中是為最厚之閘極絕緣薄膜的 薄膜厚度相同或者較薄。 如上所述，作為該快閃記憶體細胞之侧壁間隔材之雙 10 層結構之側壁間隔材的使用經常致使該快閃記憶體細胞之 源極/汲極區域的缺陷接觸。本申請案的發明人進行該缺陷 的認真研究並且發現該快閃記憶體細胞之源極/汲極區域 的缺陷接觸是因矽化薄膜在該快閃記憶體細胞之源極/汲 極區域上的缺少而起。發現的是，矽化薄膜的缺少是因在 15 作為矽化處理之預處理之蝕刻等等的步驟中無法被移去之 殘餘的氧化石夕薄膜而起。 形成於該快閃記憶體細胞之源極/汲極區域上的氧化 石夕薄膜係由殘餘的隧道氧化薄膜形成，及係由於後面之熱 氧化步驟（例如，氧化該閘極電極之側壁）的作用來被形成 20 而且通常是比該等週邊電晶體的閘極絕緣薄膜厚。據此， 當該側壁間隔材被形成時，條件被最佳化之用於形成側壁 間隔材於該等週邊電晶體之閘極電極之側壁上的蝕刻係經 常遺留氧化矽薄膜在該快閃記憶體細胞的源極/汲極區域 中。 17 1253167 另-方面’當触刻量被增加俾可完全地把在該快閃記 憶體細胞之源極/汲極區域上的氧化石夕薄膜移去時，該等週 邊電晶體’尤其是該等低電壓電晶體，其之閘極絕緣薄膜 是較薄，係過度地被曝露於钱刻大氣而經常具有被降級的 5 特性。 本實施例的半導體元件係被構築以致於如此的問題能 夠被解決。為了這㈣’該氧化石夕薄膜115的薄膜厚度在該 側壁間隔材144下面是比在該側壁間隔材116下面薄，而且 是與該等週邊電晶體之閘極絕緣薄膜的最大薄膜厚度相同 10 或者較薄。 然後，本實施例之半導體元件之以上所述的特性將會 配合與用於製造本實施例之半導體元件之方法相關的第 4A-22C圖來作說明。第4八至19圖是為本實施例之半導體元 件之以製造該半導體元件之方法之步驟之方式的剖視圖， 15其頒不該方法。第20A至22C圖是為詳述該等側壁間隔材之 形成步驟的剖視圖。該快閃記憶體細胞（Flash cell)和該n_ 通道高電壓/低臨界電壓電晶體（N4iv L〇w vt)係被形成 於一個三重井（該p-井78)，但是為了描述的方便起見，該 二重井在第20A至22C圖中係被省略，如同在第3圖中一樣。 20 在後面的描述中，該用詞”該等η-通道電晶體，，包括該 〜通道高電壓/高臨界電壓電晶體（N-Hv ffigh vt)、該η-通道1^電壓/低臨界電壓電晶體（N-HVLowVt)、該η-通道 中間電壓電晶體（N-MV)、該η-通道低電壓/高臨界電壓電 晶體（N、LV High Vt)及該η-通道低電壓/低臨界電壓電晶 18 1253167 體（N-LV Low Vt)。該用詞”該等p-通道電晶體，，包括該p-通道高電壓/高臨界電壓電晶體（P-HVHighVt)、該p-通道 高電壓/低臨界電壓電晶體（P-HVLowVt)、該p-通道中間 電壓電晶體（P-MV)、該p-通道低電壓/高臨界電壓電晶體 5 (P-LV High Vt)及該p-通道低電壓/低臨界電壓電晶體 (P-LV Low Vt)。該等η-通道電晶體經常包括該快閃記憶體 細胞（Flash cell)。 該用詞’’該等高電壓電晶體”包括該η-通道高電壓/低臨 界電壓電晶體（N-HVLowVt)、該η-通道高電壓/高臨界電 1〇 壓電晶體（N-HV High Vt)、該ρ-通道高電壓/低臨界電壓 電晶體（P-HV Low Vt)及該p-通道高電壓/高臨界電壓電 晶體（P-HVHighVt)。該用詞，，該等中間電壓電晶體，，包括 該η-通道中間電壓電晶體（n-MV)及該p-通道中間電壓電 晶體（P-MV)。該用詞，，該等低電壓電晶體，，包括該化通道 15 低電壓/高臨界電壓電晶體（N-LVHighVt)、該η-通道低電 壓/低臨界電壓電晶體（N-LV Low Vt)、該ρ-通道低電壓/ 高臨界電壓電晶體（P-LV High Vt)及該p-通道低電壓/低 臨界電壓電晶體（P-LVLowVt)。該等高電壓電晶體經常 包括該快閃記憶體細胞（Flash cell)。 20 該用詞”n-通道高電壓電晶體”包括該η-通道高電壓/低 6品界電壓電晶體（N-HV Low Vt)和該η-通道高電壓/高臨 界笔壓電晶體（N-HV High Vt)。該用詞”ρ-通道高電壓電 晶體”包括該ρ-通道高電壓/低臨界電壓電晶體（P-HV l〇w Vt)和該p-通道高電壓/高臨界電壓電晶體（p_HV High 1253167 vt)。該用詞’’該等}通道低電壓電晶體，，包括該t通道低電 壓/高臨界電壓電晶體（N_LV High Vt)和該〜通道低電壓/ 低臨界電壓電晶體（N_LVLowVt)。該用詞，，該等卜通道低 電壓電晶體”包括該p_通道低電壓/高臨界電壓電晶體 (P-LV High Vt)和該p_通道低電壓/低臨界電壓電晶體 (P-LV Low Vt) 〇 10 15 首先，一個用於界定有源區域的元件隔離薄膜22係 著，例如，sti (淺溝隔離）方法來被形成於該矽基體1〇上 (第4A圖）。首先，例如，1〇腿厚的氧化石夕薄膜係藉著熱 乳化來被形成。接著，例如，⑽謹厚的氮化石夕薄膜係藉 著CVD方法來被長成。然後，該氮切薄膜、該氧化石夕薄 膜和㈣基體10係連續地藉著微影術和乾㈣來被钱刻俾
可形成，例如，3〇〇 11]11深的凹槽 然後，該矽基體10被熱 乳化來形成—氧切薄膜於該凹槽的内部表φ上。接著， 例如，550 nm厚的氧化矽薄膜係藉著，例如，高密度 CVD方法來被長成。麸德， …、後 4虱化矽溥膜被平面化直到該 氮化石夕薄膜被曝露俾可犯Λ、^ 一 早了形成被埋臧於該凹槽中之由氧化矽 薄膜形成的元件隔離薄膜22。
20 、在第4Α®中，由該元件隔離薄膜22所界定的該等有源 區域自左起連續地是為一快閃記憶體細胞_sh _)形 成區或 ^道阿電壓/低臨界電壓電晶體（N-HV Low
Vt)形成區域、一 n—通谨古兩
題逼呵包壓/尚臨界電壓電晶體（N-HV
High Vt)形成區域、一 P-通迢问笔壓/低臨界電壓電晶體 (P-HV Low Vt)形成 F ^ 乂 ^域、一P-通道高電壓/高臨界電壓電 20 1253167 晶體（P-HVHigh Vt)形成區域、一n、s、、，山s ；^ n·通逼中間電壓電晶體 (N-MV)形成區域、_p_通道中間電壓電晶體（p_明形 成區域、一η-通道低電壓/高臨界電壓電晶體（N_LV High Vt)形成區域、ι_通道低電壓/低臨界電壓電晶體（n_lv 5 Low Vt)形成區域、一p_通道低電壓/高臨界電麼電晶體 (P-LV mgh Vt)形成區域、及一p_通道低電壓/低臨界電壓 電晶體（P-LV Low Vt)形成區域。 一然後，在形成該元件隔離薄膜22時所使用的該氮化矽 薄膜和5亥氧化石夕薄膜係被移去，而然後該石夕基體⑺被熱氧 化俾可長成-個作為，例如，1〇腿厚之犧牲氧化薄膜的氧 化矽薄膜24。 接著，一個曝露該快閃記憶體細胞（Flashcell)形成區 域和該等n_通道高電壓電晶體形成區域（N-HV High Vt， N-HV Low Vt)及覆蓋其他區域的光阻薄膜26係藉著光刻 15 法來被形成。 然後’施體離子係藉該光阻薄膜26作為光罩下被植入 俾可在該快閃記憶體細胞（Flash cell)形成區域與該等η-通這高電壓電晶體（N_HV High Vt，N-HV Low Vt)形成區 域内形成一n-型埋藏擴散層28 (第4B圖）。該n-型埋藏擴散 2〇 區域28係藉由在2 MeV加速能量與2xl013 cm々劑量的條件 下植入’例如，磷離子（P+)來被形成。 接著，該光阻薄膜26係藉著，例如，灰燼化來被移去。 然後，一個曝露該快閃記憶體細胞（Flash cell)形成區 域、該n_通道中間電壓電晶體（N-MV)形成區域、和該化 2] 1253167 通道低電壓電晶體（N_LV High Vt，N丄V L〇w Vt)形成區 域及覆蓋其他區域的光阻薄膜30係藉著光刻法來被形成。 然後，受體離子係藉著該光阻薄膜3〇作為光罩下被植 入俾可形成雜質擴散層32,34給在該快閃記憶體細胞 5 (Flash cel1)形成區域、該η-通道中間電壓電晶體（n_mv) 形成區域、和該等n-通道低電壓電晶體（N-LV扭叻％ N-LVLowVt)形成區域中的严井（第5八圖）。該等卜井的 雜貝擴政層34係藉由，例如，在420 keV加速能量與1 4χΐ〇13 cm劑畺的條件下植入石朋離子（B+)來被形成。該等井的 10雜質擴散層34係藉由，例如，在100 keV加速能量與3.6x1〇12 cm_2劑量的條件下植入硼離子來被形成。 接著，該光阻薄膜30係藉著，例如，灰燼化來被移去。 接著，一個曝露該心通道高電壓/高臨界電壓電晶體 (ϋίΥ High Vt)形成區域、該n-通道中間電壓電晶體 (N-MV)形成區域、和該等n-通道低電壓電晶體（n_lv High Vt，N-LV Low Vt)形成區域及覆蓋其他區域的光阻 薄膜36係藉著光刻法來被形成。 然後，受體離子係利用該光阻薄膜36作為光罩下被植 入俾可形成雜質擴散層40給在該]^-通道高電壓/高臨界電壓 2〇電晶體（N-HVHigh Vt)形成區域、該n-通道中間電壓電晶 體（N-VLV)形成區域、和該等^通道低電壓電晶體（N-LV Hlgh Vt，N-LV Low Vt)形成區域的ρ-井（第5Β圖）。該等 卜井的雜質擴散層40係藉由，例如，在1〇〇 keV加速能量與 4xl〇12 cma劑量的條件下植入硼離子來被形成。 1253167 接著，該光阻薄膜36係藉著，例如，灰燼化來被移去。 然後，一個曝露該等p-通道高電壓電晶體（p_HVHigh Vt，P-HV Low Vt)形成區域、該p•通道中間電壓電晶體 (P-MV)形成區域、和該等p_通道低電壓電晶體（p_LvHigh 5 Vt，P-LV Low Vt)形成區域及覆蓋其他區域的光阻薄膜仏 係藉著光刻法來被形成。 接著，利用該光阻薄膜42作為光罩，施體離子被植入 俾可形成雜質擴散層44給在該等通道高電壓電晶體 (P-HV High Vt，P-HV Low Vt)形成區域、該通道中間電 10壓黾ΘΒ體（P-MV)形成區域、和該等口_通道低電壓電晶體 (P-LV High Vt，P-LV Low Vt)形成區域中的}井（第 6A 圖）。该荨η-井的雜質擴散層44係藉由，例如，在6〇〇 keV 加速能量與1·5χ1013 cm·2劑量的條件下和在24〇 keV加速能 量與9·0χ10η cm·2劑量的條件下植入磷離子來被形成。在這 15些條件下，大約_0.2 V臨界電壓的P-通道高電壓/低臨界電壓 電晶體（P-HVLowVt)能夠被產出。 然後’该光阻薄膜42係藉著，例如，灰燼化來被移去。 接著，一個曝露該p-通道高電壓/高臨界電壓電晶體 (P-HV High Vt)形成區域、該p_通道中間電壓電晶體 2〇 (p-MV)形成區域、和該等p-通道低電壓電晶體（p_LVHigh Vt，P-LV Low Vt)形成區域及覆蓋其他區域的光阻薄膜46 係藉著光刻法來被形成。 然後，施體離子係利用該光阻薄膜46作為光罩來被植 入俾可形成用於調整臨界電壓的雜質擴散層48於該通道 23 1253167 高電壓/高臨界電壓電晶體（P-HV High Vt)形成區域中， 及一通道擋止層50於該p-通道中間電壓電晶體（P-MV)形 成區域和該等p-通道低電壓電晶體（P-LV High Vt，P-LV Low Vt)形成區域中（第6B圖）。用於調整臨界電壓的雜 5 質擴散層48和該通道擋止層50係藉由，例如，在240 keV加 速能量與3.6x1012 cnf2劑量的條件下植入碟離子來被形 成。在這些條件下，大約-0.6 V臨界電壓的p-通道高電壓/ 高臨界電壓電晶體（P-HVHighVt)能夠被產出。 然後，該光阻薄膜46係藉著，例如，灰燼化來被移去。 10 接著，一個曝露該快閃記憶體（Flash cell)形成區域及 覆蓋其他區域的光阻薄膜52係藉著光刻法來被形成。 接著，受體離子係利用該光阻薄膜52作為光罩來被植 入俾可形成用於調整臨界電壓的雜質擴散層54於該快閃記 憶體細胞（Flash cell)形成區域内（第7A圖）。用於調整臨 15 界電壓的雜質擴散層54係藉由，例如，在40 keV加速能量 與6xl013 cnf2劑量的條件下植入硼離子來被形成。 然後，該光阻薄膜52係藉著，例如，灰燼化來被移去。 接著，作為犧牲氧化薄膜的該氧化矽薄膜24係藉著氫 氟酸水溶液來被移去（第7B圖）。 20 然後，例如，900 - 1050 °C的熱氧化係被執行30分鐘 俾可形成10 nm厚的隧道氧化薄膜56於該等有源區域上。 接著，例如，90 nm厚的多晶石夕薄膜係藉著，例如，CVD 方法來被形成於該隧道氧化薄膜56上。 然後，該多晶矽薄膜係藉著光刻法和乾蝕刻來被定以 1253167 圖木俾可於該快閃記憶體細胞（Flash cell)形成區域内形 成由Π亥夕晶石夕薄膜形成的懸浮閘極58。 广接著，例如，5 nm厚的氧化矽薄膜和，例如，8 _厚 勺氮化矽溥膜係藉著，例如，CVD方法來被形成於該於其 上开^成有懸浮閘極58的隧道氧化薄膜56上。然後，該氮化 夕4月果的表面係在95〇 下被熱氧化9〇分鐘俾可長成大約 6 _厚的氧化石夕薄膜。因此，具氧化石夕薄膜/氮化石夕薄膜/ 氧化矽薄膜結構的〇N0薄膜60係被形成（第8A圖）。 然後，一個曝露該η_通道低電壓/高臨界電壓電晶體 1〇 (N-LV扭叻Vt)形成區域及覆蓋其他區域的光阻薄膜川係 藉著光刻法來被形成。 然後，受體離子係利用該光阻薄膜7〇作為光罩來被植 入俾可形成用於調整臨界電壓的雜質擴散層72於該n_通道 低電壓/高臨界電壓電晶體（队LV ffigh Vt)形成區域内 I5 (第8B圖）。用於調整臨界電壓的雜質擴散層π係藉著，例 如，在15 keV加速能量與7xl〇i2 cm·2劑量的條件下植入硼離 子來被形成，而大約+〇·2 V臨界電壓係被得到。 接著，該光阻薄膜70係藉著，例如，灰燼化來被移去。 接著’一個曝露該p_通道低電壓/高臨界電壓電晶體 20 (P-LV H!gh Vt)形成區域及覆蓋其他區域的光阻薄膜74係 藉著光刻法來被形成。 然後’施體離子係利用該光阻薄膜74作為光罩來被植 入俾可形成用於調整臨界電壓的雜質擴散層76於該p_通道 低電壓/高臨界電壓電晶體（P_LV High Vt)形成區域内 1253167 (第9A圖）。用於调整臨界電壓的雜質擴散層％係藉由，例 如在150 keV加速此$與&1〇12 cm-2劑量的條件下植入砷 離子來被形成，而大約-0.2 v臨界電壓係被得到。 接著，該光阻薄膜74係藉著，例如，灰燼化來被移去。 5 接著，一個曝露該n-通道中間電壓電晶體（N-MV)形 成區域及覆盍其他區域的光阻薄膜62係藉著光刻法來被形 成。 然後，受體離子係利用該光阻薄膜62作為光罩來被植 入俾可形成用於調整臨界電壓的雜質擴散層64於該卜通道 % 10中間電壓電晶體（N-MV)形成區域内（第_)。用於調 整臨界電壓的雜質擴散層64係藉由，例如，在％㈣加速 能量與心，^劑量的條件下植入石朋離子來被形成，而 大約+0.3〜+0.4 V臨界電壓係被得到。 然後，該光阻薄膜62係藉著，例如，灰爐化來被移去。 15 接著，一個曝露該P-通道中間電壓電晶體(P-MV)形 成區域及覆蓋其他區域的光阻薄膜66係藉著光刻法來被形 成。 ⑩ 然後’利㈣光阻薄祕作為料，施麟子被植入 俾可形成用於調整臨界電壓的雜質擴散層⑹於該p_通道中 * 2〇間電壓電晶體（P-MV)形成區域内（第ι〇Α圖）。用於調整 - 臨界電壓的雜質擴散層68係藉由，例如，在15〇_加速能 量與2XU)〗2 ^劑量的條件下植入坤（As+)離子來被形 成’而大約-0.3〜-0.4 V臨界電壓係被得到。 然後’該総薄膜66係藉著，例如，灰爐化來被移去。 26 1253167 因此，該包括該等p-井之雜質擴散層32,34,40和用於調 整臨界電壓之雜質擴散層54且被形成於該快閃記憶體細胞 (Flash cell)形成區域和該等η-通道高電壓電晶體（N-HV Low Vt，N-HVHigh Vt)形成區域中的ρ-井78 ;該包括η-井 5 之雜質擴散層44,48和用於調整臨界電壓之雜質擴散層58 且被形成於該等Ρ-通道高電壓電晶體（P-HVLow Vt，P-HV High Vt)形成區域中的η-井80 ;該包括p-井之雜質擴散層 32,40且被形成於該η-通道中間電壓電晶體（N-MV)形成 區域中的ρ-井82 ;該包括η-井之雜質擴散層44、該通道擋止 10 層50和用於調整臨界電壓之雜質擴散層68且被形成於該ρ-通道中間電壓電晶體（P-MV)形成區域中的η-井84 ;該包 括ρ-井之雜質擴散層32,34,40和用於調整臨界電壓之雜質 擴散層72且被形成於該等η-通道低電壓電晶體（N-LV High Vt，N-LV Low Vt)形成區域中的p-井86;及該包括η-井之雜 15 質擴散層44、該通道擋止層50和用於調整臨界電壓之雜質 擴散層76且被形成於該等ρ-通道低電壓電晶體（P-LV High Vt5 P-LV Low Vt)形成區域中的η-井88係被形成。該η-井80 不僅作用如η-型埋藏擴散層28且亦作用如包圍該ρ-井78的 η-井90。即，該ρ-井78是為一個形成於該η-井90中的雙重井 20 (見第10Α圖）。 然後，一個覆蓋該快閃記憶體細胞（Flash cell)形成區 域並且曝露其他區域的光阻薄膜92係藉著光刻法來被形 成。 接著，利用該光阻薄膜92作為光罩，該ΟΝΟ薄膜60係 1253167 —曰者例女乾钱刻來被姓刻，而除了在該快閃記憶體細 胞（Flash cell)形成區域之外的όνο薄膜係被移去。 然後’除了在該快閃記憶體細胞（FlashceU)形成區域 之外的隧逼氧化薄膜56係以該光阻薄膜92作為光罩利用， 例如，氫氟酸水溶液藉著濕蝕刻來被蝕刻（第1〇B圖）。 接著，忒光阻薄膜92係藉著，例如，灰燼化來被移去。 然後，熱氧化係在850它下被執行俾可形成12nm厚的 氧化矽薄膜94於該等有源區域上。 10 15 20
接著，一個覆蓋該快閃記憶體細胞（nashceU)形成區 域和該等高電壓電晶體（N_HV L〇w Vt，n_hv mgh %， P-HV Low Vt，P-Hv vt)形成區域並且曝露其他區域 的光阻薄膜96係藉著光刻法來被形成。 接著，該氧切_94係㈣光阻薄祕作為光罩: 用，例如，氫氟酸水溶液藉著濕乾刻來被_俾可把^
等中間電壓電晶體（Ν·Μν，Ρ·Μν)形成區域和該等低電) 電晶體（N-LV Low Vt，N_LV ffigh ρ丄v 凡 p_L
High Vt)形成區域中的氧化矽薄膜％移去（第μ圖）。 接著，該光阻薄膜96係藉著，例如，灰燼化來被移去 然後，熱氧化係在，例如，85G t下被執行俾可形成 麵厚的氧切薄膜98在該等中間電壓電晶體（麟 P-MV)形成區域和該等低電壓電晶體队LVL〇w V N-LV Hlgh Vt，P-LV Low Vt，p_LV % 形成區侧 源區域上。在賴氧化步财，該氧切薄㈣的薄㈣ 度係被增加。 28 1253167 接著，一個覆蓋該快閃記憶體細胞（Flashcell)形成區 域、該等高電壓電晶體（N-HV Low Vt，N_HV ffigh vt， P-HV Low Vt，P-HV High Vt)形成區域和該等中間電壓電 晶體（N-MV，P撕）形成區域並且曝露該等低電壓電晶體 ， 5 (N-LV Low Vt5 N-LV High Vt? P-LV Low Vt5 P.LV High Vt) 形成區域的光阻薄膜100係藉著光刻法來被形成。 - 接著，忒氧化矽薄膜98係以該光阻薄膜1〇〇作為光罩利 用，例如，氫氟酸水溶液藉著濕乾刻來被蝕刻俾可把在該 等低電壓電晶體（N-LV Low Vt，N-LV High Vt，P-LV Low 參 10 Vt，P-LV High Vt)形成區域中的氧化石夕薄膜98移去（第 11B圖）。 接著孩光阻薄膜1〇〇係藉著，例如，灰燼化來被移去。 然後，熱氧化係在，例如，850艺下被執行俾可形成 由2.2 nm厚之氧化矽薄膜形成的閘極絕緣薄膜於該等 15低電壓電晶體（n_lv L〇w %，N_LV扭幼p_Lv l⑽九 P LV High Vt)形成區域的有源區域上。在這熱氧化步驟 中’該等氧化吩薄膜94,98的薄膜厚度亦被增加。在該等高 · 電壓電晶體（N_HV Low Vt5 N-HV High Vt，P-HV Low Vt， PHV High Vt)形成區域中，1611111總薄膜厚度的閘極絕緣 20薄膜104係被形成，而7·5 _總薄膜厚度的問極絕緣薄膜 ， 106係被形成在該等中間電壓電晶體（n_mv，形成 區域中（第12A圖）。 然後’例如，180 _厚的多晶矽薄膜108係藉著CVD方 法來被長成。 29 1253167 方、、==1Γ_厚的氮切薄膜別賴電聚㈣ 作用35 M_G8上。該氮㈣薄咖係 ==1面之多晶物108定以圖案時的侧 、防厚膜而且亦係作用來在氧化該快閃細胞之閘 極電極的魏面時倾該料電路部份㈣極電極， 會在稍後作描述。 /' >然後，在該快閃記憶體細胞（Flashceii)形成區域中 氮化^薄膜UG、多晶秒薄膜⑽、ΟΝΟ薄膜6〇和懸浮閘; 10
=係藉著光刻法和乾_來被定關案俾可形成由多晶, 薄膜1〇8形成之快閃記憶體細豸（Flash cell)的閘極電; 112等等（第12B圖）。 。後相田方、大約1〇 11111厚的熱氧化係被執行俾可形成 乳化秒薄膜113a於該快閃記憶體細胞（Flash之懸浮
閘極58和閘極電極112的側壁上及形成氧化石夕薄膜113b在 15該等有源區域上。由於在該等有源區域上的殘餘隧道氧化 薄膜56 ’在該等有源區域上之氧化石夕薄膜113b的薄膜厚度 疋比貫際之氧化厚度的厚度大（第2〇A圖）。 接著，利用該閘極電極112作為光罩，離子係被植入俾 可形成該等源極/汲極區域丨14於該矽基體1〇中在該閘極電 20極112兩側（第圖）。該等源極/;及極區域114係藉由，例 如，在50 keV加速能量與6·〇χΐ〇】4 cmT2劑量的條件下植入石申 離子來被形成。 在該等有源區域上的矽氧化薄膜113b係作用如該矽基 體10的保護薄膜。該殘餘隧道氧化薄膜56可以存在於該等 30 1253167 有源區域上，但是該殘餘隧道氧化薄膜56的薄膜厚度不是 均稱的。該碎基體10可能被曝露。該氧化秒薄膜ll3b係藉 著頜外的氧化來被形成，藉此该離子植入在該矽基體10被 覆蓋下能夠在沒有故障下被執行。 然後，相當於大約9.5 nm厚的熱氧化係再次被執行俾 可形成氧化矽薄膜115a於該快閃記憶體細胞（Fksh cdi) 之懸浮閘極58和閘極電極112的側壁上及形成氧化㈣膜 U5b於該等有源區域上（第20C圖）。 10 15 該等氧化石夕薄膜係在第2〇A和2〇c圖的步驟 中被形成於該閘極電極112和該懸浮閘極58的側壁上俾可 改進該快閃記憶體細胞（Flashcell)的電荷維持特性。 接著，例如，H5 nm厚的氮化石夕薄膜U6a係藉著，例 如’熱CVD方法來被沉積於該整個表面上（第細圖）。 然後’錢切薄前_錢切薄膜丨_被後钮 刻俾可形成由賴切_116a形成的側㈣隔材ιι6於 ，閘極電極U2的側壁上（第21A圖）。這時，該等氮化石夕 薄膜116a，ll〇係以—個高選擇速率來被刻（例如，一個對 該氧化碎薄膜之2G —環選擇速率）。藉由使用該高選擇 速率，該氧切_115不被大量似彳，藉此在糾極電極 112與遠側壁間隔材工i 6之間之—空穴的形成係能夠被防 止 的熱氧化薄膜 接著藉著使用，例如，氫氟酸水溶液的濕餘刻，該 氧化石夕薄膜115係被飿刻到為在該石夕基體上之大約6證厚 這蝕刻在該氧化矽薄膜115]3上之側壁間隔 20 1253167 材116的末端形成一個對應於蝕刻量的階梯（第21B圖）。 在這蝕刻中，蝕刻量係被決定以致於該殘餘氧化矽薄 膜115具有一個比該週邊電晶體之最厚之閘極絕緣薄膜 (在本實施例中，16 nm厚的閘極絕緣薄膜104)之薄膜厚度 5 相同或者較薄的厚度。如此設定該姓刻量的原因將會在稍 後作描述。 當該氧化矽薄膜115被蝕刻時，一空六被形成在該閘極 電極112與該侧壁間隔材116之間。深的空穴係有會影響該 快閃記憶體細胞（Flash cell)之特性的風險。該氧化矽薄膜 10 115之過度的蝕刻量不是合意的。最好的是，即使顧及該氧 化矽薄膜115b之厚度的波動，該氧化矽薄膜之蝕刻量的上 限係被設定在一個允許該殘餘薄膜具有一個比該週邊電晶 體中之最厚之閘極絕緣薄膜之薄膜厚度薄之薄膜厚度的最 低限度蝕刻量。 15 本申請案的發明人調查研究在該等有源區域上之氧化 矽薄膜115的厚度。該薄膜厚度是為大約20 nm。當該氧化 石夕薄膜115被#刻6 nm時，該殘餘薄膜是為14 nm，而且能 夠比在週邊電晶體中之最厚的閘極絕緣薄膜104 (16 nm厚) 薄。即使在該氧化矽薄膜115b的薄膜厚度是不均稱地變厚 20 10%時，該殘餘薄膜是為16 nm，其是實質上與該閘極絕緣 薄膜104的薄膜厚度相同。 最好的是，該氧化矽薄膜115係藉著濕蝕刻來被蝕刻。 當該閘極電極112和該多晶矽薄膜108被曝露於過度的乾蝕 刻時，該等表面係有會變粗糙的風險。有鑑於這，濕蝕刻 1253167 是較理想的。 然後，在該等高電壓電晶體（N-HV Low Vt5 N-HV High Vt，P-HV Low Vt，P-HV High Vt)形成區域、該等中間 電壓電晶體（N-MV，P-MV)形成區域和該等低電壓電晶體 5 (N-LV Low Vt? N-LV High Vt? P-LV Low Vt? P-LV High Vt) 形成區域中的多晶矽薄膜108係藉著光刻法和乾蝕刻來被 定以圖案俾可形成由該多晶石夕薄膜1 〇8形成的閘極電極Η § (第13Α圖，第21C圖）。 然後，一個曝露該等ρ-通道低電壓電晶體（P—LV Low 10 Vt，P-LV High Vt)形成區域及覆蓋其他區域的光阻薄膜 120係藉著光刻法來被形成。 接著，利用該光阻薄膜120作為光罩，離子被植入俾可 形成該p-通道低電壓/高臨界電壓電晶體（p_LV High Vt) 和該p-通道低電壓/低臨界電壓電晶體（p-LV L〇w Vt)之 15 源極/汲極區域的延伸部122 (第13B圖）。具有口袋區域的 延伸部122係藉著，例如，在4個向該基體之法線傾斜28度 之方向上於0.5 keV加速能量與3·6χ1014 cm·2劑量下植入硼 離子及在80 keV加速能量與6·5χ1012 cm·2劑量下植入砷離 子來被形成。 20 接著，該光阻薄膜120係藉著，例如，灰燼化來被移去。 然後，一個曝露該等η-通道低電壓電晶體（N_LV Low Vt，M-LV High Vt)形成區域及覆蓋其他區域的光阻薄膜 124係藉著光刻法來被形成。 然後’離子係利用該光阻薄膜]24作為光罩來被植入俾 1253167 可形成該η-通道低電壓/高臨界電壓電晶體（N_LV High vt) 和該η-通道低電壓/低臨界電壓電晶體（N_LV L〇w Vt)之 源極Λ及極區域的延伸部126 (第14A圖）。具有口袋區域的 延伸部126係藉由，例如，在4個向該基體之法線傾斜28度 5之方向上於3 keV加速能量與ΐ.ΐχίο13 cm·2劑量下植入神離 子及在35 keV加速能量與9·5χ1012 cm·2劑量下植入氟化硼 離子（BF2+)來被形成。 接著，該光阻薄膜124係藉著灰燼化來被移去。 接著，一個曝露該P-通道中間電壓電晶體（p_Mv)形 10成區域及覆蓋其他區域的光阻薄膜128係藉著光刻法來被 形成。 然後，利用該光阻薄膜128作為光罩，受體離子被植入 來形成該P-通道中間電壓電晶體（p_MV)之源極/汲極區 域的延伸部13〇(第14B圖）。該等延伸部13〇係藉由，例如， 在10 keV加速能量與7xi〇n cm·2劑量的條件下植入氟化硼 離子來被形成。 接著，該光阻薄膜128係藉著，例如，灰燼化來被移去。 然後，一個曝露該η-通道中間電壓電晶體（N_MV)形 成區域及覆蓋其他區域的光阻薄膜132係藉著光刻法來被 20 形成。 接著，利用該光阻薄膜132作為光罩，施體離子被植入 來形成該η-通道中間電壓電晶體（N_MV)之源極/沒極區 或的延伸)4 (第1认圖）。該等延伸部丨34係藉由，例如， 在加速自b蓋與2x]0 cm “劑量的條件下植入神離子 34 1253167 及在10 keV加速能量與3xl〇13 cm/2劑量的條件下植入填離 子來被形成。 然後，該光阻薄膜132係藉著，例如，灰燼化來被移去。 接著，一個曝露該等p-通道高電壓電晶體（p_HV Low 5 Vt，P-HV High Vt)形成區域及覆蓋其他區域的光阻薄膜 136係藉著光刻法來被形成。 然後，利用該光阻薄膜136作為光罩，受體離子被植入 來形成該p-通道高電壓/低臨界電壓電晶體（P-HV Low Vt) 形成區域和該p-通道高電壓/高臨界電壓電晶體（p_HV 10 High Vt)形成區域之源極/汲極區域的延伸部138 (第15B 圖）。該等延伸部138係藉由，例如，在80 keV加速能量與 4·5χ1013 cm_2劑量的條件下植入氟化硼離子來被形成。 接著，該光阻薄膜136係藉著，例如，灰燼化來被移去。 接著，一個曝露該等η-通道高電壓電晶體（N-HV Low 15 Vt，N-Hv High Vt)形成區域及覆蓋其他區域的光阻薄膜 M0係藉著光刻法來被形成。 然後，利用該光阻薄膜140作為光罩，施體離子被植入 來形成5亥n-通道南電壓/低臨界電壓電晶體（N-HV Low VtJ 和該η-通道高電壓/高臨界電壓電晶體（N-HV High Vt)之 20 源極/沒極區域的延伸部142 (第16A圖）。該等延伸部142係 藉由’例如，在3 5 keV加速能量與4x 1013 cm·2劑量的條件下 植入磷離子來被形成。 然後，例如，100 nm厚的氧化石夕薄膜144a係藉著，例 如’熱CVD方法來被沉積於該整個表面上（第22B圖）。 1253167 然後’該氧化石夕薄膜14如被後餘刻來形成由該氧化矽 薄膜144a形成的側壁間隔材144於該閑極電極ιι2和該懸浮 間極58的側壁部份上及在該等閘極電極ιΐ8的側壁上。因 此’由該氧化㈣膜形成之單層結構的側壁間隔材144係被 5形成於該等週邊電晶體之閘極電極118的側壁上，而由氣化 石夕薄膜形成之側壁間隔材116與由氧切薄膜形成之㈣ ' 間隔材144之雙層結構的側壁間隔材145係被形成於該快閃 圯體細胞之懸浮閘極58和閘極電極112的側壁上（第22C 圖）。 _ 10 這日^，在该週邊電路區域中，與氧化矽薄膜144a被蝕 刻同4地，5亥氧化石夕薄膜115亦被姓刻。在第2ib圖之♦虫刻 步驟中，在未由該側壁間隔材145所覆蓋之區域中之氧化矽 薄膜115的薄膜厚度是與在該週邊電晶體中之最厚之閘極 絕緣薄膜之薄膜厚度相同或者比較薄。據此，在該週邊電 15 路區域中之直到在該未由側壁間隔材所覆蓋之區域中的有 源區域被曝路為止的餘刻曝露在該記憶體細胞區域中之該 未由侧壁間隔材145所覆蓋之區域中的有源區域。 ® 換句話說，在形成該週邊電晶體之側壁間隔材所必須 之最低限度蝕刻量的蝕刻能夠形成在該記憶體細胞區域中 20的側壁間隔材145並且曝露在該未由側壁間隔材145所覆蓋 - 之區域中的有源區域。即，本實施例之用於製造半導體元 件的方法執行第21B的蝕刻步驟，藉此該有源區域係被防止 被過度地曝露於姓刻大氣，而據此，該週邊電晶體的特性 降級能夠被防止。 36 1253167 然後，一個曝露該等p-通道電晶體（P4iv L〇w vt， P-HV High Vt，P-LV Low Vt，P-LV High Vt)形成區域及覆 蓋其他區域的光阻薄膜150係藉著光刻法來被形成。 然後，利用4光阻薄膜15 〇作為光罩，受體離子被植入 5來形成在δ亥專P-通道電晶體（P-HV Low Vt5 P-HV High Vt， P-LVLow Vt，P-LVHigh Vt)中的源極/沒極區域152。與其 同時地’該等p-通道電晶體（p_HV Low Vt，P-HV High Vt， P-LV Low Vt，P-LV High Vt)的閘極電極118係藉著這離子 植入步驟來被摻雜有p-型。該等源極/汲極區域152係藉著， 10例如，在5 keV加速能量與4xl〇15 cm·2劑量的條件下植入硼 離子來被形成。 然後，該光阻薄膜140係藉著，例如，灰燼化來被移去。 然後，一個曝露該快閃記憶體細胞（Flash cell)形成區 域和該等η-通道電晶體（N-HV Low Vt，N-HV High Vt， 15 N-LV Low Vt，N-LV High Vt)形成區域及覆蓋其他區域的 光阻薄膜146係藉著光刻法來被形成。
然後，利用該光阻薄膜146作為光罩，施體離子被植入 來形成該快閃記憶體細胞（Flash cell)和該等η-通道電晶 體（N-HV Low Vt，N-HV High Vt，N-LV Low Vt，N-LV 20 High Vt)的源極/汲極區域148 (第17A圖）。與其同時地， 該快閃記憶體細胞（Flash cell)的閘極電極112和該等η-通 道電晶體（N-HV Low Vt，N-HV High Vt，N-LV Low Vt， N-LV High Vt)的閘極電極118係藉著這離子植入步驟來被 摻雜有η-型。該等源極/汲極區域148係藉由，例如，在10 keV 1253167 力速月匕里與6 X 1〇b cm-2劑量的條件下植入石舞離子來被形 成。 接著及光阻薄膜146係藉著，例如，灰燼化來被移去。 。、…'後°亥等閘極電極1 u，118的表面和該等源極/沒極區 5 ,的表面係藉著眾所周知的矽化過程來被選擇地 ^俾可形切化於該等閘極電極112,118和該等 源極/汲極區域148，152上 在該等有源區域上^ 。例如，首先，餘留 來被移去。技/ 切薄膜115等等係藉著濕預處理 孓破私去。接者，—個鈷 10 膜係被沉積在該整個表）缚膜和一個氮化鈦（™)薄 等閘極電極112 118# ^面上。然後’藉著迅速熱處理，該 15 在那裡石夕係被曝露，沒極區域148，152的表面， 膜於這些區域上。然後，忠擇地石夕化俾可形成一石夕化钻薄 鈦薄膜係被移去。接著依然未反應的雜薄膜和該氮化 薄膜變成電阻較低。因此再次藉由迅速熱處理，該石夕化銘 153係被形成。 ’由魏_則彡·魏薄膜 因此，十一種類型⑥ 上 、氣日日體係如此被完成在該石夕基體 然後，該絕緣薄膜〗s 2〇晶體的石夕基體10上，而^形成於該於其上形成有該等電 連線麟等係被形成接觸孔156、電極插塞158、互 (第關）。 ㈡此，-第-金屬互連線層被完成 然後，該絕緣薄模的長成、該等互連線層的形成等等 係被重覆俾藉此形成一個目 寺寺 U具所要求之層數目的多層互連線 38 1253167 層162於該絕緣層154上。 接著，該絕緣薄膜164係被長成於該多層互連線層162 上，而然後該等接觸孔166、該等電極插塞168、該等互連 線170、該等焊墊電極172等等係被形成。因此，達到該最 5 上面金屬互連線層的該等層係被完成。 然後，一鈍化層174係被形成於該在其上形成有該互連 線層170、該等焊墊電極172等等的絕緣薄膜164上，而該半 導體元件係被完成（第19圖）。 如上所述，根據本實施例，該等側壁間隔材116係被形 10 成，而然後在該等側壁間隔材114被形成之前，移去該氧化 矽薄膜115之一部份的步驟係被執行俾可藉此使在該等側 壁間隔材144下面之氧化矽薄膜115的薄膜厚度比在該等側 壁間隔材116下面之氧化矽薄膜115的薄膜厚度薄，藉此在 該等源極/汲極區域148上的氧化矽薄膜115能夠藉著製造 15 週邊電晶體的一般步驟及矽化步驟的預處理來被完全地移 去。據此，形成矽化薄膜153於該等源極/汲極區域148上的 故障係被防止，藉此缺陷接觸能夠被抑制。 在形成該週邊電晶體的側壁間隔材144時，不需要根據 該氧化石夕薄膜115的薄膜厚度來增加I虫刻量。據此，該週邊 20 電路形成區域係被防止被過度地曝露於蝕刻大氣，藉此該 週邊電晶體的可靠度下降能夠被抑制。 特別地，在氧化該快閃記憶體細胞之閘極電極的側壁 俾藉此改進電荷維持特性上，如同在本實施例中一樣，在 該等有源區域上的氧化矽薄膜115是厚的，而它是非常有效 1253167 於移去該氧化矽薄膜115的一部份。 [變化實施例] 本發明不受限於以上所述的實施例而是能夠涵蓋其他 的變化。 5 例如，在以上所述的實施例中，本發明的半導體元件 及其製造方法業已憑藉與快閃記憶體結合的F P G A來作說 明。然而，本發明的半導體元件並非本質上被應用於 FPGA。本發明是可廣泛地應用於具有快閃記憶體細胞之雙 層結構之側壁間隔材和週邊電晶體之單層結構之側壁間隔 10 材的半導體元件。 在以上所述的實施例中，與快閃記憶體結合的半導體 元件係由11種類型的電晶體形成’然而電晶體的數目並不 受限於11個。安裝於該半導體元件上之電晶體的種類能夠 根據應用來被增加或減少。要被形成的電路能夠是各式各 15 樣的。 【圖式簡單說明】 第1圖是為本發明之一實施例之半導體元件的平面 圖，其顯示該半導體元件的結構。 第2和3圖是為本發明之實施例之半導體元件的概略剖 20 視圖，其顯示該半導體元件的結構。 第 4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、 10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、 15A-15B、16A-16B、17A-17B、18、19、20A-20D、21A-21C、 和22A-22C圖是為本發明之實施例之半導體元件之以製造 1253167 該半導體元件之方法之步驟之方式的剖視圖’其顯不该方 法。 第23圖是為習知半導體元件的平面圖，其顯示該習知 半導體元件的結構。 5 第 24A-24C、25A-25C、26A-26B、27A-27C、28A-28C、 和29A-29B圖是為習知半導體元件之以製造該習知半導體 元件之方法之步驟之方式的剖視圖，其顯示該方法。 【圖式之主要元件代表符號表】 10 $夕基體 22 元件隔離薄膜 24 氧化矽薄膜 26 光阻薄膜 28 η-型埋藏擴散層 30 光阻薄膜 32 雜質擴散層 34 雜質擴散層 36 光阻薄膜 40 雜質擴散層 42 光阻薄膜 44 雜質擴散層 46 光阻薄膜 48 雜質擴散層 50 通道擋止層 52 光阻薄膜 54 雜質擴散層 56 隧道氧化薄膜 58 懸浮閘極 60 ΟΝΟ薄膜 62 光阻薄膜 64 雜質擴散層 66 光阻薄膜 68 雜質擴散層 70 光阻薄膜 72 雜質擴散層 74 光阻薄膜 76 雜質擴散層 78 ρ-井 80 η-井 82 井 84 井
41 井 88 11-井 n-井 92 光阻薄膜 氧化矽薄膜 96 光阻薄膜 氧化矽薄膜 100 光阻薄膜 閘極絕緣薄膜 104 閘極絕緣薄膜 閘極絕緣薄膜 108 多晶矽薄膜 氮化石夕薄膜 112 閘極電極 氧化矽薄膜 113b 氧化石夕薄膜 源極/汲極區域 115 氧化矽薄膜 氧化石夕薄膜 115b 氧化矽薄膜 側壁間隔材 116a 氮化矽薄膜 閘極電極 120 光阻薄膜 延伸部 124 光阻薄膜 延伸部 128 光阻薄膜 延伸部 132 光阻薄膜 延伸部 136 光阻薄膜 延伸部 140 光阻薄膜 延伸部 144 側壁間隔材 氧化矽薄膜 145 側壁間隔材 光阻薄膜 148 源極/没極區域 光阻薄膜 152 源極/;及極區域 石夕化薄膜 154 絕緣薄膜 接觸孔 158 電極插塞 互連線 162 多層互連線層 42 1253167 164 絕緣薄膜 166 接觸孔 168 電極插塞 170 互連線 172 焊墊電極 174 鈍化薄膜 202 主邏輯電路單元 204 輸入/輸出電路單元 206 快閃記憶體細胞單元 208 快閃記憶體細胞控制電路單元 204P PMOS單元 204N NMOS單元 208P PMOS單元 208N NMOS單元 300 矽基體 302 元件隔離薄膜 304 細胞 306 氧化矽薄膜 308 多晶石夕薄膜 310 光阻薄膜 312 絕緣薄膜 314 光阻薄膜 316 閘極絕緣薄膜 318 多晶碎薄膜 320 氮化矽薄膜 322 光阻薄膜 324 閘極電極 326 控制閘極 328 光阻薄膜 330 懸浮閘極 332 氧化矽薄膜 334 源極/汲極區域 336 氧化矽薄膜 338 光阻薄膜 340 LDD區域 342 側壁間隔材 344 光阻薄膜 346 重度摻雜區域 348 源極/汲極區域 350 石夕化薄膜 Flash cell 快閃記憶體細胞
N-HV Low Vt n-通道高電壓/低臨界電壓電晶體 N-HVHighVt η-通道高電壓/高臨界電壓電晶體 43 1253167 P-HV Low Vt p-通道高電壓/低臨界電壓電晶體 P-HV High Vt p-通道高電壓/高臨界電壓電晶體 N-MV η-通道中間電壓電晶體 N-LV Low Vt P-LV High Vt P-LV Low Vt P-MV ρ-通道中間電壓電晶體 N-LV High Vt η-通道低電壓/高臨界電壓電晶體 η-通道低電壓/低臨界電壓電晶體 Ρ-通道低電壓/高臨界電壓電晶體 ρ-通道低電壓/高臨界電壓電晶體
44

Claims (1)

1253167 拾、申請專利範圍： 1.一種半導體元件，包含： 一第一電晶體，該第一電晶體係形成於一半導體基體 的第一區域中而且包括一第一閘極電極； 5 一第一側壁間隔材，該第一側壁間隔材係形成於該第 一閘極電極的側壁上而且係由一第一絕緣薄膜形成； 一第二側壁間隔材，該第二側壁間隔材係形成於該在 其上係形成有該第一側壁間隔材之第一閘極電極的側壁 上而且係由一第二絕緣薄膜形成；及 10 —氧化薄膜，該氧化薄膜係形成於該半導體基體與該 第一側壁間隔材和該第二側壁間隔材之間，在該半導體 基體與該第二側壁間隔材之間之氧化薄膜的薄膜厚度是 比在該半導體基體與該第一側壁間隔材之間之氧化薄膜 的薄膜厚度薄。 15 2.如申請專利範圍第1項所述之半導體元件，更包含： 一第二電晶體，該第二電晶體係形成於該半導體基體 的第二區域中而且包括一第二閘極電極；及 一第三側壁間隔材，該第三側壁間隔材係形成於該第 二閘極電極的側壁上而且係由該第二絕緣薄膜形成。 20 3.如申請專利範圍第2項所述之半導體元件，其中 在該半導體基體與該第二側壁間隔材之間之氧化薄 膜的薄膜厚度是比該第二電晶體之閘極絕緣薄膜的薄膜 厚度薄。 4.如申請專利範圍第1項所述之半導體元件，其中 45 1253167 10 15 20 该弟一閘極電極具有一個包括—縣 間極的堆疊式間極結構。 ^ 3極與—控制 5. 如申請專利範圍第i項所述之半導體元件，其中 該氧化薄膜係延伸在該第、 材之間。 亥弟—側壁間隔 6. 如申請專利制第丨項所述之半導體元件，並中 θ、該第-絕緣薄膜是為氮切薄膜，而該第二〜 疋為氧化石夕薄膜。 、、、巴、、彖/專膜 -種用於製造半導體元件的方法，包含如下之 形成一第—導電薄模於_個具有 '· 二區域的半導體基體上； 區或和一第 把找第-區域中的該第—導電薄_ ^成-弟-閘極電極在該第-區域中； T 面和該第-閘極電極白^側^顿於該半導體基體的表 利用該第-㈣咖材作為衫側壁上； 基體之表面上的氧化薄膜移H叫成在该半導體 形成一由一第二絕緣薄 該在其上形成有該氧化第二側壁間隔材於 間極電極的惻壁上。 '…側壁間隔材之第—δ·如㈣7侧之一她件的方法， 私去她薄膜的步驟之後及在形成該第二側壁
46 1253167 間隔材的步驟之前，更包含如下之步驟：把在該第二區 域中的第一導電薄膜定以圖案俾可形成一第二閘極電極 於該第二區域中， 在形成一第二側壁間隔材的步驟中，該第二側壁間隔 5 材亦被形成於該第二閘極電極的側壁上。 9. 如申請專利範圍第7項所述之製造半導體元件的方法，更 包含： 在形成該第一導電薄膜的步驟之前，形成一第二導電 薄膜於該第一區域中的步驟，及 10 在形成該第一閘極電極的步驟之後，利用該第一閘極 電極作為光罩把該第二導電薄膜定以圖案來形成該第二 導電薄膜的懸浮閘極。 10. 如申請專利範圍第7項所述之製造半導體元件的方法， 其中 15 在移去該氧化薄膜的步驟中，該氧化薄膜係被移去 因此在該氧化薄膜被蝕刻之後在該半導體基體之表面上 之氧化薄膜的殘餘薄膜厚度是比要被形成於該第二區域 中之電晶體之閘極絕緣薄膜的薄膜厚度薄。 11. 如申請專利範圍第7項中之任一者所述之製造半導體元 20 件的方法， 在形成該第一導電薄膜的步驟之後與在形成該第一 閘極電極的步驟之前’更包含形成一第三絕緣薄膜於該 第一導電薄膜上的步驟， 在形成該氧化薄膜的步驟中，利用該第三絕緣薄膜 1253167 其中 作為光罩’该半導體基體和該第一導電薄膜係被氧化 12·如申請專利第u項所述之製造半導體元件的:法，。 在形成該第一閘極電極的步驟和形成該第二閘極泰 極的步驟巾，該第三絕緣薄膜係被制作為—個微影 的防反射薄膜。 P 體元件的方法， 13·如申請專利範圍第u項所述之製造半導 其中 10 移去 該第三絕緣薄膜在該第二㈣_材被形成時係被 上0 14·如申請專利範圍第7項所述之製造半導體元件的方法， 在形成該第二側壁間隔材的步驟之後，更包含選擇 地形成-石夕化薄膜於該半導體基體和該第一閑極電極 15 20 &如申請專利範圍第7項所述之製造半導體元件的方法， 其中 在移去該氧化薄朗步驟中，該氧化薄膜係藉著渴 飿刻來被蝕刻。 •如申凊專利範圍第7項所述之製造半導體 其中 “該第-絕緣薄膜是為-氮切薄膜，而該第二絕緣 潯膜是為一氧化矽薄膜。 48
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