TWI243485B - Lateral polysilicon pin diode and method for so fabricating - Google Patents

Description

1243485 A7 B7 五、發明説明) 發明領域 本發明關於PIN二極體，特別是一種結構，其中各種導電 區係侧邊設置的。 發明背景 *對於多種不同應用而言，電子開關是關鍵，尤其是在非 吊多用戶的無線電1-2GHz市場中用於在接收和傳送電路之 間切換之行動電話天線。好的開關必須具有若干重要特 性。首先’當開關開啟時電阻應當小。其次，#開關關閉 時、乡巴緣應當好。最後，_關應當能控制足夠強度的信號而 不使其失真（即，與其·内部狀態相比，信號自身不會引起開 關額外之開啟或關閉）。 在高頻方面已經非常成功的一種開關是p型一本質一 ^^型 (PIN)二極體，它由夹在p型和N型區之間的本質或“I”區 所組成。當此二極體為反向偏壓時（與N型區相比較，p型區 處於負私壓），開關關閉。當二極體為順向偏壓時，開關導 通。另外，大量的電荷儲存在裝置的1，，區。此電荷用於 兩個目的一它幫助減小開關的電阻，並且因為必須去除電 荷以關_關，所以它減緩了開關可以從較到關閉的速 度。這是重要的，因為這意味著經過開關的高頻信號不會 影響開關自身的開啟/關閉狀態（即大信號振幅不會將開關關 閉）。因而，好的PIN二極體性能的一個重要因數是儲存電 荷的量。儲存電荷的量又涉及兩個數值··旧的㈣；以及ι 區内載子的壽命。 在本領域中，-般標準是製造包括大！區的單獨而離散的 __ _4_ 本紙張尺度適用中家標準(CNS) A4規格(210 X 297公釐)—---- 1243485 A7 B7 五、發明説明（2 ) PIN二極體。然而，消費者愈來愈要求整合的解決方案。因 成本、可靠性和精緻化的原因，消費者想要將開關直接放 在實現其RF發射機和接收機的晶片上，以製造完全的或部 分的系統晶片（systems-on-a-chip)。 RF技術的當前狀態，例如矽鍺BiCMOS，趨向於在基板 頂部上的薄蠢晶層内形成所有的電晶體和其他線路前端 (front-end-of-the-line)裝置'。現有技藝限制了 I區的大小，因 而透過磊晶層的厚度限制了諸如垂直設置的P IN二極體的先 前技藝的電荷容量。典型地，該製程以一基板開始，重度 摻雜的N+次集極層被注入該基板中。在該N +層上生長一薄 的且通常小於1微米的磊晶層。N +層向上擴散留下最多0.5 微米的層以構成I區。但沒有足夠的材料厚度以在PIN二極 體内透過在垂直方向上生長I層而製造大的I區。 業界需要一種PIN二極體，它具有能被整合入現代RF製 程中的充分大的I區。 _ 業界需要一種這樣的PIN二極體，它能利用當前製造這種 RF裝置的技藝中的典型的製程步騾製造。於是這種PIN二 極體將採用當前的製程步驟而基本上自然的獲得。 其他目的和優點將從下面的揭示中更加顯而易見。 發明概要. 本發明揭示一種改良而新穎的侧邊PIN二極體結構，此結 構侧邊擴展本質區，藉此延展電荷儲存面積。 本發明透過將二極體設置在氧化物層上而提供減小的寄 生電容。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂

線 1243485 A7 B7 五、發明説明（3 ) 本發明揭示一種側邊PIN二極體，它包括大晶粒多晶矽並 具有形成在厚氧化物隔離層上的擴展的本質區。 參照圖2，本發明揭示一擴展的電荷儲存，侧邊PIN二極 體包括：第一導電類型的第一半導體層（1);形成在該第一 半導體層的主表面上的場隔離裝置（2);形成在該場隔離裝 置的主表面上及上方的第二半導體層（4)，其中該第二半導 體層包括N型、本質和P型區，且其中該本質區位於該N型 和該P型區之間並與之毗鄰；形成在該第二半導體層的主表 面上的氧化物膜（7);以及形成在該氧化物膜的主表面上的 掩膜模組（masking module)，該掩膜模組選擇性地可以是射 極模組，其中該掩膜模組在該本質區上方對準，且其中該 掩膜模組遮蔽N型和P型區的邊緣。 本發明揭示一擴大電荷儲存的側邊PIN二極體，它選擇性 地包括：穿過該場隔離裝置而與該第一半導體層連通的開 口，其中該第二半導體層的一部分填充該選擇性開口並毗 鄰該第一半導體層。 本發明揭示之PIN裝置在第一具體實施例中包括大晶粒 矽，在較佳具體實施例中包括單晶矽。 本發明揭示一種製造具有擴大的I區的PIN二極體的方 法，使得其可以被整合入現代RF製程中。本發明中電流橫 向而非垂直流動，並且透過擴大P和N區間的橫向尺寸而增 大I區。 本發明使用典型RF裝置製造的典型的製程步騾，使得大 部分PIN二極體可以用現有的製程而自然地獲得。本發明無 -6 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1243485 A7 B7 五、發明説明（4 ) 需額外步騾地使用這樣的步騾。首先，P IN二極體的主體由 放置雙極電晶體的基極和/或FET的閘極的層而形成。然 後，本發明中射極模組用於在二極體的P和N接觸部的後續 植入的過程中遮蔽I區。 本發明將多晶矽用作製造PIN主體的初始材料。因為載子 可以在晶粒邊界再結合，所以多晶矽不具有長的載子壽 命。這用於減少儲存的電荷，以抑制製造大的I層。 本發明的第一具體實施例提供一 P IN，它被整合入RF晶 片中並用傳統的製程步騾自然地獲得。此具體實施例提供 一植入物以使多晶矽非晶化，然後提供一退火步騾以將其 重新生長為大晶粒多晶碎以減小晶粒邊界並增加載子壽 命。 在本發明的第二具體實施例中，使包含PIN二極體層的多 晶矽穿過下部介電層中的開口而接觸單晶基板。非晶化並 退火多晶矽。單晶矽的表面用作在稱作固相磊晶生長的製 程中造成PIN二極體層再結晶成單晶矽的晶種層。於是，將 使PIN二極體的I層具有高的載子壽命。 透過在隔離氧化物（或其他電介質）層上形成PIN二極體於 其自己的層内，而不是將PIN二極體形成在主體矽中的優 點，本發明進一步提供減小的寄生電容。 從下面的詳細描述中，本領域的技術人員將會更容易地 明白本發明的其他目的和優點，下面的詳細描述簡單地借 助於對實現本發明所認為最佳模式的說明而示出並描述了 本發明的較佳具體實施例。將認識到，在不背離本發明的 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1243485

發明説明（5 情況下，本發明可以是其他和不同的具體實施例，並且在 各種顯而易見的方面，它的各種細節可以修改。因而，本 貝上’該描述將被認為是說明性的而非限制性的。 圖式簡述 本發明將從下文結合附圖的詳細說明中得到最好地理 解。需要強調的是，根據一般的習慣，附圖的各個特徵沒 有依實際比例大小而繪製。相反，為了清晰，各個裝置的 尺寸被任意地放大或減小。包括在圖示中各圖分別為·· 圖1說明傳統的p IN二極體； 圖2說明第一具體實施例中的側邊piN二極體； 圖3 - 6說明本發明創新的piN結構的第二具體實施例的製 造步驟；以及 圖7說明完成佈線的側邊擴展的本質piN二極體。 較佳具體實施例之詳述 參照附圖以說明實施本發明所選之具體實施例和較佳模 式。在各圖中，相似的參考數字代表相似的元件。應當理 解的是，本發明並不因此而受限於圖中所描述的這些方 面0 具體貫施例1 現在參照圖2。第一種方案來自磊晶基極的雙極電晶體製 程，例如矽鍺BiCMOS技術。約2800A的氧化物層2設置在 標準的半導體基板1頂部表面上。基極多晶矽（base polysmccm)用於形成PIN二極體的主體，並被適當掩蔽和按 4以產生N 3、本質（1)4和p + 5區。射極一基極越化層7用 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) 1243485 A7 B7 五、發明説明（6 ) 於形成多晶矽的鈍化層，以透過使用高品質熱氧化物介面 來幫助減小表面再結合。射極多晶矽6形成防止將來的植入 物進入二極體主體的掩膜層。在此多晶矽層上，界定用於 PIN二極體主體的每個侧面上的P+和N+植入物的掩膜邊 緣。先前技藝的P IN二極體被磊晶層厚度限制在約0.5 A的I 區，該二極體在該磊晶層中形成。透過侧邊佈置I區，本發 明實現了在寬度上約5 -1 0微米的I區。在較佳具體實施例 中，射極模組多晶石夕和射極一基極純化層遮蔽了注入，因 而界定了 I區。這一具體實施例來自BiCMOS製程。然而，在 不需要具有射極模組的地方，包括臨時光掩膜的其他結構 可以被替代。因而，為了本發明揭示的目的，術語“射極 模組（emitter module) ”和掩膜模組（masking module)可被互換 地用於描述為了植入的目的而掩蔽和定義I區的邊緣的結 構。 眾所周知，多晶中的晶粒邊界將比單晶矽者引發更高的 再結合。然而，在P IN二極體的情形中，只要漏洩依然是可 接受的，裝置干擾的減少將導致更好的性能。諸如氫退火 的特殊技術可被用於減少再結合中心，或者另一種方案是 透過在600-650°C的長時間退火的晶粒尺寸生長。透過例如 非晶化該層，然後在中間溫度退火，晶粒尺寸可以增大。 具體實施例2 在另一具體實施例中，透過射極一基極鈍化層，可以使 用額外的掩膜以開放單晶基極上的基極多晶矽區。於是可 以沈積和退火用於鈍化層的非晶矽層。這導致非晶矽自單 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂

線 1243485 A7 B7 五、發明説明（7 ) 晶基極上的晶種區的磊晶側邊生長。這導致減少再結合電 流的單晶結構。在與第一具體實施例相似的方式中，可以 在頂部形成鈍化和掩膜層，且P +和N +植入物可以被限定在 二極體主體的相對端内。 現在參照圖3，其描述用於第二具體實施例的製造的步騾 順序。此描述係關於基板是矽的較佳具體實施例。因而， 描述矽專用方法，例如矽專用隔離和製程步騾。然而，需 要理解的是，本發明可以在除了矽的其他基板上實現，並 可以使用適合於其他基板的方法，包括適當隔離和製程步 騾。因而，該描述將被理解成說明性的而非限制性的。 提供一層單晶半導體材料1。此單晶層可以包括塊狀基板 或可以包括磊晶層。此層的材料可以包括矽或砷化鎵。場 隔離層2塗覆在半導體層1上。場隔離層較佳地包括厚氧化 物，典型地是從約1 000至約5000A厚且較佳為2800A厚的 二氧化矽。與矽製程相容的其他介電膜可以使用，例如氮 化矽。本發明的一個特徵是，此電介質可以作為諸如淺槽 (shallow trench)或LOCOS的隔離氧化物。在當前描述的具 體實施例中，我們採用在電介質上形成開口 3。進行掩蔽以 使得開口在被形成時將直接在後續形成的P IN二極體主體的 一側。典型地，開口將被設置在距離PIN二極體主體的邊緣 約1至約1 0微米處。穿過電介質2蝕刻開口 3 —直向下到矽 1。為了形成侧邊PIN二極體主體，沈積和圖樣化多晶矽膜 4。在出現開口 3的地方，必須圖樣化此膜，使得它進入開 口 3並接觸下部的矽1。在本製程的最有效的植入中，將與 -10- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 1243485 A7 -_____B7 五、發明説明（8 ) 現存的BlCMOS製程步騾（FET間極多晶矽層、雙極基極層、 或在雙重多晶基極製程中的雙極非本質基極接觸層）共用膜 4。於是，此膜在此製程中可“自然（free)，，獲得。 另一方式是，多晶矽膜4的晶粒結構被擴大。例如矽或鍺 的非摻雜物種被植入膜4内，以破壞晶粒結構並使之非晶 化。退火步騾將該膜再結晶成大晶粒多晶矽。當選擇性開 口3出現時，從開口3開始而朝已圖樣化邊緣的終端橫向發 展，矽表面1將導致膜4經歷固態磊晶生長而成單晶矽。晶 粒尺寸的控制允許增加的電荷載子的壽命。 現在參照圖4，其描述射極模組的製造。考慮到製程效 率這些步驟可以與BiCMOS製程中用於形成雙極電晶體 的多晶矽射極的步驟結合。於是，這些步騾“自然地，，來 自違製程。在多晶石夕膜上形成S i 〇 2層7。較佳地，此層 >3 0〇A ’且更佳地它應當是約5〇〇人厚。層7應當是原生的 或熱氧化物，而不是沈積的。沈積多晶石夕-膜9，該膜通常約 1000-5000A厚。圖樣化膜9以產生等於PIN二極體主體的所 欲侧邊尺寸的寬度，通常為^丨〇微米。I區側邊尺寸的上限 由固相磊晶製程的有效距離決定。膜9可以非多晶矽的衬料 的沈積和圖樣化取代，例如其他的電介質或臨時光阻材料 膜。這種替換性步驟將不能從典型的BiCMOS製程中“自 然獲得。 現在參照圖5，其描述p IN的N區6和N植入物（implant) 1 〇 的形成。塗覆例如光阻材料丨3的臨時掩膜，並將重度η型摻 雜劑（例如磷或砷）植入到二極體主體的一侧。被選擇的特定 _ - 11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 1243485 A7 B7 五、發明説明（9 ) 侧是設計選擇的問題。膜4中最終的摻雜劑濃度應當超過 1 X 1 0 18原子/釐米3。為了製程效率，植入步騾可以與例如 CMOS NFET的源極/汲極植入步驟共用，於是它可以在 BiCMOS製程中“自然”獲得。“自然”來自雙極電晶體或 BiCMOS製程的頂部多晶矽9用於遮蔽植入物1 1使之不能進 入更下部的矽膜4，PIN二極體的主體區，於是將植入物自 行對準PIN二極體主體的一個邊緣。 參照圖6，其描述P IN的P區1 5和P植入物1 1的製造。塗 覆例如光阻材料1 4的臨時掩膜，並將例如硼的重度p型摻雜 劑植入到二極體主體的一侧。除了它必須是植入η型摻雜劑 的一側的相對側外，植入ρ型摻雜劑的一侧是非實質性的。 被選擇的特定侧是設計選擇的問題。膜4中最終的摻雜劑濃 度應當超過ΙχΙΟ18原子/釐米3。為了製程效率，植入步驟 可以與例如CMOS PFET的源極/汲極植入步驟共用，於是 它可以在BiCMOS製程中“自然”獲得_。 “自然”來自雙 極電晶體或BiCMOS製程的頂部多晶矽9用於遮蔽植入物11 使之不能進入更下部的矽膜4，即PIN二極體的主體區，於 是將植入物自行對準P IN二極體主體的一個邊緣。注意，多 晶矽9遮罩了區域5，該區域5於是成為P IN二極體的本質 區。 現在，參照圖7，其描述完成的PIN二極體。 在晶圓上形成其他裝置的後續製程步驟之後，可以將電 接觸放置在將側邊P IN二極體與其他裝置連接的地方。為了 良好的電連接，透過在金屬沈積前使用短時間的濕蚀刻劑 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1243485 五、發明説明（ μ⑼氣❹’ HF) ’可以在接觸部下方立即除去 :夕/大曰g粒夕晶矽層頂部的氧化物膜。另一方式是，為 了更好的接觸，接舖却、 、 部下万的矽/大晶粒多晶矽可以被石夕化 鈥或鈷沈積，接著退火以與矽化學反應)。η或c〇矽化 成在任何現切製程設備中是-標準製程步驟，因 而此處不描述。 於是’從本發明所揭示之 員將音丨I ^ ^ 奋中獲显的本領域的技術人 貝將滅到’本發明可以製造延伸的側邊piN二 外，需要理解的是，所千 另 前的較佳ww 的本發㈣形式將被當作當 變化，對從本發明内容中_ 2 種4改和 认 中狻致的技術人員而言是顧而具4 的。以下的申請專利範圍被 疋·〜而易知 變化，H 含所有這樣的修改和 -化目而將在說明性而非限 和 和圖式。此外，所附令請專利範圍包本說明書 例特別疋具體到以石夕製程的術語揭示本發明 :靶 護其申請專利範圍。然而，需要理解的是 求保 矽的半導體材料實現。 發明可以非 本纸張尺度適用中國國家標準(CNS) A4規格(21〇><297公釐) -13-

Claims (1)

1. I 4 ‘ V a ^ / ，丫、‘

   申請專利範圍 090130374號專利_請案 文申請專利範圍替換本(92年6月） A8 B8 C8 D8 一種侧邊PIN二極體，包括： 半導體基极； y .Ά 形成在該半導體基板的主表面上的場隔離裝置； 在該場隔離裝置的主表面上及上方形成的PIN二極體 主體，其中該PIN二極體主體包括N型、本質和P型 區’且其中該本質區位於該N型和該P型區之間並與之 毗鄰； 形成在該PIN二極體主體的主表面上的氧化物膜 (7);以及 形成在該氧化物膜的主表面上的掩膜模組，其中該掩 膜模組對準該本質區，並且其中該掩膜模組具有界定於 其内部的N型和P型邊緣植入物，其中該每個植入物與 該第二半導體層的各個類型區靠近。 如申請專利範圍第1項之侧邊p IN二極體，其中該半導 體基板包括單晶材料。 3 ·如申請專利範圍第1項之側邊P IN二極體 材料從由矽和砷化鎵所組成的群組中選出。 4.如申請專利範圍第1項之侧邊PIN二極體 體基板來自於矽雙極或BiCMOS製程。 5·如申請專利範圍第1項之側邊PIN二極體，其中該場隔 離裝置包括與秒製程相容的電介質材料。 如申請專利範圍第1項之側邊PIN二極體，其中該場隔 離裝置由二氧化矽和氮化矽所組成的群組中選出的材剩 所組成。 如申請專利範圍第1項之侧邊PIN二極體，其中該場阔 2 6 本紙張尺度適用中a @家標準(CNS) A4規格⑽χ挪公爱） 其中該單晶 其中該半導

   離裝置包括隔離氧化物。 8 如申請專利範圍第1廣#側邊ΡίΝ二極體，其中該隔離 氧化物由淺槽隔離和LOCOS所組成的群組中選出。 9·如申請專利範圍第1項之側邊PIN二極體，其中該場隔 離裝置選擇性地形成至少一個穿過其中而與該半導體基 板連通的開口。 1 〇 .如申請專利範圍第1項之側邊P IN二極體，其中該PIN 二極體主體包括大晶粒多晶矽。 1 1 ·如申請專利範圍第1項之侧邊p IN二極體，其中該P IN 二極體主體包括單晶矽。 12·如申請專利範圍第1項之側邊PIN二極體，其中該n 型、本質和P型區共平面。 13. 如申請專利範圍第1項之側邊pIN二極體，其中該本質 區的寬度從約1微米至約1 0微米。 14. 如申請專利範圍第1項之侧邊PIN二極體，其中該本質 區的長度從約1微米至約1 0微米。 15·如申請專利範圍第1項之側邊PIN二極體，其中該氧化 物膜包括S i 〇 2。 16.如申請專利範圍第1項之侧邊PIN二極體，其中該氧化 物膜的厚度從約3 0 0 A至約1 0 〇 〇 A。 17·如申請專利範圍第1項之侧邊PIN二極體，其中該掩膜 模組實質上具有與該本質區相同的橫截面。 18·如申請專利範圍第1項之側邊PIN二極體，其中該掩膜 模組是射極模組。 -2-