TWI240419B - Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device - Google Patents

Description

1240419 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係相關於一種半導體裝置，製造該半導體裝置 之方法，以及包括該半導體裝置之積體電路。特別是相關 於具有薄膜電阻之半導體裝置，製造包括薄膜電阻之半導 體裝置.之方法，以及包括具有薄膜電阻之半導體裝置之積 體電路。 【先前技術】 在製造積體電路中，包括電晶體或二極體之主動區以 及包括電阻或是電容之被動區-般係在形成其上之接線層 之前而形成於半導體基底之上。 關於電阻，對於高特性解析度以及電路最小化一般係 以NiCr (鎳化鉻）’ TaN (氮化鉅），CrSi2 (矽化鉻） ，C r S i N (氮化矽化鉻），C r S i (矽化鉻）或是C r S i Ο ( 氧化砂化鉻）。 圖1D係展示包括薄膜電阻5之半導體裝置之圖。該 背景（background)半導體裝置1另外包括一基底2、位 於下處之絕緣膜3、以及中間層絕緣膜1 1 ·該薄膜電阻器5 一般係以圖1 A之光蝕刻法，圖1 B之蝕刻以及圖1 C之灰 化而三個主要步驟而製造。 圖〗A之光蝕刻步驟係將光阻設置於一光阻材料4之 上，並將一遮罩（未顯示）設置於光阻12之表面上以圖 樣界定。因此，在以像是紫外光線照射之後，只有如圖 •4_ (2) 1240419

1 B之光阻圖案存於光阻1 2之所選取區域。接著，圖1 B 之蝕刻步驟藉由使用光阻圖案1 3而爲光阻遮罩而蝕刻光 阻物質4以形成該薄膜電阻5圖1 C之該灰化步驟係移除 % 該光阻遮罩1 3該中間層絕緣膜1 1之後經形成以保護該薄 膜電阻5，而完成製造程序。 近.來，對於圖1 B之灰化步驟，係使用以含氧氣之電 漿之電漿灰化之乾灰化方法。然而，使用氧氣電漿會在薄 膜電阻5之表面上形成氧化膜，而導致可變之電阻値。 【發明內容】 本發明係提供一種新的半導體裝置，其包括一基底部 分，形成於電阻上之金屬圖樣，形成於金屬圖樣上之氧化 物圖樣，以及覆蓋於該電阻、金屬圖樣以及氧化物圖樣之 保護膜。此時，該金屬圖樣可避免於電阻之上表面以及金 屬圖樣之下表面之間形成氧化膜。 該保護膜可避免於電阻之側表面以及保護膜之間形成 氧化物膜。 進一步，該基底部分可包括一覆蓋有矽氧化膜之矽基 底。該電阻可包括一以選自 NiCr，TaN，CrSi2，CrSi以 及CrSiO等金屬所製之薄膜。該金屬圖樣可包括SiN薄膜 。該氧化物薄膜可包括矽氧化物膜。該保護膜可包括一電 漿氮化物膜。 進一步，該金屬圖樣可具有與電阻一樣之大小。此時 ，該氧化物圖樣可具有稍大於金屬圖樣之大小。上述半導 -5- 1240419 (3) 體裝置可進一步包括一側壁部分，位於氧化物膜之側表面 以及保護膜之對應表面之間。此時，側壁部分可包括一矽 氧化物膜。或者，該側壁部分可包括一非晶矽薄膜。 本發明係包括一新的積體電路，包括一基底部分，一 電阻圖樣形成於基底部分，並包括相互串聯之多數個電阻 以產生.不同電阻値，一金屬圖樣形成於電阻上，氧化物圖 樣形成於金屬圖樣上，保護膜覆蓋該電阻、金屬圖樣以及 氧化物圖樣，以及熔絲元件部分包括多數個之每個並聯至 多數個電阻之熔絲元件。此時，金屬圖樣可避免於電阻之 上表面以及金屬圖樣之下表面之間形成氧化物膜。上述基 底電路可進一步包括一參考電壓產生器，以產生一參考電 壓，一比較器以接收來自參考電壓產生器之參考電壓以及 來自電阻部分之分壓，一電晶體以接收來自比較器之輸出 電壓，以及一輸出端以輸出接收自該電晶體之輸出電壓。 此時，輸出電壓可根據分壓而控制。 在另一實施例中，上述積體電路可進一步包括一輸入 端’以提供一偵測電壓至電阻部分，一參考電壓產生器以 產生一參考耐壓，一比較器以接收來自參考電壓產生器之 參考電壓以及來自電阻部分之分壓，以及一輸出端以輸出 來自於比較器之輸出電壓。此時，輸出電壓係根據分壓而 控制。 本發明亦提供一新的方法以製造一半導體裝置，包括 以下步驟：提供、覆蓋、第一形成、放置、第一圖樣、移 除、第二圖樣、第三圖樣以及覆蓋。該提供步驟提供一基 -6 - (4) 1240419 底。該覆蓋步驟於基底上覆蓋有下層絕緣層。第一行成步 驟形成一電阻物質於下層絕緣層。第二形成步驟形成一金 屬膜於電阻物質。第三形成步驟形成一氧化物膜於金屬膜 上。該放置步驟將光阻圖樣放置於氧化物膜上。第一圖樣 步驟使用光阻圖樣作爲遮罩而使氧化物膜圖樣化爲氧化物 圖樣。.該移除步驟移除光阻圖樣。第二圖樣化係將金屬膜 使用氧化物圖樣而爲遮罩以圖樣爲金屬圖樣。該第三圖樣 步驟將電阻物質使用氧化物圖樣爲遮罩而圖樣爲電阻。覆 蓋步驟以保護膜而覆蓋氧化物圖樣、金屬圖樣、以及電阻 〇 上述方法進一步包括第四以及第五圖樣化之步驟。第 四形成步驟形成一第二金屬膜，在移除步驟之後而覆蓋該 氧化物金屬膜以及第一金屬膜。該第四圖樣步驟將第二金 屬膜圖樣化爲.側壁部分。此時，第二圖樣化步驟以及第三 圖樣化步驟額外使用側壁部分而爲遮罩。 進一步，覆蓋步驟可使用一 CVD方法。第一行成步 驟可使用濺射方法。第二形成步驟可使用CVD方法。第 三形成步驟可使用CVD方法。第一圖樣化步驟可使用化 學乾蝕刻方法。移除步驟可使用電漿灰化方法。第二圖樣 步驟可使用化學乾蝕刻方法或是各向同性（isotropic )方 法。第三圖樣化步驟可使用化學乾蝕刻方法或是各向同性 (isotropic )方法。覆蓋步驟可使用 CVD方法。第四形 成步驟可使用CVD方法。第四圖樣化步驟可使用化學蝕 刻方法。 -7- (5) 1240419 【實施方式】 在描述圖中之較佳實施例，係使用特定術語以簡化說 明。然而，此專利說明書之揭示並不限於該特定術語’且 其每個特定元件係包括所有等同於相同方式操作之技術。 現在參.考圖式，其中類似之標號係表示相同或是對應之部 分而解釋本發明之較佳實施例。 圖2E展示本發明第一實施例之包括薄膜電阻105之 半導體裝置之部分。除了薄膜電阻105該半導體裝置 包括其他元件，像是MOSFET (金屬氧化物半導體場效電 晶體），然而，刪去其詳細之說明。 圖2E中，半導體裝置101包括一基底102，下層絕 緣膜103，薄膜電晶體105，金屬圖樣107，氧化物圖樣 109，以及一保護膜1 10。 基底102係以像是Si (矽），Ge (鍺），GaAs (砷 化鉀）等所製。特別是，矽爲最好。該下層絕緣膜1 〇3 ( 設置於基底1 02上），最好係爲氧化物矽膜，然而，其可 以 SiN (氮化矽）膜或是熱氧化膜而形成。該薄膜電阻 105 (形成於下層絕緣膜103之上）係爲像是NiCr，TaN ，CrSi2，CrSiN，CrSi或是CrSiO之金屬所製之薄膜。在 此例中，最好使用CrSi·該金屬圖樣107 (最好係以SiN ( 氮化矽）膜所形成並具有大小類似於薄膜電阻I 05 )係形 成於該薄膜電阻1〇5上。此時，氧化膜至少不是不形成於 薄膜電阻1〇5之上表面以及金屬圖樣107之下表面之間。 -8- (6) 1240419 該氧化物圖樣109 (最好係以SiO (氧化矽）膜所形成並 具有大小較金屬圖樣107(即，薄膜電阻1〇5)之稍大） 係形成於金屬圖樣上。該保護膜1 1 〇 (最好係以電漿氮化 物膜所製）係沈積於下層絕緣膜1 0 3上以覆蓋薄膜電阻 1 〇 5之側表面，金屬圖樣1 〇 7之側表面，以及氧化物圖樣 。此時.，氧化物膜不形成於至少非位於薄膜電阻1 〇 5之側 表面以及保護膜1 10之間。 藉由此結構，因爲氧化物膜不形成於薄膜電阻I 〇5之 表面上，因此圖1E之該半導體裝置可提供一穩定之電阻 値。 接著，參考圖2A至2E而解釋半導體裝置101之薄 膜電阻105之製造方法。 在圖2A之步驟中，在備妥基底1〇2之後，具有約 8 0 0 0 A厚度之下層絕緣膜1 0 3係藉由C V D (化學蒸氣沈 積）法、熱氧化法等而形成於基底1 〇 2之表面上。在此例 中，最好係使用該CVD方法。 電阻物質104係藉由濺射方法、CVD方法等而沈積 於絕緣膜1 〇3上而具有約1 00人之厚度。在此例中，該濺 射方法最好係使用argon離子。 第一金屬膜106以及氧化物膜1〇8係藉由CVD方法 而依序沈積於電阻物質1〇4之上，而具有例如約5 00人.之 厚度。或者，第一金屬1〇6可藉由濺射方法而形成，或是 該氧化物膜可藉由熱氧化方法而形成。 接著，光阻（未顯示）施加於該氧化物膜〗〇8上，而 (7) 1240419 遮罩設置其上而與圖1A相问之方式而形成一^光阻圖樣 1 1 3 〇 在圖2B所示之第二步驟中，該光阻圖樣1 3之後使用 爲一蝕刻遮罩以圖樣化該氧化物膜1 0 8，以形成該氧化物 圖樣1 09。在此例中，係使用例如包括CF4以及CHF3之 混合氣.體而實施化學乾蝕刻。進一步，在此蝕刻中，將接 近5 0 %之氧化物膜1 0 8厚度予以過蝕刻之執行，將保證 氧化物膜108之完成移除。結果，第一金屬膜106之上部 分亦被移除。換句話說，第一金屬膜1 0 6作爲餘刻封阻物 (stopper )使得其最好具有足夠大之厚度以忍受過蝕刻。 例如，該第一金屬膜106具有30%大於氧化物膜108之 厚度。 接著，在圖2C之步驟中，係以圖1 B類似之方式而 實施電漿灰化法以移除光阻圖樣113.此時，電阻物質104 之表面係由第一金屬膜106所保護而使氧化物膜不形成於 該光阻物質1 〇 4上。 接著，在步驟2D中，化學乾蝕刻係使用包括CF4以 及氧氣之混合作爲蝕刻劑而施加於第一金屬膜1 06以及光 阻物質104。 特別是，第一金屬膜106以及電阻物質104係使用氧 化物圖樣1 09作爲蝕刻遮罩而依序予以圖樣，以形成金屬 圖樣1 07以及薄膜電阻1 05。在此例中，蝕刻係藉由以化 學乾蝕刻器在例如微波功率 600W、90Pa之壓力、 400sccm (標準 cc /時間）之 CF4氣體流速、以及 -10- 1240419 (8) 100 seem之氧氣流速之條件下而執行。 進一步化學乾蝕刻器係以較慢速之蝕刻速率而執行蝕 刻，使得氧化物圖樣1 09可有效忍受由於化學乾蝕刻所造 成之蝕刻副作用。因此，氧化物圖樣1 0 9具有大小較金屬 圖樣107或是薄膜電阻105爲大之大小。 或.者，第一金屬膜106可首先藉由上述化學乾蝕刻方 法而圖樣化，以形成該金屬圖樣107之後電阻物質104可 藉由各向同性（isotropic )方法（像是RIE (反應離子蝕 刻）或是濺射法）而圖樣化，以形成該薄膜電阻1 05。此 可選擇之方法特別有效於當氧化物膜係自然形成於電阻物 質104 (其對於以化學乾蝕刻法作用於光阻物質104係困 難的）之上。進一步，此可選擇之方法，由於係爲各向同 性，而可保護該電阻物質1 04免於蝕刻副作用。 在圖2 E所示之步驟中，該具有約200 A厚度之保護 膜係例如藉由CVD方法而形成於下層絕緣膜103之上。 特別是，在此例中，平行板電漿CVD裝置係使用於R F (射頻）功率200W、壓力爲3·5Τ〇ΓΓ、電極溫度在華氏 360度、700sccm之N2氣體流速、30sccm之SiH4氣體流 速、45 Omils之電極距離以及8.5秒之沈積時間之狀態下 而使用。 之後，鈍化曾經形成以保護半導體裝置1 〇 1之整個表 面。該鈍化層可以是最好以氧化物膜之中間層絕緣層，或 是具有PSG膜以及電漿氮化物膜之膜。 因此，該保護膜11 〇可有效保護薄膜電阻1 〇 5免於在 -11 - 1240419 (9) 鈍化層形成處理時暴露於大氣環境。 圖3D展示本發明第二實施例之半導體 分，包括薄膜電阻205。比較該半導體裝置 屬側壁2 0 5 A (最好係以氧化矽膜而製）經 屬膜107之上側表面以及氧化物膜109之側 膜1 10保護該第二金屬側壁205A，使得氧 .於至少實質介於保護膜1 1 〇以及第二金屬側 。因此，該半導體裝置201可提供一穩定之 接著，參考圖3A至3D而解釋半導體; 膜電阻205之製造方法。 圖3A之步驟中，在執行圖2A以及2B 第二金屬膜204 (最好是具有厚度爲200 A 係藉由CVD法、濺射法等而形成。在此例 用CVD法。 接著，在圖3B之步驟中，藉由使用令 C H F3之混合物而作爲蝕刻器而以氧化物圖相 刻遮罩而以化學乾蝕刻而施加至第二金屬膜 第二金屬側壁2 0 5 A。 接著，在圖3C之步驟中，第一金屬膜 物質104係使用氧化物圖樣109以及第二金 爲蝕刻遮罩而圖樣化，以分別形成金屬圖樣 電阻2 0 5。 在此例中，係以類似於圖D所示之條 蝕刻劑而執行化學乾蝕刻。然而，藉由負 裝置2 0 1之部 101，第一金 形成以覆蓋金 表面。該保護 化物膜不形成 壁2 05A之間 電阻値。 裝置201之薄 之步驟之後， 之氧化矽膜） 中，最好係使 i括 CF4以及 I 1 〇 9作爲蝕 204，以形成 1 〇 6以及電阻 屬側壁2 0 5作 I 0 7以及薄膜 件而以化學乾 i二金屬側壁 -12- (10) 1240419 205 A，氧化物圖樣109、金屬圖樣107以及薄膜電阻205 係以類似之大小而形成（儘管發生蝕刻之副作用）。 在圖3 D之步驟中，該保護膜1 1 0係以類似於圖E所 示之方式而形成於下絕緣膜1 03之上。 根據第二實施例，薄膜電阻2 05之大小可根據第二金 屬側壁.2 05 A之大小（即，第二金屬膜204之厚度）而控 制。因此，該薄膜電阻205可形成具有高特性解析度。 圖4D展示本發明第三實施例之半導體裝置301之部 分，包括一薄膜電阻3 05。與半導體裝置101比較，氧化 物圖樣109具有實質等於金屬圖樣107之大小。 接著，參考圖4至4而解釋半導體裝置301之薄膜電 阻3 05之製造方法。 在圖4D之步驟中，在執行圖2A至2C所述之步驟之 後，第三金屬膜3 04 (最好係具有厚度約200 A之非晶矽 膜）係藉由CVD法、濺射法等而形成。在此例中，最好 係使用CVD法。 接著，在圖B所示之步驟中，係使用例如包括HBr ( 氫溴化物）以及C12之混合氣體而作爲鈾刻劑而對於第三 金屬膜3 04施加化學乾蝕刻而形成第三金屬側壁3 0 5 A( 與圖3 B所述之方式類似）。 接著，在步驟圖4C中’該第一金屬膜106以及電阻 物質104係使用金屬圖樣1〇9以及第三金屬側壁3 0 5 A而 作爲蝕刻遮罩而圖樣化’以分別形成金屬圖樣1 〇 7以及薄 膜電阻3 0 5 .在此例中，係在與圖D類似之條件下而以化 -13- 1240419 (11) 學乾蝕刻劑而執行化學乾蝕刻。然而，第三金屬側壁 3 〇 5 A在該蝕刻處理中亦被移除。 在圖4D之步驟中，係以圖E類似之方式而在下層絕 緣膜103之上而形成該保護膜1 10. 根據第三實施例，薄膜電阻3 05之大小可根據第三金 屬側壁.3 05 A之大小（即，第三金屬膜3 05之厚度）而控 制。進一步，第三金屬側壁3 0 5 A可在此程序中被輕易移 除。 圖5C展示本發明第四實施例之具有薄膜電阻405之 半導體裝置401之部分。該半導體裝置401具有實質類似 於半導體裝置3 0 1.之結構。因此而省略其結構描述。 圖5A至5C係展示半導體裝置401之薄膜電阻405 之製造中之數個步驟。 在圖5A以及5B之步驟中，在執行如圖2A至2C之 步驟之後，第一金屬膜106以及電阻物質104係在RF功 率1650V、DC偏壓 300V、Ar氣體流速在20sccm以及 7.3mT〇rr壓力下而接續被圖樣化。 或者，在此步驟中，該第一金屬膜106以及電阻物質 104可在RF功率700W、Ar氣體流速800sccm、CHF3氣 體流速50sccm以及CF4氣體流速在5〇SCCm之下，而使用 包括Ar、CHF3以及CF4之混合氣體而以RIE方法而依序 圖樣化。 因爲該濺射方法以及RIE方法皆爲有向性，因此可形 成具有大小實質等於氧化物圖樣109大小之薄膜電阻405 • 14 - (12) 1240419 進一步，在此例中，作爲蝕刻遮罩之氧化物圖 可被部分或是完全蝕刻，但是，該第一金屬膜106 保護該電阻物質1 04免於暴露於大氣環境下。 在圖5 C之步驟中，該保護膜1 1 〇之後以類似 之方式.而形成於該下層絕緣膜103之上。 根據至少一個的上述實施例以及其他之實施例 導體裝置可被積體設置於一積體電路中，像是圖6 分割電阻器電路。圖6之該分割之電阻器電路包括 器Rbottom、電阻器Rtop、以及多數個電阻器 RTm，其中m係爲正整數。此些電阻器係皆串聯。 該電阻器RT0至RTm係並聯至個別之熔絲元件 RLm。在此例中，每個電阻器rt〇至RTm包括圖 膜電阻器5 a ’其具有類似於至少一個之上述實施 其他實施例之結構。圖6之該分割的電阻器電路進 括一端點NodeL，位於電阻器Rbottom以及電阻 之間，以及一端點NodeM位在電阻器Rtop以及 R T m之間。 圖7以及圖8係分別表示圖6之熔絲元件部分 阻器部分之設置結構。圖7之點A至G係經由接 而電連接至圖8之個別點a至G。 圖7之每個熔絲元件r L 0至R L m係以例如一 膜而形成，該膜具有20至40歐姆之片（sheet) 。圖8之該電阻器RT〇至具有以電阻器rt〇 樣1〇9 可有效 於圖2E 丨，該半 所示之 •一電阻 RT0至 進一步 RL0至 8之薄 例或是 一步包 器 RT0 電阻器 以及電 線層4 1 多晶矽 電阻値 之電阻 -15- (13) 1240419 値爲基礎而在二進位系統中增加之電阻値。例如，該電阻 器RTm具有2之m次方倍之電阻値。 圖6之分割電阻器電路藉由雷射光束而切斷至少一個 之熔絲元件RL0至RLm，以得到一理想之電阻値。 圖6之分割電阻器可進一步被整合於一積體電路中， 像是圖.9之電壓調節電路或是僵1 〇之電壓偵測電路3 5中 〇 該電壓調節電路23穩定的提供一電壓自DV電源19 至負載21並包括一輸入端點25 —參考電壓產生器27, 一放大器29，一 MOS電晶體31，一包括圖6之分割電阻 器電路之電阻器R1，以及一輸出端部33。 該放大器29具有一負的輸入端部，以接收由參考電 壓產生器27所產生之參考電壓，一正輸入端部以接收由 電阻器R1所產生分壓，以及一輸出端部以輸出一輸出電 壓至MOS電晶體31之閘極。 該電阻器R具有一連接至MOS電晶體31之汲極之電 阻器Rtop之端部，以及一連接至接地之電阻器Rbottom 之端部。進一步，放大器29之正輸入端部係連接至電阻 器R1之端部NodeL以及端部NodeM。 在該電壓調節電路23中，該參考電壓根據電路之各 種條件而跳動。爲了保持電壓穩定，電阻器R1藉由改變 電阻値而控制分壓。 在另一例中，圖7之電壓偵測電路3 5包括一放大器 30參考電壓產生器28，輸入端部37包括圖之分割電阻器 •16- 1240419 (14) 電路之電阻器R2，以及一輸出端部39。 該放大器30具有一負的輸入端部，以自該參考電壓 產生器28而接收一參考電壓，一正輸入端部以接收一由 電阻器R2所產生之分壓，以及一輸出端部以輸出一電壓 至一輸出端部3 9。 該電阻益R 2自輸入_部2 7接收一偵測電壓，·並根據 所偵測電壓而產生分壓。該電阻器R2具有連接至輸出端 部31之電阻器Rtop之端部，以及連接至接地之電阻器 Rbottom。進一步，放大器29之正輸入端部係連接至電阻 器R之端部NodeL以及端部NodeM。 在該電壓偵測電路3 5中，當所偵測電壓係高至使得 分壓較參考電壓爲高之電壓時，電阻器R2將使放大器29 輸出高位準之電壓。另一方面，當所偵測電壓係爲低至較 參考電壓爲低之電壓時，電阻器R2將使放大器29輸出低 位準之電壓。 雖然本發明係以實施例以而說明，對於熟知此技藝者 可在不離開本發明之基本觀念以及範圍下而有許多之修改 〇 例如，包括本說明書之薄膜電阻器之半導體裝置可廣 泛的應用於除了上述積體電路之外之積體電路。 此外’可應用薄膜形成或是蝕刻之各種其他方法或是 條件以形成本說明書之薄膜電阻器或是半導體裝置。於是 ，該本發明書中所述之薄膜厚度會根據此方法或是條件而 改變。 -17- (16)1240419 19 DC電源 21 負 載 23 電 壓 調 節 電 路 25 輸 入 端 點 28 參 考 電 壓 產 生器 29 放 大 器 30 放 大 器 31 MOS 電 晶 體 33 輸 出 端 部 35 電 壓 偵 測 電 路 37 輸 入 端 部 39 輸 出 端 部 41 接 層 101 半 導 體 裝 置 102 基 底 103 絕 緣 膜 1 04 電 阻 物 質 105 薄 膜 電 晶 體 106 第 一 金 屬 膜 10 7 金 屬 圖 樣 108 氧 化 物 膜 109 氧 化 物 圖 樣 1 10 保 護 膜 113 光 阻 圖 樣 -19- (17) 1240419 201 204 205 205 A 301 304 305 305A 401 405 R1 R2 半導體裝置 第二金屬膜 薄膜電阻 第二金屬側壁 半導體裝置 第三金屬膜 薄膜電阻 第三金屬側壁 半導體裝置 薄膜電阻 電阻器. 電阻器 -20-

Claims (1)

1240419 (2) * 屬圖樣具有實質等於電阻器大小之尺寸。 ‘ 9·如申請專利範圍第8項之半導體裝置，其中該氧 化物圖樣具有較金屬圖樣之大小稍微大之大小。 10·如申請專利範圍第8項之半導體裝置，進一步包 含一側壁部分，位於氧化物膜之側表面以及保護膜之對應 表面之間。 1 1 ·如申請專利範圍第1 0項之半導體裝置，其中該 側壁部分最好包括一氧化矽薄膜。 φ 12·如申請專利範圍第1〇項之半導體裝置，其中該 側壁部分最好包括一非晶矽薄膜。 13. —種積體電路，包含： 一基底部分； 一電阻器部分，形成於該基底部分之上，並包括相互 串聯之多數個電阻器並經組構而產生不同之電阻値； 一金屬圖樣，形成於該電阻器之上； 一氧化物圖樣，形成於該金屬圖樣之上； 春 一保護膜，覆蓋於該電阻器、金屬圖樣以及氧化物圖 樣之上；以及 一熔絲元件部分，包括多數個熔絲元件，每個係並聯 至多數個電阻器中之一個， 其中該金屬圖樣有效避免於電阻器之上表面以及金屬 圖樣之下表面之間形成氧化物膜。 1 4.如申請專利範圍第1 3項之積體電路，其中該保 護膜有效避免在電阻器之側表面上形成氧化物膜。 -22- 1240419 (3) % 1 5 .如申請專利範圍第1 3項之積體電路，其中該基 底部分最好可包括一矽基底，覆蓋有一氧化矽膜。 1 6 ·如申請專利範圍第1 3項之積體電路，其中該電 阻器最好包括一選擇自 NiCr，TaN，CrSi2，CrSiN，CrSi 以及CrSiO之物質所製之薄膜。 1 7 ·如申請專利範圍第1 3項之積體電路，其中該金 屬圖樣最好包括一 S i N薄膜。 1 8.如申請專利範圍第1 3項之積體電路，其中該氧 · 化物圖樣最好係包括一氧化矽薄膜。 1 9 .如申請專利範圍第1 3項之積體電路，其中該保 護膜最號包括一電漿氮化物膜。 2 0.如申請專利範圍第13項之積體電路，其中該金 屬圖樣具有實質等於電阻器大小之尺寸。 2 1 .如申請專利範圍第1 3項之積體電路，其中該氧 化物圖樣具有較金屬圖樣之大小稍微大之大小。 22.如申請專利範圍第13項之積體電路，進一步包 修 含一側壁部分，位於氧化物膜之側表面以及保護膜之對應 表面之間。 2 3 .如申請專利範圍第2 2項之積體電路，其中該側 壁部分最好包括一氧化矽薄膜。 2 4.如申請專利範圍第22項之積體電路，其中該側 壁部分最好包括一非晶矽薄膜。 2 5 .如申請專利範圍第1 3項之積體電路，進一步包 含： -23- 1240419 (4) 一參考電壓產生器，經組構而產生一參考電壓； * 一比較器，經組構而自該參考電壓產生器接收該參考 電壓以及自該電阻器部分接收一分壓； 一電晶體，經組構而自該比較器接收一輸出電壓；以 及 一輸出端部，經組構而輸出由該電晶體接收之輸出電 壓， 其中該輸出電壓係根據分壓而控制。 φ 26. 如申請專利範圍第13項之積體電路，進一步包 含： 一輸入端部，經組構而提供一經偵測之電壓至電阻器 部分； 一參考電壓產生器，經組構而產生一參考電壓； 一比較器，經組構而自該參考電壓產生器接收該參考 電壓以及自該電阻器部分接收一分壓；以及 一輸出端部，經組構而輸出由該比較器所接收之輸出 · 電壓， 其中該輸出電壓係根據分壓而控制。 27. —種製造半導體裝置之方法，包含以下步驟： 提供一基底； 於該積體上覆蓋一下層絕緣層； 第一形成步驟，形成一電阻器物質於該下層絕緣層； 第二形成步驟，形成一金屬膜於該電阻器物質上； 第三形成步驟，形成一氧化物膜於該金屬膜上； -24- 1240419 (5) 將一光阻圖樣設置於該氧化物膜上； 第一圖樣步驟，使用該光阻圖樣作爲遮罩而使該氧化 物膜圖樣化而成爲氧化物圖樣； 移除光阻圖樣； 第二圖樣步驟，使用該氧化物圖樣作爲遮罩而將該金 屬膜圖樣化爲一金屬圖樣； 第三圖樣步驟，使用該氧化物圖樣作爲遮罩而將該電 阻器物質圖樣化爲一電阻器； φ 以一保護膜而覆蓋該氧化物圖樣、金屬圖樣、以及電 阻器。 28.如申請專利範圍第27項之方法，進一步包含以 下步驟： 弟四形成步驟’在移除步驟之後，形成覆蓋該氧化物 金屬膜以及該金屬膜之上之第二金屬膜；以及 第四圖樣步驟，將該第二金屬膜圖樣化於側壁部分， 其中該第二圖樣步驟以及第三圖樣步驟，額外使用該 · 側壁部分而作爲遮罩。 29·如申請專利範圍第27項之方法，其中該覆蓋步 驟較佳係使用CVD法。 30·如申請專利範圍第27項之方法，其中該第一形 成步驟較佳係使用濺射法。 31.如申請專利範圍第27項之方法，其中該第二形 成步驟較佳係使用CVD法。 32·如申請專利範圍第27項之方法，其中該第三形 -25· (6) " 1240419 r 成步驟較佳係使用CVD法。 * 33. 如申請專利範圍第27項之方法，其中該第一圖 樣步驟較佳係使用化學乾鈾刻法。 34. 如申請專利範圍第27項之方法，其中該移除步 驟較佳係使用電漿灰化法。 35. 如申請專利範圍第27項之方法，其中該第二圖 樣步驟較佳係使用化學乾蝕刻法。 36. 如申請專利範圍第27項之方法，其中該第二圖 φ 樣步驟較佳係使用各向同性法。 37. 如申請專利範圍第27項之方法，其中該第三圖 樣步驟較佳係使用化學乾鈾刻法。 38. 如申請專利範圍第27項之方法，其中該第三圖 樣步驟較佳係使用各向同性法。 39. 如申請專利範圍第27項之方法，其中該覆蓋步 驟較佳係使用CVD法。 40. 如申請專利範圍第28項之方法，其中該第四形 鲁 成步驟較佳係使用CVD法。 4 1.如申請專利範圍第28項之方法，其中該第四圖樣 步驟較佳係使用化學乾蝕刻法。 -26-