TWI232487B - Methods for making microwave circuits - Google Patents

Description

1232487 玖、發明說明： 【潑^明戶斤屬泛^饰^々員域^ 相關申請案 本申巧案係相關於John F· Casey等人與本案同曰申請 5 (代理人編號No· 1003 074· 8-1)之“在一介電質上製成一導體 的方法’及亦與本案同日申請(代理人編號Ν〇. ι〇〇3〇747-1) 之“在一基材上沉積一厚膜介電質的方法”。這些相關申請 案的内容併此附送參考。 發明領域 10 本發明係有關製造微波電路的方法。

【先前I 發明背景 微波電路以往係使用個別的薄膜構件（例如微帶或撓 曲微帶）來構建，其嗣會與一或多個主動電路晶粒組合於一 15機製的金屬封裝物中，一般稱之為“金磚’’(gold brick)。這 些機製的封裝物通常會造成最後完成電路之一大部份的成 本。為簡化該金磚的加工及改善阻抗匹配，該等薄膜構件 最好能與晶粒本身的厚度相同。但是，高頻微波電路會有 高功率…高功率會需要高散熱…高散熱需要很薄 的晶粒·· · 2〇薄晶粒需要薄的薄膜構件…薄的薄膜構件會造成易碎的基 材···而易碎的基材會導致低良率及高成本的處理。 【明内容;J 發明概要 本發明之一態樣係實施於第一種製造微波電路的方 1232487 法。該方法包含沉積一厚膜介電質於一接地面上，然後在 4厚月吴介電質上製成一導體。該厚膜介電質係先沉積一第 一層厚膜介電質於該接地面上，嗣以空氣乾燥該第一層俾 使溶劑逸出，以增加該第一層的多孔性。該第一層嗣會被 5爐内烘乾。然後，附加的厚膜介電層會被沉積在該第一層 頂上，且在沉積之後會被烘乾。所沉積的各層嗣會被烘烤。 本發明的另一態樣係實施於第二種製造微波電路的方 2。該方法包含沉積-介電質於一接地面上，騎在該介電 質上製成-導體。該導體係先沉積一導電厚膜於該介電質 10上，然後“半燒結，，(subsintering)該導電厚膜而來製成。在半 ^結之前或者之後，該導電厚膜會被_化來形成至少一 導體。又在半燒結之後，該導電厚膜會被钱刻來曝露該等 導體，且該等導體嗣會在全燒結溫度來被烘烤。 、本發明之再-態樣係實施於第三種製造微波電路的方 15法。該方法包含沉積-第一介電質於一接地面上，嗣在該 第"電質上製成-導體。然後該導體的阻抗會被測出， 並與-所需阻抗-起用來解出一第二厚膜介電質之乾印厚 度的公式。嗣該第二厚齡電f會被沉積在該導體和第一 介電質上’而使該導體包封在第一和第二介電質之間。然 2〇後，一接地屏蔽層會被沉積在第一與第二介電質上。 本毛月的又另悲、樣係實施於第四種製造微波電路的 方法。該方法包含沉積-第_介電質於一接地面上，制在 .亥第-介電質上製成一導體。一第二介電質廟會被沉積在 该導體與第-介電質上’而將該導體包封於第一與第二介 1232487 電質之間。最後，一接地屏蔽層會被丨）以一金屬有機物層 預塗該第一與第二介電質，然後2)沉積一厚膜接地屏蔽層 於該預塗層上，而來形成於第一和第二介電層上。 少部份順應匹配該等介電質的廓形為止 合物幕來印製一厚膜接地屏蔽層，而 本發明之最後態樣係實施於第五種製造微波電路的方 法。該方法包含沉積-第-介電質於一接地面丨，嗣在該 第一介電質上製成-導體。—第二介電質嗣會被沉積在該 導體與第—介電質上，而將該導體包封在第-與第二介電 貝之間。取後，一接地屏蔽層會被丨）將一聚合物幕置於第 一和第二介電質上，並對該聚合物幕施加壓力，直到其至 為止，然後2)透過該聚 而形成於該等第一和第 二介電質上。 本發明的其它實施例亦會被揭露。 圖式簡單說明 本i明之各實施例會被示於圖式中，其中： 第1圖不出第一種製造微波電路的方法； 沉積在一接地面上的第一層厚膜介電質

弟2圖示出 弟3圖示出

介電質上； 第7圖不出一導電厚膜沉積在一介電質上 第8圖為第7圖的截面圖； 1232487 中的導電厚膜在圖案化及蝕刻之 第9圖示出第7及8圖 後的狀態； 第10圖7F出第三種製造微波電路的方法； 5 fU圖示出—導體被包封在第-和第二介電質之間； 味囷二出測5式結構設在一微波電路旁邊； ”3圖示出第四種製造微波電路的方法； 第Θ示出來合物幕置設在第一和第二介電質上； 第15圖不出第五種製造微波電路的方法；及 第16圖示出-厚膜電阻被設在一微波電路附近。 10 【實綠方式】 本發明之詳細說明 第1、6、10、13及15圖乃示出用來製造微波電路的各 種方法。參閱以下說明將可清楚瞭解，該等方法係能以不 同的方式來組合。 15 第一種製造微波電路的方法係示於第1圖中。概括之， 忒方法100包含沉積1〇2 一厚膜介電層於一接地面上，再於 該厚膜介電質上製成104一導體。該厚膜介電質係先沉積 106—第一厚膜介電層於基材上，再以空氣乾燥1〇8該層來 使溶劑逸出，俾增加該層的多孔性，而來形成。該層嗣會 20在爐中以15() c來烘乾110。該第一層被沉積及乾燥之後， 添加的厚膜介電層會被沉積112在第一層頂上。在每一添加 層（包括表後'層）被沉積之後，該層即會被供乾。在全部各 層已被沉積且烘乾之後，所沉積的各層將會被烘烤丨14。 第2〜4圖乃示出上述方法之一應用例。第2圖示出一基 1232487 材200，其例如可為一40 mil的疊層氧化鋁陶瓷基材。該基 材200包含一接地面204設在其頂面上。但，該接地面亦可 在該基材的底面上，或甚至在該基材内部。於本說明書中， 該“接地面”乙詞係包括所有幾乎或完全覆蓋一表面的接地 5 面，以及針對一或多數特定導體形成接地面的接地線路。 依據第1圖的方法，有一第一層厚膜介電質202會被沉 積在接地面204上。於一實施例中，該介電質202係為可由 Heraeus Cermalloy 公司（24 Union Hill R〇ad? West Conshohocken，Pennsylvania，USA)購得之KQ CL-90-7858 10 介電質（一種玻璃介電質）。但，該介電質202亦可為其它的 介電質，尤其是，可為另一種KQ介電質，玻璃介電質，或 其它具有適當電性質的介電質。 KQ CL-90-7858塗料類似一種標準的厚膜膏槳；其介電 常數為3.95(相對地氧化铭陶瓷有9.6);損耗正切為2E-4 ;可 15 在一傳統的帶式爐内以850°C於空氣中來烘烤；在烘烤後會 呈透明的；並能與DuPont QG150之金相容（其可由1〇〇7

Market Street，Wilmington，Delaware，USA的 DuPont公司購 得）。該KQ CL-90-7858的低損耗及低介電常數會使其特別 適用於構建微波電路(例如微波傳輸線）。 20 KQ CL-90-7858可經由屏幕印刷來沉積在一基材 200/204上。貫務上，已發現在沉積前較好將Kq 稀釋為18·0±2·0的黏度，然後透過一不銹鋼屏幕(例如2〇〇網 目’ 1.6 mil線徑’ 0.8 mil乳膠）來印刷沉積該稀釋的介電質。 若所沉積的介電層202嗣立即被烘乾，則當其乾燥時會 1232487 易於龜裂。此相信係因為其所含帶的氣體在該介電層的内 部造成不正常的壓力所致。但，已發現該介電層的延長空 氣乾秌將倉b使溶劑由該層中逸出，而得增加該層的多孔 性。針對一沉積在鍍金氧化鋁陶瓷基材上的第一層 5 CL.7858介電質而言，若其具有約15 _的乾印厚度， 則當該層被爐内烘乾時，一至少45分鐘的空氣乾燥將能消 減其龜裂現象。而在空氣乾燥之後，該層2〇2即可接受標準 的爐内烘乾（例如在約150°C的最高溫度爐内乾燥約15分 鐘）。 10 在該第—層相介電層202被钱乾燥及爐内乾燥之 後，各添加的厚膜介電層3〇〇、302、304等亦可被沉積在第 -層頂面上(例如可利用如同將第—層厚膜介電層沉積在 基材上的私序來製成；參見第3圖）。各後續的介電層在次 層被/儿積之月）T接雙大約5分鐘的快速爐内烘乾。令該第 1S -層絲麟但並麵烘烤過的介Μ，將會使其比基材 200/204更具多孔性，又令各添加的介電層3⑻〜綱具有相 同的成分’將可在其相互之間形成比第—層搬和基材 200/204之間更強固的結合，該等添加的厚膜介電層通常不 需要延長的线乾燥，並可被省略⑽短製程時間。 2〇 在所有的厚膜介電層202、〜3〇4全部被沉積及乾燥 之後，該各層將會被烘烤（見第4圖之烤固的介電質獅）。若 該各層係為KQ CL-90-7858介電質，則可使用一般的厚膜烘 烤循環來進行烘烤(例如，該各層可在一傳統的帶式爐中以 約85(TC的最高溫度來空氣烘烤約10分鐘。一緩慢控制的升 1232487 溫亦可被加入而來充分地排氣並燒掉所有的有機物質。同 樣地，一緩慢控制的降溫亦可被用來防止基材破裂）。 10 15 當在烘烤時，所沉積之各介電層2〇2、3〇〇〜3〇4將會收 縮（即由於溶劑和有機黏劑被燒掉所致）。因此，一所需的介 電質最終厚度（或“烤印厚度” T2，如第4圖所示），僅:藉= 積足夠的介電層皿、3〇〇〜3〇4至—比該所需的最終介^質 厚度更大的乾印厚度（第3圖中的Tl)才可達成。例如，前述 的KQCL·9"858在独料，將會㈣至其原來未棋烤前 之厚度的大約60%左右。其它的介電質亦可能具有比此更 大或更小的收縮率，但該收縮率通f對—特定製造薇商之 特定產品係為固定-致的。所沉積各層的“乾印厚度，，及 印厚度1可使聽_微計或針尖測廓儀來測量。 當沉積自亥厚膜層時，—p rn m 与Μ層的高度能被控制到如何 精確係有其極限，且因後锖夕々厂 只之各厚膜層的沉積皆會加乘任 何厚膜高度變異的影響，故最 瑕好在某些情況下能沉積多 厚膜介電質直到超過所需的私r 、 , K心 的乾印厚度(Τ1)為止。一精確的 最終介電吳厚度(Τ2)嗣]可用客 用夕種方法來達成。其一方法传 在烘烤沉積層之前先將各沉 糸 日202、300〜304平坦化至— 所需的乾印厚度，並利用p主 ϋ的收縮率來達到最後的社 果。於此情況下，一可用的公 式係“乾印厚度=烤印厚度/收 縮率，，。針對一 10 mil厚的介 巧丨7子度/收 电為，亦可小心地使用一簡嚴 的剪切金屬隙片圖案來達到& $ 間早 、士士 J辦差±0.4 mil以内的最終屎 度。一種更為和確(但亦較昂音、 、 勺方法係將烤固層研磨至~ 所需的最終介電層厚度。以此士 i 方法，則一10 mil厚的介電層 20 1232487 可被控制在±0.1 mil以内的差異。該接地面嗣可被拋光來除 掉任何刮痕，或若該介電質係為KQCL-90-7858,則亦可再 烘烤來使該接地面及邊緣平滑化（即當再烘烤時，該KQ CL-90-7858將會作一小程度的重流）。 5 請注意，當對KQCL-90-7858介電質使用研磨法時，欲 得到約5 mil的最終（烤固）介電質厚度，則需要大約11 mil 的乾印厚度。 在將厚膜介電質400沉積於接地面204上之後，一導體 500可被設在該厚膜介電質400上（見第5圖）。舉例而言，該 10 導體可藉將一導電厚膜沉積在介電質400上（例如以屏幕印 刷、鏤版印刷或刃刮），嗣再圖案化及蝕刻該導電厚膜中的 導體而來形成。或者，該導體500亦得以第6圖所示的方法 來製成。 第6圖係示出第二種製造微波電路的方法。該方法600 15 包含沉積602—介電質於一接地面上，然後在該介電質上製 成604 —導體。 該導體係藉沉積606—導電厚膜於該介電層上，嗣再 “半燒結”608該導電厚膜，而來形成於該介電層上。於此所 述之“半燒結”係指一加熱製程會在某一溫度下來進行，該 20 溫度高於該導電厚膜的單純“乾燥”溫度，但低於其被指定 的“烘烤”溫度。 當在某些介電質上沉積某些導電厚膜時，該等導電厚 膜會與該等介電質反應而產生一介面層，其會比以相同的 導電厚膜沉積在例如疊層的氧化鋁陶瓷基材上更難以蝕 12 1232487 刻。但，已發現該半燒結將會造成一導電厚膜，其可藉化 學蝕刻來成功地圖案化。該半燒結的環境、溫度和時間應 要足以驅出並燒掉不必要的有機材料，而形成一黏結的， 但不完全凝固的導電膜。上述介面層的有害作用將可藉半 5 燒結來大大地減低。 半燒結會造成一種導電厚膜層其係足以阻抗化學蝕 J而叮七、良好地圖案化並儘量減少該介面層的範圍。今 介面層的實際形成係取決於複雜的固態擴散機制，其係高 度有賴於時間和溫度。儘量減少該介面層的範圍，使其= 10在忒導電厚膜中圖案化的導體被不良地過度蝕刻之前，能 於同一蝕刻程序中來被除去。 在该半燒結之前或者之後，該導電厚膜會被圖案化 來形成該等導體。又在半燒結之後，該導電厚膜會被麵刻 612來曝露料導體。料導體嗣會在全燒結溫度來被 15 614。 Ά 第4及7〜9圖係示出上述方法之一應用例。第4圖示出— 基材2〇〇，其例如可為一40 mil的疊層氧化鋁陶瓷基材。— 介電質400可呈任何結構被沉積在該基材2〇〇上，例可形成 一細窄伸長的凸堤而具有概呈梯形的截面。請參見第8圖， 20在一實施例中，該介電質係為KQCL-90-7858。但，該介電 質亦可為其它的介電質，尤其是，可為另-種KQ介電^ 玻璃介電質，或其它具有適當電性質的介電質。 、 如在第7及8圖中所示，-導電厚膜？〇〇會被沉積在介 質_上。該厚膜可用許多方式來沉積，包括屏幕印刷、 13 1232487 鏤版印刷，及刀刮等。在一實施例中，該導電厚膜包含金， 例如DuPont QG150。 該導電厚膜700係可僅沉積在介電層400上，或如第7 圖所示，亦可被沉積在該介電層400與基材200的各部份 5 上。如前所述，有些導電厚膜會與被疊覆的介電層作用， 而在該導電厚膜700與介電層400之間造成一介面層800，其 會比用相同的導電厚膜沉積在一基材上（例如疊層的氧化 I呂陶瓷基材）更難以餘刻。當以DuPont QG150沉積在KQ CL-90-7858上時即會形成此一介面層800。該介面層8〇〇可 10見於第8圖中，其係示出第7圖中之介電質400和導電厚膜 700的戴面。 若導體係在DuPont QG150被沉積於KQ CL-90-7858上 之後立即被圖案化及蝕刻於該QG150中，則蝕掉該介面層 800所需的時間將會長得足以造成該等圖案化導體的過度 15钱刻。即，該蝕刻時間可能會長得使該等圖案化導體的側 壁和邊緣亦被腐餘，而可能改變該等導體的所需阻抗。此 不良的導體蝕刻之影響，在當A)—導電厚膜700被沉積在二 或更多不同的材料上，且B)該導電厚膜傾向於會比其中之 一種材料更快地蝕刻時，將更為顯著。例如，沉積在氧化 2〇鋁陶瓷基材上的DuPont QG150會比沉積在KQ CL-90_7858 上的QG150更快地餘刻。 上I又所提到的問題係可藉在|虫刻之前先“半燒結，，該導 電厚膜700而來消減。如前所述，半燒結係為一種加熱處 理其處理溫度高於該導電厚膜的單純“乾燥，，溫度，但低 14 1232487 於製造者指定的“烘烤，，溫度。對沉積在KQ CL_9〇_7858上的 DuPcmtQGlSO而言，以725。(：至85〇。(：間的溫度來半燒結， 已被發現是有效❸，而在約7坑的溫度來半燒結約1〇分鐘 已被發現最為有效。 5 在該導電厚膜700被半燒結之後，將能充分地阻抗化學 蝕刻，而使該介面層800能在被圖案化於該導電厚膜7〇〇中 的任何導體900、902、904等過度蝕刻之前，會先被蝕掉。 以一適當時間和溫度來半燒結亦有助於均等化被沉積在二 不同材料（如氧化鋁陶瓷和KQ CL-90-7858)上的導電厚膜 10 蝕刻速率。 該各導體900〜904係可在半燒結之前或之後來被圖案 化於該導電厚膜7〇〇中，且，在半燒結之後，該導電厚膜7〇〇 可被#刻（例如以化學蝕刻）來曝露該等導體。請參見第9 圖’在#刻及任何必要的清理（如清洗或沖洗)之後，該等曝 15 露的導體900〜904將會被烘烤。就DuPont QG150導體而 言，其烘烤可在約850°C的高溫來進行。 第1〇圖示出又另一種製造微波電路的方法。該方法1〇〇〇 包含沉積1002—第一介電質4〇〇於一接地面204上，再於該介 電質400上形成1〇〇4一導體9〇〇(見第丨丨圖）。該第一介電質和 20導體可為厚膜（亦可為多層式厚膜），但並不一定要如此。 在沉積該第一介電質和導體之後，該導體700的阻抗會 被測量1006，而所測出的阻抗及一所需阻抗會被用來決定 一第二厚膜介電層的乾印厚度（第Η圖中的T3)。該第二厚 膜介電質1100嗣會被沉積1008在導體900與第一介電質400 15 1232487 上，而將該導體900包封在第一與第二介電質400與lioo之 間。然後一接地屏蔽層1102會被覆設1010在第一和第二介 電層上。可遥擇地’该接地屏蔽層1102得被導接於接地面 204 〇 5 在第10圖的方法之一實施例中，該第一與第二介電質 係為厚膜介電質而依第1圖的方法來沉積，且該導體亦為一 厚膜導體而以第6圖的方法來沉積。 該導體900的阻抗可利用時間領域反射測定法來測 量。雖在實際電路上之導體的阻抗可由該導體本身來測 10出’但5亥導體或周邊導體的結構可能會使該導體阻抗的直 接測量有所困難。或者例如，在不同裝置上之導體的不同 定位可能會使一阻抗測量裝置難以測量不同構態之導體的 阻抗。因此最好能與該微波電路同時地，並使用同一製程， 而來製成一測試結構1200，然後測出該測試結構1200的阻 I5抗，並假设遠導體900的阻抗相同。此一測試結構係示於第 12圖中。 若該導體900的測量阻抗小於一所需阻抗，則該第二厚 膜介電層1100的烤印厚度應要製得比第一厚膜介電層4〇〇 的烤印厚度更厚些。同樣的，若所測得的阻抗係大於所需 20阻抗，則第二厚膜介電層1100的烤印厚度應要製得比第一 厚膜介電層400的烤印厚度更薄些。一般而言，該第二介電 層1100的厚度可被調整為該測出阻抗與所需阻抗之偏差百 分比的兩倍。該第二介電層1100的適當“乾印，，厚度則可考 量上述的收縮率來決定，並亦可決定是否要使用更精確的 16 1232487 厚度研磨法。一電磁場解讀軟體程式亦可被用來決定所需 的烤印厚度。有兩種該等程式係為“hfss，，（高頻結構模擬 器），其是一種全3D的UNIX類程式，可由Agilent Technologies 公司購得（395 Page Mill Road，Palo Alto, 5 California，USA);及“Si8000”可由 Polar Instruments公司購 得(320 East Bellevue Avenue，San Mateo, California，USA) 〇 第13圖示出第四種的微波電路製造方法。如同第i〇圖 中的方法，該方法1300包含沉積1302—第一介電質400於一 接地面204上，再於該介電質400上形成1304—導體900(見 10第Π圖）。一第二介電質1100嗣會被沉積1300在該導體900 和第一介電質400上，而將該導體包封於第一和第二介電質 中。該第一和第二介電質，以及該導體皆可為厚膜(且可為 多層式厚膜），但並不一定要如此。 在該等介電質400、1100和導體900沉積之後，有一接 15 地屏蔽層1102會被覆設1308在該第一和第二介電質4〇〇、 1100上，並可導接於該接地面204。該接地屏蔽層1102係如 下來製成：1)以一金屬有機物層（例如ESL 8081-A，可由

Electro-Science Laboratories公司購得，其址為416 East Church Road，King of Prussia，Pennsylvania，USA)來預塗 20 1310該第一與第二介電質，再2)沉積1312 —厚膜接地屏蔽 層於該預塗層上。該接地屏蔽層1102可藉光將一聚合物幕 1400(見第14圖）覆蓋於該等介電質400、11〇〇上，並施加壓 力於該聚合物幕上，直到其至少部份地順應吻合該等介電 質的廓形為止，而來被形成於該預塗層上。該厚膜接地屏 17 1232487 蔽層1102嗣可透過該聚合物幕14〇〇來被印製。 在第13圖的方法之一實施例中，該第一和第二介電層 係為依據第1圖之方法來沉積的厚膜介電f，而該導體係為 依第6圖之方法所沉積的厚膜導體。 5 第13圖的方法可更包含在沉積一第二厚膜介電質之前 先測量該導體900的阻抗，並使用測得的阻抗與一所需阻抗 來解出一公式，以求得該第二厚膜介電質的乾印厚度。 第15圖示出第五種製造微波電路的方法。該方法15〇〇 包含沉積1502—第一介電質於一接地面2〇4上，再製成15⑽ 10 一導體900於該介電質上（見第16圖）。一第二介電質嗣會被 沉積1506在該導體與第一介電質上，而將該導體包封於第 一與第二介電層之間。該第一和第二介電質，以及該導體 皆可為厚膜（亦可為多層式厚膜），但不一定要如此。 在該等介電質和導體被沉積之後，一接地屏蔽層11〇2 15會被覆設I5⑽在第一與第二介電質上。該接地屏蔽層可如 下來製設··先將一聚合物幕丨400(見第14圖）置放1510在該等 介電質上。再施加壓力於該聚合物幕，直到其至少部份地 順應吻合該等介電質的廓形為止。該厚膜接地屏蔽層11 〇2 嗣可透過該聚合物幕1400來被印製。 20 在弟1 $圖的方法之一實施例中，該等第/和苐二介電 質係為依據第1圖的方法來沉積的厚膜介電層，而該導體係 為依第6圖之方法所製設的厚膜導體。 第15圖的方法更可包含：在沉積一第二厚膜介電質之 前，先測量該導體900的阻抗，再利用所測得的阻抗及一所 18 1232487 需阻抗來解m以求㈣第二㈣介電質的乾印厚 度0 5 10 如前所述，任何或全部第1、6、 10、13、15圖中所示 的方法皆可被組合。且，該任何方法亦可另外包含製成一 厚膜電阻1600鄰接該等介電質，其係如 聚合物幕置設於料介„上，2)施續力=聚合物幕 直到其至少部份地顧吻合該等介電質的轉為止，及3) 透過該聚合物幕來印製該厚膜電。請參見第關， 其中示出該厚膜電阻難，但未示出用以印製的聚合物 幕。該聚合物幕仙似於第丨圖所㈣聚合物幕剛，但具 有不同的孔隙。

雖在今日的製程中，聚合物幕已大部份被不銹鋼幕所 取代，但聚合物幕會特別適用來將接地屏蔽層或厚膜電阻 印製在凸起的介電質上方/附近，因為壓力可被施加於該聚 15合物幕使其多少能要順應吻合於該等介電質的廓形，故可 消減透過-孔幕來印製接地屏蔽層或厚膜電阻所可能產生 之厚度及對準失誤的問題，因該屏幕並不一定會盘要被印 製接地屏蔽層或厚膜電阻的表面齊平（或至少緊靠）。雖一厚 膜電阻亦可在置設陡,肖的介電f(即凸出於相關的部件中） 之月J來被印製，但如此而為可能會令該電阻器嗣在各製程 高溫下被重覆-再烘烤，故會使電阻值與其預定值造成不 可接受的變異。 專業人士在蒼閱上述說明之後將可瞭解，於第^、6、 10、13、15圖中所不的方法係可被用來構建傳輸線，例如 19 1232487 u波v、帶線、共面同軸線、及/或準同軸線（即沒有截面對 稱性的同軸線）等。該等傳輸線可依製程所允許地來儘量製 侍又薄又窄，但更薄又更窄的介電質會造成更細的導體， 而產生更多的導體損耗。 雖本發明之說明性及目前較佳的實施例已被詳細說明 如上，惟應可瞭解該等發明概念亦可被不同地實施和應 用而所附申凊專利範圍係欲予含括該等變化，除非被習 知技術所限。

【圖式簡皁說明】 第1圖不出第一種製造微波電路的方法； 第2圖不出沉積在一接地面上的第一層厚膜介電質； 第3圖不出〉儿積在第2圖之厚膜介電層上的附加厚膜介 電層； ' 15 =4圖不出第3圖中的厚膜介電層烘烤後的狀態； 第囷示出一導體沉積在第4圖的厚膜介電質上； 第6圖示出第二種製造微波電路的方法； 20 第7圖不出一導電厚膜沉積在一介電質上； 第8圖為第7圖的截面圖；第9圖示出弟7及8圖中的導電厚臈在 後的狀態； '

圖案化及钱刻之 第10圖示出第三種製造微波電路的方法； '窗八出導體被包封在第一和第二介電質之間 第囷示出一測试結構設在一微波電路旁邊； 第13圖示出第四種製造微波電路的方法； 20 1232487 第14圖示出一聚合物幕置設在第一和第二介電質上； 第15圖示出第五種製造微波電路的方法；及 第16圖示出一厚膜電阻被設在一微波電路附近。 【圖式之主要元件代表符號表】 100···製造方法 102〜114， 602〜614, 1002〜1010, 1302〜1312, 1502〜1512…各步驟 200…基材 202, 300, 302, 304, 1100…厚膜 介電層 204···接地面 400···烤固介電層 500, 900, 9〇2, 904···導體 600,1000,1300,1500···製造方法 700···導電厚膜 800···介面層 1102…接地屏蔽層 1200…測試結構 1400…聚合物幕 1600…厚膜電阻 21

Claims (1)

1232487 拾、申請專利範固： L 一種製造微波電路的方法，包含·· a) 藉以下步驟沉積—厚膜介電質於〆接地面上， 1 )>儿積一第一層厚膜介電質於該接地面上·， ^ u)工氣乾燥該第一層俾使溶劑逸出，以増加 該第一層的多孔性； 迅）爐内烘乾該第_層； iv)將添加的厚膜介電層沉積在第—層頂上， 並在該各層沉積之後予以爐内棋乾；及 V)烘烤所沉積之各層； b) 在該厚膜介電質上製成一導體。 ★申。月專利範圍第1項之方法，更包含以下列步驟靠近 該厚膜介電質來製成一厚膜電阻： a) 將-聚合物幕置設在該厚膜介電質上，並施壓力 於U物幕’細其至少部份地藝吻合該厚膜介電 質的廓形為止；及 b) 透過該聚合物幕來印製該厚膜電阻。 3·—種製造微波電路的方法，包含： a) 沉積一介電質於一接地面上；及 b) 以下列步驟在該介電質上製成一導體， i )在δ亥介電質上沉積一導電厚膜； ϋ)半燒結該導電厚膜； 扭）圖案化該導電厚膜來形成至少一導體； IV)在半燒結之後，蝕刻該導電厚膜以曝露該 22 1232487 1232487 5 10 5. 15 6. 20 至少一導體；及 V)以全燒結溫度來供烤 4.如申請專利範圍第3項的 的I ¥體 步驟來沉積： ，、㈣介電質係以下列 =積—第—層的厚膜介電質於該接地面上； 層的多孔性； 後—，以增加該第- c)爐内烘乾該第一層； 添加的厚膜介電層沉積在第 各層沉積之後予以爐内供乾；及 頁上並在该 幻烘烤所沉積之各層。 如申請專利範圍第3項的方法，更包 該厚臈介電質來製成—厚膜電阻： 〜驟罪近 a) 將-聚合物幕置設在該厚膜介電質上 於該聚合物幕，直到Α至小 、並細反力 質的廓形為止；及〃 7箱地順應吻合該厚膜介電 b) 透過該聚合物幕來印製該厚膜電阻。 種製造微波電路的方法，包含·· a) 沉積-第_介電f於—接地面上； b) 在第-介電f上製成_導體； 抗抗第測出的，^ 式以求件—苐二厚膜介電質的乾印厚声. d)將第二厚膜介電質沉積在該導體與第—^ 上，而將該導體包封在第一與第二介電質之間貝 23 ^2487 7·如η:和第-介電質上製成-接地屏蔽層。 申明專利乾圍第6項之古、、土 计 時間領域反射測定法來進行。〜、肖阻抗測量係使月 8.如申請專利範圍第6項 5 10 15 20 與該微波電路平行卜^其/該阻抗測量係在一 用來制構來進行，該結構係以 用采衣成该Μ波電路的同—製程來形成。 9_如申料利範15第6項之方法， -厚膜介電質。 -中6亥苐-介電質係為 1〇.如申請專利範圍第9項之方法，其中： )右所〜的導體阻抗係小於所需阻抗，則該第二 厚膜介電質的乾印厚戶合 、^一 度更厚；及 ^比弟—厚臈介電質的乾印厚 b) 若所測得的阻抗切所需 質的乾印厚度會比第_厚膜人㈣貝J第一尽膑”電 . 、"電貝的乾印厚度更薄。 11. 如申請專利範圍第6項之方法 更4 導電連接於該接地面。 更^將該接地屏蔽層 12. 如申請專利範圍第6項之方法，其巾 一 質的至少一者係以下列步驟來沉積：Λ σ弟一，1電 a)沉積—第—層的厚膜介電質於該接地面上； 層的多顿彻^增加該第一 c) 爐内烘乾該第_層； d) 將添加的厚膜介電屛 各層沉積之後予《爐内及第-層頂上，並在該 24 1232487 e)烘烤所沉積之各層。 更包含以下列步驟靠近 13·如申請專利範圍第6項之方法， 該厚膜介電質來製成-厚膜電阻： a)將一聚合物幕置設在該厚膜介電質上，並施壓力 於騎合物幕’直到其至少部份地順應吻合該厚 質的廓形為止；及 、 b)透過該聚合物幕來印製該厚膜電阻。 14· 一種製造微波電路的方法，包含·· 10 15 20

a) 沉積-第—介電質於_接地面上，· b) 在第一介電質上製成一導體； C)/儿積一第二介電質於該導體和第一介電質上，而 將該導體包封於第一與第二介電質之間；及、 句以下列步驟在第一和第二介電質上形成 屏蔽層； 1 )以一金屬有機物層來預塗該第一和第二介 電質；嗣再 ；ί

ii)>儿積一厚膜接地屏蔽層於該預塗層上。 15·如申請專利範圍第14項之方法，其中該第二介電質係為 -厚膜介電質’該方法更包含在沉積該第二厚膜介電質 之如，測1该導體的阻抗，並使用測得的阻抗與所需阻 抗來解出一公式以求取該第二厚膜介電質的乾印厚度。 Μ.如申請專利範圍第14項之方法，其中該第一和第二介電 質的至少一者係以下列步驟來沉積： a)沉積一第一層的厚膜介電質於該接地面上； 25 1232487 以增加該第一 b)空氣乾燥該第一層俾使溶劑逸出 層的多孔性； c)爐内烘乾該第一層； 5 d) 將添加的厚膜介電層沉積在第 各層沉積之後予以爐内烘乾；及 e) 烘烤所沉積之各層。 17.如申請專利範圍第14項之方法，其中 蔽層係包含： 一層頂上，並在該 沉積該厚膜接地屏 a) 將-聚合物幕置設在該厚膜介電質上，並施麼力 1〇於該聚合物幕’直到其至少部份地順應吻合該厚膜介電 質的廓形為止；及 |電 b) 透過該聚合物幕來印製該厚膜接地屏蔽層。 18.如申請專利範圍第14項之方法，更包含以下列步驟靠近 ^亥專電負來製成一厚膜電阻·· 5 a)將—聚合物幕置設在該厚膜介電質上，並施虔力 於該聚合物幕’直到其至少部份地順應吻合該厚膜介電 質的廓形為止；及 b)透過δ亥聚合物幕來印製該厚膜電阻。 19· 一種製造微波電路的方法，包含·· a) 沉積-第-介電質於_接地面上； b) 在該第一介電質上製成一導體； C)/儿積一第二介電質於該導體和第一介電質上，而 將該導體包封於第一和第二介電質之間；及 d)以下列步驟在第一和第二介電質上製成_接地 26 1232487 屏蔽層： i )將一聚合物幕置設在該第一和第二介電質 上，並施壓力於該聚合物幕，直到其至少部份地順應吻 合該等介電質的廓形為止；及 5 ii)透過該聚合物幕來印製一厚膜接地屏蔽層。 20.如申請專利範圍第19項之方法，其中該第二介電質係為 一厚膜介電質，該方法更包含在沉積該第二厚膜介電質 之前，測量該導體的阻抗，並使用測得的阻抗與所需阻 抗來解出一公式以求取該第二厚膜介電質的乾印厚度。 10 21.如申請專利範圍第19項之方法，其中該第一和第二介電 質的至少一者係以下列步驟來沉積： a) 沉積一第一層的厚膜介電質於該接地面上； b) 空氣乾燥該第一層俾使溶劑逸出，以增加該第一 層的多孔性； 15 c)爐内烘乾該第一層； ， d) 將添加的厚膜介電層沉積在第一層頂上，並在該 各層沉積之後予以爐内烘乾；及 e) 烘烤所沉積之各層。 22.如申請專利範圍第19項之方法，更包含以下列步驟靠近 20 該等厚膜介電質來製成一厚膜電阻： a) 將一聚合物幕置設在該厚膜介電質上，並施壓力 於該聚合物幕，直到其至少部份地順應吻合該厚膜介電 質的廓形為止；及 b) 透過該聚合物幕來印製該厚膜電阻。 27