TWI224819B - Manufacturing method of shallow trench isolation structure - Google Patents
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1224819 五、發明說明(1) 【發明所屬之技術領域】 本發明是有關於一種半導體製程,且特別是有關於一 種淺溝渠隔離結構的製造方法。 【先前技術】 在半導體元件之積集度日趨緊密的今日,元件之間的 隔離變得十分重要,為防止相鄰的元件發生短路,通常會 在其間加入隔離層。此隔離層之製作,在傳統上,較普遍 的技術係為區域局部氧化法(L 0 C 0 S ),此方法能夠以較低 的成本’獲得信賴度南且有效之元件隔離結構。然而’區 域局部氧化法仍具有多項缺點,包括由應力之產生所衍生 出之相關問題,以及LOCOS場隔離結構之周圍鳥嘴區 (Bird’s Beak)的形成等。其中,鳥嘴區之形成對元件積 集度之提升是最不利的。有鑑於此,係發展出其他之元件 隔離方法。現今較常使用的方法之一,係為淺溝渠隔離結 構製程。 第1 A圖至第1 C圖是繪示習知一種淺溝渠隔離結構之製 造流程剖面示意圖。請參照第1 A圖,提供依序形成有墊氧 化層(Pad Oxide Layer)102 罩幕層(Mask Layer)104 的基 底1 0 0,其中罩幕層1 0 4係由氮化矽層1 0 1與氧化矽層1 0 3所 構成。接著,蝕刻罩幕層1 0 4、墊氧化層1 0 2與基底1 0 0, 以形成溝渠1 0 6。 接著,請參照第1 B圖,進行熱氧化製程,以於溝渠 106之表面上形成氧化石夕襯層(Liner Oxide Layer)108。 之後,於基底1 0 0上沉積一層至少填滿溝渠1 0 6之氧化矽絕
12335twf.ptd 第8頁 1224819 五、發明說明(2) 緣層1 1 0。 然後’請參照第1 c圖,以氮化矽層1 0 1為研磨終止 層’進行化學機械研磨(Chemical Mechanical Pol i sh i ng, CMP)製程,以移除溝渠丨〇6以外之絕緣層1 1 〇 與氧化矽層1 0 3,而形成絕緣層1 1 〇 a。繼之,進行濕式蝕 刻製程,以移除罩幕層1 〇 4與墊氧化層1 〇 2。 然而’在移除罩幕層1 〇 4與墊氧化層1 0 2的過程中,濕 式蝕刻製程所使用之蝕刻液會侵蝕絕緣層1 1 〇 a,而造成溝 渠1 0 6之邊角處凹陷(D i v 〇 t) 1 1 2。此凹陷1 1 2會累積電荷, 繼之在積體電路中造成元件之次啟始漏電流 (Sub-Threshold Leakage Current),而造成所謂的頸結 效應(Kink Effect)或是閘極誘導汲極漏電(Gate Induced Drain Leakage,GIDL)效應,進而使得元件的可靠度與良 率降低。 雖然目前係發展出數種能夠解決上述之凹陷問題的方 法,其例如是利用回蝕刻,以使罩幕層内縮 (Pull-Back),來避免上述問題的發生。或是利用襯層之 形成,來修補因姓刻溝渠所造成的缺陷,並且同時使該處 之應力獲得釋放,以改善上述的問題。然而,隨著元件尺 寸愈來愈小,以及元件特性規格日趨嚴格,上述之補救方 式已無法滿足未來產品的需求。因此,如何有效地改善上 述之凹陷的問題,並且避免元件漏電,已成為9〇及90次奈 米(Sub-90nm Technology Node)製程中,重要的製程能力 指標之一。
12335twf.ptd 第9頁 1224819 五、發明說明(3) 【發明内容】 有鑑於此,本發明的目的就是在提供一種淺溝渠隔離 結構的製造方法,以解決在習知製程中,易於溝渠邊角處 產生凹陷的問題。 本發明的再一目的是提供一種淺溝渠隔離結構的製造 方法,以使得所填入之絕緣層具有較佳之緻密度。 本發明提出一種淺溝渠隔離結構的製造方法,此方法 係先提供基底,且此基底上係已形成有圖案化之墊氧化層 與罩幕層,以及於此基底中係已形成有至少一溝渠,而且 此墊氧化層與此罩幕層係暴露出此溝渠。之後,於溝渠的 表面上形成襯層。接著,進行高密度電漿化學氣相沈積 (High Density Plasma Chemical Vapor Deposition , H D P - C V D )製程,以於基底上形成至少填滿溝渠之絕緣層。 其中,此高密度電漿化學氣相沈積製程包括第一階段製程 以及第二階段製程,且此第二階段製程的偏壓射頻功率大 於此第一階段製程的偏壓射頻功率,而且其沈積/蝕刻比 小於第一階段製程的沈積/蝕刻比。之後,移除溝渠以外 之絕緣層。繼之,移除罩幕層。然後,移除墊氧化層。 本發明提出一種淺溝渠隔離結構的製造方法,此方法 係先提供基底,且此基底上係已形成有圖案化之墊氧化層 與罩幕層,以及於此基底中係已形成有至少一溝渠,而且 此墊氧化層與此罩幕層係暴露出此溝渠。然後,對罩幕層 進行回蝕刻製程,以使此罩幕層内縮移(Pul 1-Back)。之 後,於溝渠的表面上形成襯層。接著,進行高密度電漿化
12335twf.ptd 第10頁 1224819 五、發明說明(4) 學氣相沈積製程,以於基底上形成至少填滿溝渠之絕緣 層。其中,此高密度電漿化學氣相沈積製程包括第一階段 製程以及第二階段製程,且此第二階段製程的偏壓射頻功 率大於此第一階段製程的偏壓射頻功率,而且其沈積/ # 刻比小於第一階段製程的沈積/蝕刻比。之後,移除溝渠 以外之絕緣層。繼之,移除罩幕層。然後,移除墊氧化 層。 由於本發明之淺溝渠隔離結構的製造方法,在進行第 二階段之高密度電漿化學氣相沈積製程時,其偏壓射頻功 率大於第一階段製程的偏壓射頻功率,以及/或是其沈積/ 蝕刻比小於第一階段製程的沈積/蝕刻比,因此所填入之 絕緣層具有較佳的緻密度。而且,由於所填入之絕緣層其 品質較佳,因此,因移除罩幕層與墊氧化層而於溝渠邊角 所產生之凹陷程度較為輕微,甚至不會產生凹陷。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 【實施方式】 第2 A圖至第2 F圖所示,其繪示依照本發明一較佳實施 例的一種淺溝渠隔離結構之製造流程剖面示意圖。 請參照第2 A圖,本發明之淺溝渠隔離結構的製造方法 係先提供基底2 0 0。然後,於基底2 0 0上依序形成全面性的 墊氧化層202與罩幕層204。其中,墊氧化層202的材質例 如是氧化石夕,而其形成方法例如是進行熱氧化製程,而形
12335twf.ptd 第11頁 1224819 五、發明說明(5) 成之。另外,在本實施例中,罩幕層2 0 4係由下層之氮化 石夕層201與上層之氧化石夕層203所構成。其中,氮化石夕層 2 0 1的形成方法例如是進行化學氣相沉積製程,而形成 之。此外,氧化矽層2 0 3的形成方法例如是利用四乙基矽 酸酯(Tetra-Ethyl-Ortho-Silicate,TEOS)來進行化學氣 相沈積製程,而於氮化矽層2 0 1上形成之。另外,在另一 較佳實施例中,罩幕層2 0 4例如是僅由氮化矽層2 0 1所構 成。 接著,請參照第2 B圖,圖案化氧化矽層2 0 3、氮化矽 層201與墊氧化層202,以暴露出預定形成溝渠處之基底 2 0 0表面。然後,以圖案化之氧化矽層2 0 3、氮化矽層2 0 1 與墊氧化層2 0 2為蝕刻罩幕,蝕刻基底2 0 0,以形成溝渠 2 0 8 ° 之後,請繼續參照第2 B圖,於溝渠2 0 8的表面上形成 襯層2 1 0。其中,襯層2 1 0的材質例如是氧化矽,而其形成 方法例如是進行熱氧化製程,而形成之。值得一提的是, 於此所形成之襯層2 1 0可以使得溝渠2 0 8之邊角圓化,進而 使得應力能夠獲得釋放。此外,所形成之襯層2 1 0還能夠 修補在上述蝕刻溝渠2 0 8的蝕刻製程中,對基底2 0 0所造成 之損傷。 接著,請參照第2 C圖,進行高密度電漿化學氣相沈積 製程之第一階段製程,以形成絕緣保護層2 1 2,且絕緣保 護層2 1 2係覆蓋住基底2 0 0上已形成之結構。其中,絕緣保 護層2 1 2的材質例如是氧化矽。此外,高密度電漿化學氣
12335twf.ptd 第12頁 1224819 五、發明說明(6) 相沈積製程之偏壓射頻功率例如是小於2 5 0 0瓦,其較佳例 如是介於9 0 0至2 5 0 0瓦。另外,沈積/蝕刻比例如是大於 1 〇,其較佳例如是介於1 〇至2 0之間。 值得一提的是,此高密度電漿化學氣相沈積製程之所 使用之偏壓射頻功率係用以控制電漿方向性,並提供轟擊 (Bombardment),而使得高密度電漿化學氣相沈積機台同 時具有沈積和蝕刻效果。而且,利用此高密度電漿化學氣 相沈積製程所形成之絕緣保護層2 1 2,可以覆蓋住基底2 0 0 上已形成之結構,如此可以避免這些結構遭受後續之第二 階段的高密度電漿化學氣相沈積製程的損傷。 接著,請參照第2 D圖,進行高密度電漿化學氣相沈積 製程之第二階段製程,以於基底2 0 0上形成至少填滿溝渠 2 0 8之絕緣層2 1 4。其中,絕緣層2 1 4的材質例如是與絕緣 保護層2 1 2相同,其例如是氧化矽。此外,高密度電漿化 學氣相沈積製程之偏壓射頻功率例如是大於2 5 0 0瓦,其較 佳例如是介於2 5 0 0至3 3 0 0瓦。另外,沈積/蝕刻比例如是 小於1 0,其較佳例如是介於5至1 0之間。 同樣地,在此所進行之高密度電漿化學氣相沈積製 程,其所使用之偏壓射頻功率係用以控制電漿方向性,並 提供轟擊,而使得高密度電漿化學氣相沈積機台同時具有 沈積和蝕刻效果。而且,由於第二階段製程所使用之偏壓 射頻功率大於第一階段製程的偏壓射頻功率,且其沈積/ 蝕刻比小於第一階段製程的沈積/蝕刻比,因此其轟擊效 果會大於第一階段製程之轟擊效果,進而使得所沈積之絕
12335twf.ptd 第13頁 1224819 五、發明說明(7) 緣材料其緻密度較佳。除此之外,雖然第二階段製程之沈 積/蝕刻比小於第一階段製程之沈積/蝕刻比,但是由於此 比值之減少是由於#刻速率增大所致,亦即沈積速率不會 受到影響,因此不會影響製程之產能。 之後,請參照第2 E圖,移除溝渠2 0 8以外之絕緣層2 1 4 與絕緣保護層2 1 2,且在本實施例中,此移除步驟更包括 將氧化矽層2 0 3 —併移除。其中,移除的方法例如是以氮 化矽層2 0 1為研磨終止層,進行化學機械研磨製程,而移 除之,並且形成包括有絕緣層2 1 4 a與絕緣保護層2 1 2 a之絕 緣填充層2 1 6。 繼之,請繼續參照第2 E圖,移除氮化矽層2 0 1。其中 移除的方法例如是使用熱鱗酸(Η 〇 t P h 〇 s p h 〇 r i c A c i d )作 為蝕刻劑,以進行濕式蝕刻製程而移除之。然後,移除墊 氧化層2 0 2。其中移除的方法例如是使用氫氟酸(HF ) 作為 蝕刻劑,以進行濕式蝕刻製程而移除之。值得注意的是, 由於先前所沈積之絕緣層2 1 4 (即絕緣填充層2 1 6 )其品質較 佳,因此在移除氮化矽層2 0 1與墊氧化層2 0 2時,於溝渠 208之邊角處所產生之凹陷程度較為輕微(甚至不會產生凹 陷)。 此外,在另一較佳實施例中,在形成溝渠2 0 8之後(如 第2A圖所示),以及在形成襯層210之前(如第2B圖所示), 更包括對罩幕層2 0 4進行回蝕刻製程,以得到如第2 F圖所 示之結構。其中,回蝕刻製程可使得罩幕層2 0 4與墊氧化 層2 0 2内縮移。關於此回蝕刻製程之詳細說明是,此回蝕
12335twf.ptd 第14頁 1224819 五、發明說明(8) 製程主要是以移除溝渠2 0 8之開口側壁處的部分氮化矽層 2 0 1為主,不過由於蝕刻液亦會同時對氧化矽層2 0 3與墊氧 化層202造成程度不一的侵蝕,因此會造成氧化矽層203、 氮化矽層201與墊氧化層202程度不一之内縮移,進而裸露 出溝渠2 0 8邊角處之基底2 0 0表面。如此將有助於後續之填 溝製程,並且有助於溝渠208之邊角圓化(Corner R〇u n d i n g )。當然,在回#刻之後,亦同樣地繼續進行第 2 C圖至第2 E圖之製程,以完成淺溝渠隔離結構。 為了證明本發明確實可以改善溝渠之邊角處凹陷的問 題,並且減少元件漏電之發生,以下係使用不同之偏壓射 頻功率來進行上述之沈積製程’並將所得之晶圓進行接面 漏電量之量測,其結果如第3圖所示。 第3圖所示,是繪示使用不同之偏壓射頻功率來進行 沈積製程所得之不同編號之晶圓其接面漏電量之量測結果 圖。其中橫軸係表示所量測之晶圓標號,縱軸係表示接面 漏電量(單位:安培),且在第3圖中,所區分之4個區域係 表示利用習知之偏壓射頻功率與本發明之偏壓射頻功率所 得之晶圓其接面漏電量之量測結果,由左至右係分別為正 常偏壓射頻功率(習知)、高偏壓射頻功率(本發明)、正常 偏壓射頻功率(習知)以及正常偏壓射頻功率(習知)。 由第3圖之量測結果可知,利用本發明之高偏壓射頻 功率所得之晶圓,其接面漏電量係小於全程利用正常偏壓 射頻功率所得之晶圓其接面漏電量。因此,本發明的方法 的確能夠提升所沈積之絕緣層的緻密度,進而有效改善習
㈣ U
12335twf.ptd 第15頁 1224819 五、發明說明(9) 知之漏電的問題。 另外,在移除罩幕層與墊氧化層之後,係利用掃描式 電子顯微鏡對所得之淺溝渠隔離結構進行攝影,其所得之 照片圖如第4 A圖與第4 B圖所示。其中,第4 A圖是使用習知 之正常偏壓功率進行淺溝渠隔離結構的製程所得之淺溝渠 隔離結構的照片圖,而第4 B圖是使用本發明之高偏壓功率 進行淺溝渠隔離結構的製程所得之淺溝渠隔離結構的照片 圖。 由第4 A圖與第4 B圖可知,利用本發明之高偏壓射頻功 率所得之淺溝渠隔離結構,其在溝渠邊角之凹陷4 0 2,相 較習知的凹陷4 0 0確獲得改善。之後,更進一步對溝渠邊 角所產生之凹陷4 0 0、4 0 2進行深度之量測。其中,利用正 常偏壓射頻功率所得之淺溝渠隔離結構,在溝渠邊角之凹 陷4 0 0的深度約為1 6 0 . 7埃,而利用本發明之高偏壓射頻功 率所得之淺溝渠隔離結構,在溝渠邊角之凹陷4 0 2的深度 卻僅有7 3埃。因此,本發明的方法的確能夠有效改善習知 於溝渠邊角產生凹陷的問題。 綜上所述,本發明至少具有下面的優點: 1 .由於本發明之淺溝渠隔離結構的製造方法,在進行 第二階段之高密度電漿化學氣相沈積製程時,其偏壓射頻 功率大於第一階段製程的偏壓射頻功率,以及/或是其沈 積/蝕刻比小於第一階段製程的沈積/蝕刻比,因此所填入 之絕緣層具有較佳的緻密度。而且,由於所填入之絕緣層 其品質較佳,因此,因移除罩幕層與塾氧化層而於溝渠邊
12335twf.ptd 第16頁 1224819 五、發明說明(ίο) 角所產生之凹陷程度較為輕微,甚至不會產生凹陷。 2 .使用本發明之高密度電漿化學氣相沈積法,不但可 以沈積緻密度較佳的絕緣層,還可以改善此高密度電漿化 學氣相沈積法的填溝(Gap Fi 1 1 )能力。 3 .本發明並不只限於二步驟之高密度電漿化學氣相沈 積製程的應用,其亦可應用於二步驟以上之高密度電漿化 學氣相沈積製程。亦即,只需在二步驟以上之高密度電漿 化學氣相沈積製程的最後一步驟採用本發明之第二階段之 製程參數,即可形成緻密度較佳之絕緣層。 4.在本發明之高密度電漿化學氣相沈積製程中,雖然 第二階段製程之沈積/蝕刻比小於第一階段製程之沈積/蝕 刻比,但是由於此比值之減少是由於#刻速率增大所致, 亦即沈積速率不會受到影響,因此不會影響製程之產能。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍内,當可作些許之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
12335twf.ptd 第17頁 1224819 圖式簡單說明 第1 A圖至第1 C圖是習知的一種淺溝渠隔離結構之製造 流程剖面示意圖。 第2 A圖至第2 F圖是依照本發明之一較佳實施例的一種 淺溝渠隔離結構之製造流程剖面示意圖。 第3圖是使用不同之偏壓射頻功率來進行沈積製程所 得之不同編號之晶圓其接面漏電量之量測結果圖。 第4 A圖與第4 B圖是利用掃描式電子顯微鏡對所得之淺 溝渠隔離結構進行攝影所得之照片圖,其中第4 A圖是使用 習知之正常偏壓功率進行淺溝渠隔離結構的製程所得之淺 溝渠隔離結構的照片圖,第4 B圖是使用本發明之高偏壓功 率進行淺溝渠隔離結構的製程所得之淺溝渠隔離結構的照 片圖。 【圖式標 記說曰/ Η 100 >200 基 底 101 >20 1 氮 化 矽 層 102 > 202 墊 氧 化 層 103 > 203 氧 化 矽 層 104 、204 罩 幕 層 106 >208 溝 渠 108 >210 襯 層 110、2 1 4、2 1 4 a :絕緣層 112 、400 、402 :凹陷 2 1 2、2 1 2 a :絕緣保護層 2 1 6 :絕緣填充層
12335twf.ptd 第18頁
Claims (1)
1224819 六、申請專利範圍 1. 一種淺溝渠隔離結構的製造方法,包括: 提供一基底,該基底上係已形成有圖案化之一墊氧化 層與一罩幕層,以及於該基底中係已形成有至少一溝渠, 且該墊氧化層與該罩幕層係暴露出該溝渠; 於該溝渠的表面上形成一襯層; 進行一高密度電漿化學氣相沈積製程,以於該基底上 形成至少填滿該溝渠之一絕緣層,其中該高密度電漿化學 氣相沈積製程包括一第一階段製程以及一第二階段製程, 且該第二階段製程的偏壓射頻功率大於該第一階段製程的 偏壓射頻功率,而且該第二階段製程的沈積/蝕刻比小於 該第一階段製程的沈積/蝕刻比; 移除該溝渠以外之該絕緣層; 移除該罩幕層;以及 移除該墊氧化層。 2. 如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該第一階段製程的偏壓射頻功率係介於9 0 0 至2 5 0 0瓦之間。 3. 如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該第二階段製程的偏壓射頻功率係介於2 5 0 0 至3 3 0 0瓦之間。 4. 如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該第一階段製程的沈積/蝕刻比係介於1 〇至 2 0之間。 5. 如申請專利範圍第1項所述之淺溝渠隔離結構的製
12335twf.ptd 第19頁 1224819 六、申請專利範圍 造方法,其中該第二階段製程的沈積/蝕刻比係介於5至1 0 之間。 6 .如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該第二階段製程的偏壓射頻功率係介於2 5 0 0 至3 3 0 0瓦之間,且該第二階段製程的沈積/蝕刻比係介於5 至1 0之間。 7.如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該絕緣層的材質包括氧化矽。 8 .如申請專利範圍第1項所述之淺溝渠隔離結構的製 造方法,其中該罩幕層係由下層之一氮化矽層與上層之一 氧化;5夕層所構成。 9 .如申請專利範圍第8項所述之淺溝渠隔離結構的製 造方法,其中在移除該溝渠以外之該絕緣層的步驟中,更 包括移除該氧化矽層。 1 0. —種淺溝渠隔離結構的製造方法,包括: 提供一基底,該基底上係已形成有圖案化之一墊氧化 層與一罩幕層,以及於該基底中係已形成有至少一溝渠, 且該墊氧化層與該罩幕層係暴露出該溝渠; 對該罩幕層進行一回#刻製程,以使該罩幕層内縮移 (Pull-Back); 於該溝渠的表面上形成一襯層; 進行一高密度電漿化學氣相沈積製程,以於該基底上 形成至少填滿該溝渠之一絕緣層,其中該高密度電漿化學 氣相沈積製程包括一第一階段製程以及一第二階段製程,
12335twf.ptd 第20頁 1224819 六、申請專利範圍 且該第二階段製程的偏壓射頻功率大於該第一階段製程的 偏壓射頻功率,而且該第二階段製程的沈積/蝕刻比小於 該第一階段*製程的沈積/蝕刻比; 移除該溝渠以外之該絕緣層; 移除該罩幕層;以及 移除該塾氧化層。 1 1.如申請專利範圍第1 〇項所述之淺溝渠隔離結構的 製造方法,其中該第一階段製程的偏壓射頻功率係介於 9 0 0至2 5 0 0瓦之間。 1 2 .如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該第二階段製程的偏壓射頻功率係介於 2 5 0 0至3 3 0 0瓦之間。 1 3.如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該第一階段製程的沈積/蝕刻比係介於1 0 至2 0之間。 1 4.如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該第二階段製程的沈積/蝕刻比係介於5至 1 0之間。 1 5.如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該第二階段製程的偏壓射頻功率係介於 2 5 0 0至3 3 0 0瓦之間,且該第二階段製程的沈積/蝕刻比係 介於5至1 0之間。 1 6.如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該絕緣層的材質包括氧化矽。
12335twf.ptd 第21頁 1224819 六、申請專利範圍 1 7.如申請專利範圍第1 0項所述之淺溝渠隔離結構的 製造方法,其中該罩幕層係由下層之一氮化矽層與上層之 一氧化矽層所構成,且該回蝕刻製程係移除該溝渠之開口 側壁處的部分該氮化矽層。 1 8 .如申請專利範圍第1 7項所述之淺溝渠隔離結構的 製造方法,其中在移除該溝渠以外之該絕緣層的步驟中, 更包括移除該氧化矽層。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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TW93101487A TWI224819B (en) | 2004-01-20 | 2004-01-20 | Manufacturing method of shallow trench isolation structure |
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---|---|
TWI224819B true TWI224819B (en) | 2004-12-01 |
TW200525639A TW200525639A (en) | 2005-08-01 |
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ID=34570483
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---|---|---|---|
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Country Status (1)
Country | Link |
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Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |