TW594742B - Semiconductor memory device - Google Patents

Description

594742 玖、發明說明 【發明所屬之技術領域】 本發明係關於半導體記憶裝置；特別係關於需要更新動 作的半導體記憶裝置。 【先前技術】 半導體記憶裝置代表性之一的DRAM(Dynamic Random A c c e s s M e m o r y，動態隨機存取記憶體）係記憶體單兀由一 個電晶體與一個電容器所構成，因爲記憶體單元本身構造 較爲單純，因此最適於半導體元件的高集聚化與大電容量 化，而被使用於各種系統中。所以截至目前爲止，有配合 著使用DRAM的系統性能、用途、規模等，而開發出各種 形式的DRAM。 近年，電腦的半導體記憶裝置，主要乃利用同步動態隨 機存取記憶體（Synchronous Dynamic RAM ; SDRAM)。 SDRAM 係利用將字元線啓動的啓動指令（Activated c 〇 m m a η d ; A C T指令）以及將感測放大器中所儲存之値予以 讀取的讀取指令（RD指令）的組合，而執行資料的讀取動 作。SDRAM爲執行連續輸出複數行位址資料的叢發動作， 而對同一字元線連續輸入RD指令的情況時，便可進行高 速的動作。 再者，在小規模的系統中，有利用模擬 SRAM(Static R a n d 〇 m A c c e s s M e m 〇 r y，靜態隨機存取記憶體）之情況。模 擬SRAM在基本上乃屬於DRAM，不需要位址的多工器輸 入，且不需要更新動作，因此可從利用的系統端當作 5 312/發明說明書(補件)/92-07/92109313 594742 SDRAM而進行控帋[j。 再者，與DRAM共同爲代表性半導體記憶裝置之〜的 SRAM，係屬於不需要DRAM中不可或缺之更新動作的 RAM。就SRAM因爲不需要更新動作而消耗功率變少，且 不需要更新動作的觀點而言，亦可期待其高速化、，但~ @ 在SRAM中，從指定位址之後至資料輸出於外部爲止間的 資料讀取所耗時間並不算短。 所以，可施行高速動作的S RAM已知有如管線爆發模式 SRAM(Pipelined Burst SRAM，PBSRAM)。PBSRAM 可進行 習知一般SRAM不可能進行的連續管線式動作，因此相較 於習知SRAM，可進行高速的動作。 含有上述SDRAM的DRAM，記憶體單元係由1個電晶 體及1個電容器所構成，因爲其構造單純，因此可謂最適 於半導體元件之高集聚化與大電容量化。但是，在具有此 種優點的另一方面，DRAM —般均不傾向於高速化。 亦即，在DRAM的記憶體單元中，相當於記憶資料的電 容器電荷因各種原因而遺漏並逐漸喪失。換句話說，其隨 時間而喪失記億資料。因此，在DRAM中，於記憶資料喪 失之前便暫時讀取記憶資料並寫入的更新動作乃屬不可或 缺的。 在此更新動作中，DRAM並無法接收來自外部的控制指 令，而在控制指令的接收上產生等待時間。若對全部的記 憶體單元同時統籌地進行更新動作，則因爲無法接收來自 外部的控制指令之期間變長，爲此更新動作一般便以字元 6 312/發明說明書(補件)/92-07/92109313 594742 線單位進行。 但是，更新動作乃由位元線對的預充電、從位元線對的 資料讀取、利用感測放大器的放大、以及資料寫入之一連 串動作所構成，習知更新動作因爲連續執行該等一連串動 作，因此即便更新動作以字元線單位執行，在此期間內並 無法接收來自外部的控制指令，甚至於產生在達成高速化 上所無法忽略的等待時間。 再者，如上述，習知SDRAM具有上述更新動作的問題， 雖企圖利用爆發動作而達成動作速度的高速化，但是爲了 可進行此爆發動作，必須使所對應的字元線已然呈啓動狀 態，或者必須由利用SDRAM的系統端針對其他字元線是 否已被啓動進行辨識。換句話說，在習知的SDRAM中， 外部系統端必須管理SDRAM的列位址。此列位址的管理 一般而言較爲困難，在習知SDRAM中，造成系統端的控 制負荷增加的問題發生。 此外，上述模擬SDRAM雖不需要更新動作，但是無法 執行爆發動作，所以並無法高速的進行動作。 再者，PB SRAM係應用不需要更新動作的SRAM優點， 雖可達成高速動作，但是S RAM的記憶體單元因爲含有複 數個塊材電晶體，因此將記憶體單元大型化。一般而言， SRAM的記憶體單元係包含有4個或6個塊材電晶體，相 較於由1個電晶體與1個電容器構成記憶體單元的 DRAM，記憶體單元的面積相當的大型化。所以，PB SRam 亦如同習知的SRAM，殘留著無法獲得足夠記憶容量的問 7 594742 題。此外，即便在成本面上，SRAM相較於DRAM，除平 均1位元的成本偏高之外，因爲PB SRAM更具備有一般 S RAM所無法具備的連續管線式功能，因此成本較高。 【發明內容】 有鑑於斯，本發明乃爲解決上述諸項問題.，其目的在於 提供一種以低成本便可高速動作，且將區域損耗抑制爲最 小的半導體記憶裝置。 再者，本發明之另一目的在於提供不需要列位址管理， 簡化系統之使用的半導體記憶裝置。 依照本發明，則半導體記憶裝置係需要更新動作的半導 體記憶裝置，具備有：記億體區塊、以及控制著該半導體記 憶裝置動作的控制電路；記憶體區塊包含有：含複數個記憶 體單元的記憶體單元陣列、複數字元線與複數位元線對、 以及透過複數位元線對而耦接於記憶體單元陣列上的感測 放大器帶；感測放大器帶係由：對應著複數位元線對而設置 的複數感測放大器、及將經感測放大器所讀取出的資料予 以保存的資料保存電路所構成；其中，控制電路係將更新 動作區分爲··將從更新對象的記憶體單元中讀取出於複數 感測放大器中的資料，保存於資料保存電路中的第1動 作’以及將資料保存電路中所保存的資料，讀取出於複數 感測放大器’並將此所讀取出的資料寫入於更新對象的記 憶體單元中之第2動作，而執行更新動作。 所以，依照本發明，便可縮短更新動作時無法從外部接 收指令的期間’而減小因更新動作所造成的動作延遲。其 312/發明說明書(補件)/92-07/92109313 8 594742 結果爲，達成半導體記憶裝置的高速動作化。此外，記憶 體單兀構is與習知DRAM相同，因此屬於低成本者，且可 達成大容量化。另外，因爲資料保存電路可利用預備記憶 體單元，因此無設計新電路之必要，可抑制區域損耗。 【實施方式】 以下’針對本發明實施形態，參照圖示進行詳細說明。 另外’在圖中對相同或ί目當部分賦予相同元件符號，並省 略童複說明。 [實施形態1 ] 圖1所示係本發明實施形態1的半導體記憶裝置整體構 造槪略方塊圖。 參照圖1所示，半導體記憶裝置1係具備有：控制電路2、 列解碼器3、行解碼器4、輸出入電路5、記億體單元陣列 6、以及列位址暫存器7。 控制電路2係從外部的記憶體控制裝置8接收指令CM D 與位址訊號 ADDRESS。控制電路 2根據位址訊號 ADDRESS，將歹[J位址訊號RA與行位址訊號CA分別輸出 給列位址暫存器7與行解碼器4，並將記憶組位址訊號B A 輸出給列位址暫存器7與行解碼器4。 再者，控制電路2若從記憶體控制裝置8接收到指令 CMD與位址訊號ADDRESS，則對應此而在與記憶體控制 裝置8之間執行資料DATA的收授。此外，控制電路2與 輸出入電路5進行對應著資料DATA的內部資料IDATA之 收授，俾對記憶體單元陣列6進行資料的讀寫。 9 31發明說明書(補件)/92-07/92109313 594742 再者，控制電路2係從列位址暫存器 的控制訊號，並根據此控制訊號控制著 關此控制訊號及控制電路2的詳細動作 電路2對應從記憶體控制裝置8所指定 將表示不同資料DATA的輸出入時序之 記憶體控制裝置8。 列解碼器3與行解碼器4係分別從控 址訊號RA與行位址訊號CA且進行解 位址訊號RA與行位址訊號CA所對應的 擇線C S L。 輸出入電路5係執行與控制電路2間 之收授，並對記憶體單元陣列6施行資 記憶體單元陣列6係記憶體單元呈行 件群。記憶體單元陣列6分割爲可獨立 組，並利用位址訊號ADDRESS中所含 B A而選擇記憶組。另外，爲求說明上 說明中適當地省略記憶組位址，在未特 僅針對記憶組0賦予指令的情況進行說 列位址暫存器7係暫時記憶著從記億 定的列位址訊號RA，然後若接收列位ίΐ 記憶著的列位址訊號RA進行比較，並 給控制電路2。此外，列位址暫存器7 元陣列6中，耦接於當作資料臨時記憶 體單元上的預備字元線SWL之動作管理 312/發明說明書(補件)/92-07/92109313 7接收相關列位址 各電路的動作。相 ，容後詳述。控制 的列位址狀態，而 訊號/Ready輸出給 制電路2接收列位 碼，並分別選擇列 字元線WL與行選 的內部資料IDATA 料的輸出入。 列狀排列的記憶元 動作的複數個記憶 的記憶組位址訊號 的方便性，在後述 別說明的前提下， 明。 體控制裝置8所指 t訊號RA，則與所 將此比較結果輸出 係執行在記憶體單 電路用之預備記憶 I。相關列位址暫存 10 594742 器7構造與動作，容後詳述。 圖2所示係圖1所示記憶體單元陣列6的陣列配置示意 圖。另外，如上述，記憶體單元陣列6被分割爲複數記憶 組，但在圖2中僅圖示一個記憶組0的陣列構造。 參照圖2所示，記憶體單元陣列6係含有記憶體區塊 BLOCKO〜BL0CK3。記憶體區塊BLOCKO包含有：感測放大 器帶SAB#0、以及配置於感測放大器帶SAB#0二側並共用 此感測放大器帶 SAB#0 的記憶體單元陣列 MA#0 0，MA#01。記憶體區塊BLOCK 1係包含有：感測放大 器帶SAB#1、以及配置於感測放大器帶SAB#1二側並共用 此感測放大器帶SAB#1的記憶體單元陣列MA#10，MA#11。 記憶體區塊BL0CK2包含有：感測放大器帶SAB#2、以及 配置於感測放大器帶SAB#2二側並共用此感測放大器帶 SAB#2的記憶體單元陣列 MA#20，MA#21。記憶體區塊 BL0CK3包含有：感測放大器帶SAB#3、以及配置於感測放 大器帶SAB#3二側並共用此感測放大器帶SAB#3的記憶 體單元陣列MA#30，MA#31。 列解碼器 3 包含有：對應於記憶體單元陣列 ^^#00~1^八#31而分別設置的歹!1解碼器RD#00〜RD#31 。歹IJ 解碼器RD#00係執行字元線WL00〜WL0F的控制，列解碼 器RD#01係執行字元線WL10〜WL1F的控制。列解碼器 RD#1 0係執行字元線WL20〜WL2F的控制，列解碼器RD#1 1 係執行字元線WL30〜WL3F的控制。列解碼器RD#20係執 行字元線WL40〜WL4F的控制，列解碼器RD#21係執行字 11 312/發明說明書(補件)/92-07/92109313 594742 元線WL50〜WL5F的控制。列解碼器RD#30係執行字元線 WL60〜WL6F的控制，列解碼器 RD#31係執行字元線 WL70〜WL7F的控制。 換句話說，在各記憶體單元陣列中，各具有1 6條利用 列位址訊號RAO〜RA3所區分的字元線。在一個記憶體區 塊中，記憶體單元陣列乃以感測放大器帶爲中央而分割爲 左右’並利用列位址訊號R A 4指定其中任一*者。接著，利 用列位址訊號 RA5,6 指定四個記憶體區塊 BLOCKO〜BL0CK3中之任意者。又，每個記億體區塊均設 置將區域10線LIO，/LIO分別耦接於總體1〇線GIO，/GIO 上的耦接閘電路G#0〜G#3。 再者，雖圖2中並無圖示，但是行位址乃設定爲經行位 址訊號CA0〜C A3所指定的16位址。另外，與字元線並行 的行選擇線CSL0〜CSLF(未圖式），設計成共通於已圖示之 記億體單元陣列的狀態。 圖3所示係實施形態1的半導體記憶裝置1之感測放大 器帶周圍構造電路圖。 參照圖3所示，記憶體單元陣列MA# 〇〇包含有：對應於 字元線WL00與位元線BL00之交叉點而設置的記憶體單 元CellOO ;對應於字元線WL01與位元線/BL00之交叉點 而設置的記憶體單元Cel 110 ;對應於字元線WL00與位元 線BL01之交叉點而設置的記億體單元CellOl ;以及對應 於字元線WL01與位元線/BL01之交叉點而設置的記憶體 單元 C e 11 1 1。 12 312/發明說明戴補件)/92-07/92109313 594742 另外，在圖3中，因爲圖示關係，雖僅圖示記憶體單元 陣列ΜΑ#00中所含的四個記憶體單元，但是實際上對應於 字元線 WLOO〜WLOF 及位元線對 BL00，/BL00~BL0F， /BLOF，有250個記憶體單元含於記憶體單元陣歹IJ ΜΑ#00 中。以下就圖3所示範圍進行說明。 記憶體單元 CellOO係包含有··一端耦接於單元板電位 Vcp上的電容器16、以及耦接於電容器16另一端與位元 線BL00之間且閘極耦接於字元線WL00上的N通道MOS 電晶體18。記憶體單元Cell01，Celll0，Cellll亦具有如同 記憶體單元CellOO的構造，各記憶體單元的構造不再重複 贅述。 再者，相關記憶體單元陣列ΜA#0 1亦具有如同記億體單 元陣列MA# 00的構造，不再重複贅述。 感測放大器帶SAB#0係包含有：感測放大器62、以及對 應於感測放大器62而設置的均等化電路20,22,24、分離閘 電路 60,66、耦接電路 64、及預備記憶體單元 SCell00,SCelll0，SCell20，S C e 11 3 0，S C e 114 0，S C e 11 5 0。 、感測放大器62係對應於位元線對BL0，/BL0而設置，並 共用耦接於記憶體單元陣列 ΜΑ#00 的位元線對 BLOO./BLOO與耦接於記憶體單元陣歹IJ ΜΛ#01的位元線對 BL10，/BL10。如此的話，貝IJ在感測放大器帶SAB#0中，爲 削減感測放大器的佈局面積，而構成在感測放大器二側設 置二組位元線對的共享感測放大器構造。 感測放大器62係經由驅動訊號S0，/S0而控制。另外， 13 312/發明說明書(補件)/92-07/92109313 594742 感測放大器因爲依每個記憶體區塊獨立進行控制，因此記 憶體區塊BLOCK0之感測放大器帶SAB#0中所含的感測放 大器驅動訊號以SO表示，譬如，記憶體區塊BLOCK 1之 感測放大器帶SAB# 1中所含的感測放大器驅動訊號以S 1 表示。 均等化電路22係含有N通道MOS電晶體34〜36。N通 道MOS電晶體34耦接於位元線BL0與位元線/BL0之間， 並由閘極接收訊號SAEQ0。N通道MOS電晶體35係耦接 於被供應著電位VBL之節點與位元線BL0之間，並由閘 極接收訊號SAEQ0。N通道MOS電晶體36係耦接於被供 應著電位VBL之節點與位元線/BL0之間，並由閘極接收 訊號SAEQ0。 若訊號SAEQ0被啓動，則均等化電路22將直接與感測 放大器62 .耦接的位元線對BL0，/BL0均等化爲電位VBL， 而將感測放大器62初始化。 分離閘電路60係含有N通道MOS電晶體30,31。N通 道MOS電晶體30係耦接於位元線BL0與位元線BL00之 間，並由閘極接收訊號B LT G 0。N通道Μ Ο S電晶體3 1係 耦接於位元線/BL0與位元線/BL00之間，並由閘極接收訊 號 BLTG0 ° 若訊號BLT G0被啓動，則分離閘電路60將位元線BL0 電氣分離於位元線BL00，且將位元線/BL0電氣分離於位 元線/BL00。 分離閘電路66係含有N通道MOS電晶體40,41。N通 14 312/發明說明書(補件)/92-07/92109313 594742 道MOS電晶體40係耦接於位元線BLO與位元線BL10之 間，並由閘極接收訊號BLTG1。N通道MOS電晶體41係 耦接於位元線/BL0與位元線/BL10之間，並由閘極接收訊 號 BLTG1。 若訊號BLTG1被啓動，則分離閘電路66將位元線BL0 電氣分離於位元線B L 1 0，且將位元線/B L0電氣分離於位 元線/BL10。 耦接電路64係包含有N通道MOS電晶體50,51。N通 道MOS電晶體50係耦接於區域10線LIOO與位元線BL0 之間，且閘極耦接於行選擇線CSL0。N通道MOS電晶體 51係耦接於區域1〇線/LIOO與位元線/BL0之間，且閘極 耦接於行選擇線CSL0。 若行選擇線CSL0被啓動，則耦接電路64將位元線BL0 電氣耦接於區域1〇線LIOO，且將位元線/BL0電氣耦接於 區域10線/LIOO。 均等化電路20,24雖就取代訊號SAEQ0而改爲分別接收 訊號BLEQ0，BLEQ1之點不同於均等化電路22，因爲其電 路構造均如同均等化電路22 ’因此不再贅述。但是’因爲 均等化電路22所均等化的位元線對BL0，/BL0，相較於記 憶體單元陣列所耦接的位元線BL00，/BL00，BL10，/BL10， 前者容量較小，因此均等化電路22中所含的三個電晶體尺 寸，較小於均等化電路20,24中所含電晶體的尺寸。 預備記憶體單元SCellOO係對應預備字元線SWL00與位 元線BL0之交叉點而設置，預備記憶體單元SCelllO係對 15 312/發明說明書(補件)/92_〇7/92·313 594742 應預備字元線SWL01與位元線/BLO之交叉點而設置。預 備記憶體單元SCell20係對應著預備字元線SWL02與位元 線BL0之交叉點而設置，預備記憶體單元SCell30係對應 著預備字元線SWL03與位元線/BL0之交叉點而設置。預 備記憶體單元SCell40係對應著預備字元線SWL04與位元 線BL0之交叉點而設置，預備記憶體單元SCell50係對應 著預備字元線SWL05與位元線/BL0之交叉點而設置。 另外，因爲各預備記憶體單元SCellOO〜SCell50的構造 均如同記憶體單元CellOO的構造，因此不再贅述。 預備記憶體單元SCellOO〜SCell50除當作記憶體單元陣 列 MA#00，MA#01中所含記憶體單元之預備單元使用之 外，尙當作將讀取出於感測放大器62中的資料予以暫時保 存的資料保存電路使用。因爲預備記憶體單元 SCellOO〜SCell50相較於記憶體單元 C e 110 0，C e 111 0，乃配 置爲較靠近感測放大器62的狀態，因此可高速的執行從感 測放大器62進行資料寫入與對感測放大器62的資料讀取。 感測放大器帶SAB#0更包含有：感測放大器63、以及對 應著感測放大器63而設置的均等化電路21，23,25、分離閘 電路 6 1，67、耦接電路 65、及預備記憶體單元 SCell01，SCellll，SCell21，S C e 113 1，S C e 114 1，S C e 11 5 1。 感測放大器63係對應著位元線對BL1，/BL1而設置，並 共用耦接於記憶體單元陣列 ΜΑ#00上的位元線對 BL01，/BL01與耦接於記憶體單元陣歹IJ MA#01上的位元線 對BL11，/BL11。感測放大器63亦如同感測放大器62，利 16 312/發明說明書(補件)/92-07/92109313 用驅動訊號S Ο，/ S 0而進行控制。 均等化電路23係含有Ν通道MOS電晶體37〜39。Ν通 道MOS電晶體37係耦接於位元線BL1與位元線/BL1之 間，並由閘極接收訊號S A E Q 0。Ν通道Μ Ο S電晶體3 8係 耦接於被供應著電位VBL之節點與位元線BL1之間，並 由閘極接收訊號SAEQO。Ν通道MOS電晶體39係耦接於 被供應著電位VB L之節點與位元線/B L i之間，並由閘極 接收訊號SAEQO。 若訊號SAEQO被啓動，則均等化電路23將直接與感測 放大器63耦接的位元線對BL1，/BL1均等化爲電位VBL， 而將感測放大器63初始化。 分離閘電路61係含有N通道MOS電晶體32,33。N通 道Μ Ο S電晶體3 2係耦接於位元線B L 1與位元線B LO 1之 間，並由閘極接收訊號B LT G 0。Ν通道Μ Ο S電晶體3 3係 耦接於位元線/BL1與位元線/BL01之間，並由閘極接收訊 號 BLTGO。 若訊號BLTGO被啓動，則將分離閘電路61位元線BL1 電氣分離於位元線BL01，且將位元線/BL1電氣分離於位 元線/BL01。 分離閘電路67係含有N通道MOS電晶體42,43。N通 道Μ Ο S電晶體4 2係耦接於位元線B L 1與位元線B L 1 1之 間，並由閘極接收訊號BLTG1。Ν通道MOS電晶體43係 耦接於位元線/B L 1與位元線/B L 1 1之間，並由閘極接收訊 號 BLTG1 。 17 312/發明說明書(補件)/92_07/92109313 594742 若訊號BLTG1被啓動，則分離閘電路67將位元線bli 電氣分離於位元線B L 1 1，且將位元線/ b L 1電氣分離於位 元線/BLI 1。 耦接電路65係包含有N通道MOS電晶體5 2,5 3。N通 道Μ 0 S電晶體5 2係耦接於區域I 〇線LI 0 0與位元線B L 1 之間，且閘極耦接於行選擇線C S L1。Ν通道Μ 0 S電晶體 53係耦接於區域10線/LIOO與位元線/BL1之間，且閘極 耦接於行選擇線CSL1。 若行選擇線C S L 1被啓動，則耦接電路6 5將位元線B L 1 電氣耦接於區域1〇線LIOO，且將位元線/BL1電氣耦接於 區域10線/LIOO。 均等化電路21,25除取代訊號SAEQ0而改爲分別接收訊 號BLEQ0，BLEQ1之點不同於均等化電路23之外，因爲其 電路構造均如同均等化電路2 3，因此不再贅述。但是，因 爲均等化電路23所均等化的位元線對BL1，/BL1相較於記 憶體單元陣列所耦接的位元線BL01，/BL01，BL11，/BL11， 前者容量較小，因此均等化電路23中所含的三個電晶體尺 寸小於均等化電路21，25中所含電晶體的尺寸。 預備記憶體單元SCellOl係對應著預備字元線SWL00與 位元線BL1之交叉點而設置，預備記憶體單元SCellll係 對應著預備字元線SWL01與位元線/BL1之交叉點而設 置。預備記憶體單元SCelUl係對應著預備字元線SWL02 與位元線BL1之交叉點而設置，預備記憶體單元SCell31 係對應著預備字元線SWL03與位元線/BL1之交叉點而設 18 312/發明說明書(補件)/92-〇7/92109313 594742 置。預備記憶體單元SCell41係對應著預備字元線SWL04 與位元線BL1之交叉點而設置，預備記憶體單元SCel 151 係對應著預備字元線SWL05與位元線/BL1之交叉點而設 置。 另外，因爲各預備記憶體單元SCellOl〜SCell51的構造 均如同記憶體單元Cell 00的構造，因此不再贅述。 預備記憶體單元SCellOl〜SCell51除當作記憶體單元陣 列 MA#00，MA#01中所含記憶體單元之預備單元使用之 外，尙當作將讀取出於感測放大器63中的資料予以暫時保 存的資料保存電路使用。因爲預備記憶體單元 SCellOl〜SCell51相較於記憶體單元C e 11 0 1，C e 111 1，乃配 置呈較靠近感測放大器63的狀態，因此可高速的執行從感 測放大器63進行資料寫入與對感測放大器63的資料讀取。 利用感測放大器而讀取於區域10線LIOO，/LIOO的資 料，乃透過閘電路G#0而讀出於整體10線GIO，/GIO，並 傳輸給輸出入電路14。閘電路G#0係含有N通道MOS電 晶體11，12。N通道MOS電晶體11係耦接於區域10線LIOO 與整體10線GIO之間，並由閘極接收訊號IOSWO。N通 道M 0S電晶體12係耦接於區域10線/LIOO與整體10線 /GIO之間，並由閘極接收訊號IOSWO。 圖4〜圖8係顯示圖1所示控制電路2構造的電路圖。爲 求說明上的方便，在圖4〜圖8中僅例示記憶組〇之記憶體 區塊BLOCKO所對應的部分，下述中若未特別說明，則在 未對記憶組與記憶體區塊賦予對應的元件符號之情況下進 19 312/發明說明書(補件)/9107/92109313 594742 行說明。 參照圖4所示，控制電路2係包含有·· AND閘5 02〜5 12、 OR閘5 1 4、模式設定電路5 1 6、控制訊號輸入緩衝器5 1 8、 以及NAND閘5 2 0。 AND閘5 02係與時脈訊號CLK同步進行動作，並將內 部旗標CMDflag、與從記憶體控制裝置8當作指令CMD 而接收的晶片選擇訊號/C S之邏輯乘積進行計算，並將此 計算結果當作訊號NOP而輸出。其中，當處於從記憶體控 制裝置8接收到指令CMD的狀態時，內部旗標CMD flag 便屬於呈Η(邏輯高）位準的訊號。AND閘5 04係與時脈訊 號 CLK同步進仃動作’並將晶片選擇訊號/ CS之反轉訊 號、內部旗標CMD flag、以及從記憶體控制裝置8當作指 令 C M D而接收的行位址選通訊號/ C A S與寫入致能訊號 /WE之邏輯乘積進行計算，並將此計算結果輸出給AND閘 5 10° AND閘5 06係與時脈訊號CLK同步進行動作，並將晶 片選擇訊號/CS之反轉訊號、內部旗標CMD flag、行位址 選通訊號/C AS、以及寫入致能訊號/WE之反轉訊號的邏輯 乘積進行計算，並將此計算結果輸出給AND閘5 1 2。AND 閘5 0 8係與時脈訊號C L K同步進行動作，並將晶片選擇訊 號/CS之反轉訊號、內部旗標CMD flag、行位址選通訊號 /C AS之反轉訊號、以及寫入致能訊號/WE之反轉訊號的邏 輯乘積進行計算，並將此計算結果當作模式選擇指令 MRSCMD而輸出給模式設定電路516。 20 312/發明說明書(補件V92-〇7/92109313 AND閘510係將從模式設定電路516所輸出的訊號 ALLDISABLE之反轉訊號、與來自AND閘5 04之輸出訊號 的邏輯乘積進行計算，並將此計算結果當作讀取指令 RDCMD而輸出。AND閘512係將訊號ALLDISABLE之反 轉訊號、與來自AND閘5 0 6之輸出訊號的邏輯乘積進行計 算，並將此計算結果當作寫入指令WRTCMD而輸出。OR 閘5 14係計算AND閘510,512輸出訊號的邏輯和，並將此 計算結果當作內部訊號RAS而輸出。 當訊號ALLDISABLE呈Η位準之時，控制訊號輸入緩衝 器5 1 8便啓動，並接收晶片選擇訊號/CS、行位址選通訊 號/C AS、寫入致能訊號/WE及列位址選通訊號/R AS，且輸 出使半導體記憶裝置1產生習知SDRAM功能的各種內部 訊號。換句話說，當訊號ALLDISABLE呈Η位準之時，便 未產生讀取指令RDCMD、寫入指令WRTCMD、及內部訊 號RAS，另一方面，將控制訊號輸入緩衝器5 1 8啓動，使 半導體記憶裝置1當作習知SDRAM而進行動作。 模式設定電路516係當模式選擇指令MRS CMD呈Η位 準之時，便對應著從記憶體控制裝置8當作模式設定訊號 而所接收到的位址訊號ADDRESS，設定半導體記憶裝置1 的模式。接著，模式設定電路5 1 6便對應著該所設定的模 式，輸出訊號 SWLjest、/Spare_test、/REF — test、 /RCL_test、訊號 No_Delay、及訊號 ALLDISABLE。 訊號 SWL_test、/Spare__test、/REF_test、/RCL — test 乃 屬於測試用訊號，容後說明。訊號No_D el ay係供使後述 21 312/發明說明書(補件)/92-07/92109313 594742 讀取訊號 RD之產生提早1時脈用的訊號。訊號 ALLDISABLE係供使此半導體記憶裝置1當作習知半導體 記憶裝置而產生動作用的訊號。 NAND閘5 20係將訊號ALLDISABLE之反轉訊號與內部 訊號Ready的邏輯乘積進行計算，並將此計算結果進行反 轉而輸出訊號/Ready。接著，當訊號ALLDISABLE呈Η位 準之時，NAND閘520的輸出訊號便在使半導體記憶裝置 1以習知功能進行動作之時，經由被輸入列位址選通訊號 /RAS的端子，輸出給外部的記憶體控制裝置8。換句話說， 在半導體記憶裝.置1中，共用著訊號/Ready用輸出端子、 與當半導體記憶裝置1以習知功能進行動作時的列位址選 通訊號/RAS輸入端子。 參照圖5所示，控制電路2係更包含有：計算讀取指令 RDCMD與內部訊號HIT的邏輯乘積，並輸出將此計算結 果予以反轉後之訊號的NAND閘5 22 ;以及輸出將來自 NAND閘5 22的輸出訊號予以反轉後之訊號的反相器5 24。 再者，控制電路2係更包含有：計算來自反相器524之輸 出訊號與內部旗標RCLflag之邏輯乘積，並輸出將此計算 結果予以反轉後之訊號的NAND閘5 2 6 ;將來自NAND閘 5 26的輸出訊號予以反轉，並輸出回復訊號RCL的反相器 5 2 8 ;以及使來自反相器5 2 8的輸出訊號延遲1個時脈而輸 出讀取號RD的延遲電路5 3 0。 又，控制電路2係更包含有：計算來自反相器5 24之輸出 訊號與內部旗標RCLflag反轉訊號之邏輯乘積，並輸出將 22 312/發明說明書(補件)/92-07/92109313 594742 此計算結果予以反轉後之訊號的N AND閘5 3 2 ;輸出將來 自 NAND閘5 3 2的輸出訊號予以反轉過之訊號的反相器 5 3 4;使來自反相器5 3 4的輸出訊號延遲1個時脈而輸出讀 取號RD的延遲電路5 3 6 ;以及計算來自反相器5 3 4之輸 出訊號與訊號No_Delay之邏輯乘積，將此計算結果當作 讀取訊號RD而輸出的AND閘5 3 8。 再者，控制電路2係更包含有：計算內部訊號HIT之反轉 訊號與讀取指令RDCMD之邏輯乘積，並輸出將此計算結 果予以反轉後之訊號的NAND閘540 ;以及輸出將來自 NAND閘5 40的輸出訊號予以反轉過之訊號的反相器5 42。 再者，控制電路2係更包含有：計算訊號BLEQ之反轉訊 號與來自反相器542之輸出訊號的邏輯乘積，並輸出將此 計算結果予以反轉後之訊號的NAND閘544;將來自NAND 閘5 44的輸出訊號予以反轉，並輸出預充電訊號PRE的反 相器5 46 ;使來自反相器5 46的輸出訊號延遲2個時脈， 並輸出啓動訊號ACT的延遲電路5 48;計算來自反相器542 之輸出訊號與訊號BLEQ之邏輯乘積，並輸出將此計算結 果予以反轉後之訊號的NAND閘5 5 2;將來自NAND閘552 的輸出訊號予以反轉，並輸出啓動訊號 ACT的反相器 5 5 4 ;以及將啓動訊號ACT延遲2個時脈，並輸出讀取訊 號RD的延遲電路5 5 0。 再者，控制電路2係更包含有：與時脈訊號CLK互補之 時脈訊號/CLK同步的進行動作，並將讀取訊號RD反轉而 輸出內部訊號Ready的反相器5 5 6 ;與時脈訊號CLK同步 23 312/發明說明書(補件)/92-07/92109313 594742 的進行動作，並輸出將來自反相器5 5 6的輸出訊號予以反 轉過之訊號的反相器5 5 8 ;以及輸出使來自反相器5 5 8的 輸出訊號延遲1個時脈後之訊號的延遲電路5 60。 再者，控制電路2係更包含有：計算來自延遲電路560之 輸出訊號與內部旗標REF flag的邏輯乘積，並輸出將此計 算結果予以反轉後之訊號的NAND閘5 62 ;將來自NAND 閘5 62的輸出訊號予以反轉，並輸出更新訊號REF的反相 器5 64;以及使來自反相器5 64的輸出訊號延遲3個時脈， 並輸出內部訊號CMDEN的延遲電路5 66。 再者，控制電路2係更包含有：計算來自延遲電路5 60之 輸出訊號與內部旗標REF flag之反轉訊號的邏輯乘積，並 輸出將此計算結果予以反轉後之訊號的NAND閘5 6 8 ;輸 出將來自NAND閘5 6 8的輸出訊號予以反轉過之訊號的反 相器5 70 ;以及使來自反相器5 70的輸出訊號延遲1個時 脈後之訊號的延遲電路5 7 2。 再者，控制電路2係更包含有：計算來自延遲電路5 7 2之 輸出訊號與內部旗標RST flag的邏輯乘積，並輸出將此計 算結果予以反轉後之訊號的NAND閘5 74 ;將來自NAND 閘5 74的輸出訊號予以反轉，並輸出復原訊號RST的反相 器5 7 6 ;以及使來自反相器5 7 6的輸出訊號延遲2個時脈， 並輸出內部訊號CMDEN的延遲電路5 7 8。 再者，控制電路2係更包含有：計算來自延遲電路572之 輸出訊號與內部旗標RST flag反轉訊號的邏輯乘積，並輸 出將此計算結果予以反轉後之訊號的NAND閘5 8 0 ;輸出 24 312/發明說明書(補件)/92-07/92109313 將來自NAND閘5 8 0的輸出訊號予以反轉過之訊號的反相 器5 8 2;以及使來自反相器5 82的輸出訊號延遲2個時脈， 並輸出內部訊號CMDEN的延遲電路5 84。 內部訊號HIT係從圖1所示列位址暫存器7所輸出的訊 號，當從記憶體控制裝置8利用位址訊號ADDRESS所指 定之列位址所對應的字元線已被選擇之時，便呈Η位準的 訊號。另外，相關列位址暫存器7的構造，容後詳述。 回復訊號RCL係指示回復動作的訊號。所謂「回復動作」 係指將暫時保存於當作資料保存電路用之預備記億體單元 中的資料，再度讀取出於感測放大器中的動作。 讀取訊號RD係指示將已讀取出於感測放大器中的資料 輸出於外部的訊號。讀取訊號RD呈Η位準，則在半個時 脈後，訊號Ready轉成L(邏輯低）位準，Η位準的訊號/Ready 被輸出於記憶體控制裝置8。藉此，記億體控制裝置8便 可辨識資料輸出時序，在訊號/Ready變成Η位準之後，資 料DATA便被輸出於記憶體控制裝置8中。 預充電訊號PRE係指示位元線對之預充電動作的訊號。 啓動訊號ACT係將所指定列位址所對應的字元線予以啓 動的訊號。 更新訊號REF係指示更新動作的訊號。在實施形態1的 半導體記憶裝置1中，更新動作係採二階段執行。即，若 指示執行更新動作，則在從更新對象的記憶體單元將資料 讀取出於感測放大器中並經放大之後，便在耦接於預先指 定之預備字元線上的預備記憶體單元中臨時儲存著此資 25 312/發明說明書(補件)/92-〇7/92109313 594742 料，而暫時結束更新動作。然後，第2階段則是執行後述 的更新動作，將臨時儲存於預備記憶體單元中的資料讀取 出於感測放大器中並寫入於原本的記憶體單元中。 * 此種將更新動作分開爲二階段的理由乃如下述。半導體 、 記憶裝置1在由位元線預充電、資料讀取、利用感測放大 器的放大、以及寫入於原本的記憶體單元中等一連串更新 „ 動作中，並無法接收指令C M D。若從半導體記憶裝置1外 部觀之，便成爲無法接收指令的等待時間。所以’將更新 春 動作分開爲二階段，便可縮短隨更新動作而所產生的等待 時間。 再者，暫時的資料保存電路乃因爲採用配置爲較靠近感 測放大器的預備記憶體單元，因此對預備記憶體單元的資 料讀取呈高速。此外，因爲並無需要將新的資料保存電路 設置於感測放大器附近，因此可抑制區域損耗。 復原訊號RST係指示復原動作的訊號。所謂復原動作係 指將經由更新訊號REF而暫時保存於預備記憶體單元中的 鲁 資料寫回原本的記憶體單元中之動作。 另外，輸入於NAND閘5 44,5 5 2中的訊號BLEQ係將耦 接於記憶體單元陣列上的位元線對進行均等化的訊號，利 ^ 用該記億體區塊的預充電訊號PRE成爲Η位準，而利用啓 .:· 動訊號ACT成爲L位準。 參照圖6所示，控制電路2係更含有內部旗標設定電路 102。內部旗標設定電路 1〇2係由：SR正反器電路 5 8 6,5 9 0,5 92,5 96 及〇11閘 5 8 8,5 94 所構成。 26 312/發明說明書(補件)/92-〇7/92109313 594742 SR正反器電路 5 8 6係分別接收於後述更新要求訊號 RE FREQ設定輸入與更新訊號REF於重置輸入，並輸出內 部旗標REFflag。 OR閘5 8 8係計算更新訊號REF與復原訊號RST的邏輯 和，並將此計算結果輸出給SR正反器電路5 90。SR正反 器電路5 90係分別接收來自OR閘5 8 8之輸出訊號於設定 輸入與回復訊號 RCL於重置輸入，並輸出內部旗標 RCLflag。 SR正反器電路5 92係分別接收更新訊號REF於設定輸 入與復原訊號RST於重置輸入，並輸出內部旗標RST flag。 OR閘 5 94係計算著讀取指令 RDCMD、寫入指令 WRTCMD及模式選擇指令MRSCMD的邏輯和，並將此計 算結果輸出給SR正反器電路596。SR正反器電路596係 分別接收內部訊號CMDEN於設定輸入與來自OR閘5 88 的輸出訊號於重置輸入，並輸出內部旗標CMDflag。 參照圖7所示，控制電路2係更包含有：計算訊號NOP 與內部旗標REFflag之邏輯乘積，並輸出將此計算結果經 反轉過之訊號的NAND閘5 9 8 ;以及將來自NAND閘598 的輸出訊號予以反轉並輸出更新訊號REF的反相器600。 又，控制電路2係包含：計算信號Ν Ο P及內部旗標 R S T fl a g的邏輯乘積，並輸出將此計算結果經反轉過之訊 號的NAND閘602 ;以及將來自NAND閘602的輸出訊號 予以反轉並輸出回復訊號RST的反相器604。 再者，控制電路2係更包含有：計算訊號NOP、內部旗標 27 312/發明說明書(補件)/92-07/92109313 594742 RSTflag之反轉訊號、及內部旗標RCLflag的邏輯乘積， 並輸出將此計算結果經反轉過之訊號的NAND閘606 ;以 及將來自NAND閘606的輸出訊號予以反轉並輸出回復訊 號RCL的反相器608。 此電路於從記憶體控制裝置8未接收依據指令CMD的 動作指令，且當內部旗標CMD flag處於Η位準之時（即， 訊號ΝΟΡ轉成Η位準的未操作狀態之時），便被啓動。 參照圖8所示，控制電路2係更包含有：更新計時器6 1 0、 及更新位址計數器6 1 2。 更新計時器6 1 0係依既定的更新週期產生要求更新動作 的更新要求訊號REFREQ，並輸出給更新位址計數器612。 更新位址計數器612配合更新要求訊號REFREQ將更新計 數器進行累加，而產生供選擇更新對象之記憶體單元列用 的列位址訊號< 〇 : 6 >及記憶組位址訊號B A 0，B A 1。 圖9所示係圖1所示列位址暫存器7的功能方塊圖。其 中，列位址暫存器7係依記憶體單元陣列6的每個記憶組 之記憶體區塊而設置，在圖9中，乃例示著相關記憶組0 之記憶體區塊BLOC K0所對應的列位址暫存器。 參照圖9所示，列位址暫存器7係包含有：暫存器陣列 622、分別對應著預備字元線SWL00〜SWL05所設置的預備 解碼器624〜634、以及AND閘63 6,63 8。 暫存器陣列622係將經啓動訊號所啓動的字元線所對應 的列位址保存於內部。暫存器陣列622若接收到啓動訊號 ACT，便從控制電路2接收對應此啓動訊號ACT所經啓動 28 312/發明說明書(補件)/92-07/92109313 594742 之字元線所對應的列位址訊號RA<0:4>，然後在接收到預 充電訊號PRE之前均保存於內部。然後，若接收到屬於讀 取指令RDCMD與寫入指令WRTCMD邏輯和的內部訊號 RAS，則與保存著列位址訊號 RA<0:4>(此歹[J位址訊號 11八<0:4>係與此內部訊號1^3—齊接收到的讀取或寫入對 象）進行比較，若一致的話，便將內部訊號HIT以Η位準 予以輸出。 預備解碼器624〜63 4係設定各自所對應的預備字元線 SWLOO〜SWL05之動作模式，並輸出各個預備字元線 SWLOO〜SWL05所對應的啓動訊號SWL0 0EN〜SWL0 5EN。 將各預備字元線設定爲下述動作模式中的任何模式：將預 備字元線使用爲字元線之預備線之第1動作模式；當作隨 更新動作而所讀取出資料之暫時記憶的記憶體單元用之第 2動作模式；以及當作回復動作用資料之暫時記憶的記憶 體單元用之第3動作模式。 預備解碼器624〜6 34係當所對應的預備字元線以第i動 作模式使用之時，內部設定對象字元線所對應的列位址， 並將與內部訊號RAS —齊接收到的讀取或寫入對象之列 位址訊號尺入<0:4>與內部設定的歹ij位址進行比較，若一 致，便將所對應的啓動訊號SWLOOEN〜SWL05EN以Η位準 輸出。 再者，預備解碼器62 4〜6 34係當所對應的預備字元線以 第2動作模式使用之時，若訊號REFs WLEN被啓動，便將 所對應的啓動訊號SWLOOEN〜SWL05EN以Η位準輸出。其 29 312/發明說明書(補件)/92-07/92109313 594742 中，訊號REFS WLEN在將隨更新動作而被讀取出於感測放 大器中的資料寫入於預備字元線所耦接的預備記憶體單元 中之時，以及在爲將經寫入於預備記億體單元中的資料復 原於原記憶體單元中而再度讀取出於感測放大器中之時， 係被啓動的訊號，在控制電路2中將更新訊號REF或復原 訊號RST延遲而產生。 再者，當所對應的預備字元線以第3動作模式使用之 時，若訊號RCLSWLEN被啓動，則預備解碼器624〜634 將所對應的啓動訊號SWLOOEN〜SWL05EN以Η位準輸出。 其中，訊號RCLSWLEN在回復動作中，當將經讀取出於感 測放大器中的資料寫入於預備字元線所耦接的預備記憶體 單元中之時，以及將經寫入於預備記憶體單元中的資料再 度讀取出於感測放大器中之時，係被啓動的訊號，在控制 電路2中於訊號SAEQ正要被啓動之前被啓動。 在各預備解碼器624〜6 3 4中，可在設定此動作模式之前 測試各動作模式。訊號 S WL__test、/Spare_test、/REF_test、 /RCL_test係供測試各動作模式用的訊號，當訊號SWL_test 被啓動之時，若訊號 /Spare_test、/REF_test、/RCL_test 也被啓動，則可分別執行第1、第2及第3動作模式的動 作測試。 AND閘63 6係計算列位址訊號RA5，RA6的邏輯乘積， 並將此計算結果當作區塊選擇訊號BLKOSEL而輸出。此 外，AND閘6 3 8係計算記憶組位址訊號BA0，BA1的邏輯 乘積，並將此計算結果當作記憶組選擇訊號BNKOSEL而 30 312/發明說明書(補件)/92-07/92109313 594742 輸出。 另外，在圖9中，雖圖示著相關記億組0之記憶體區塊 BLOCKO所對應的歹[J位址暫存器，但是，譬如在記憶組1 之記憶體區塊BLOCK1所對應的列位址暫存器中，AND閘 63 6係計算列位址訊號RA5之反轉訊號與列位址訊號RA6 的邏輯乘積，並將此計算結果當作區塊選擇訊號BLK1SEL 而輸出，AND閘6 3 8則計算記憶組位址訊號BAO之反轉訊 號與記憶組位址訊號B A 1的邏輯乘積，並將此計算結果當 作記憶組選擇訊號BNK1SEL而輸出。 圖10係顯示圖9所示暫存器陣列622構造的電路圖。 參照圖10所示，暫存器陣列622係包含有：NAND閘 652,656、反相器 654,658、AND 閘 660 〜668、SR 正反器電 路670〜680、以及反相器682〜690。 NAND閘6 5 2係計算啓動訊號 ACT、區塊選擇訊號 BLKOSEL、及記憶組選擇訊號BNKOSEL的邏輯乘積，並 輸出將此計算結果予以反轉後的訊號。反相器654係將來 自 NAND閘6 5 2之輸出訊號經反轉過的訊號予以輸出。 AND閘660〜6 6 8係分別計算列位址訊號RAO〜RA4、與來 自反相器6 5 4的輸出訊號之邏輯乘積，並將此計算結果分 別輸出給SR正反器電路6 72〜6 8 0。 NAND閘6 5 6係計算預充電訊號PRE、區塊選擇訊號 BLKOSEL、及記憶組選擇訊號BNKOSEL的邏輯乘積，並 輸出將此計算結果予以反轉後的訊號。反相器6 5 8係將來 自NAND閘6 5 6之輸出訊號經反轉過的訊號予以輸出。 31 312/發明說明書(補件)/92-07/92109313 594742 SR正反器電路670係接收設定輸入來自反相器654的輸 出訊號。SR正反器電路672〜6 8 0係接受分別設定輸入來自 AND閘660〜668的輸出訊號。SR正反器電路670〜680均 接收重置輸入來自反相器6 5 8的輸出訊號，並對應著此訊 號而重置內部狀態。反相器6 82〜6 90係分別輸出將來自SR 正反器電路672〜680的輸出訊號予以反轉過之訊號。 再者，暫存器陣列622係更包含有：P通道MOS電晶體 708、反相器7 06、N通道MOS電晶體710、以及並聯耦接 於節點N1，N0上的位址位元比較電路692〜700。 P通道MOS電晶體7 0 8係耦接於電源節點與節點N1 上，並由閘極接收內部訊號RAS。反相器706則輸出將內 部訊號RAS反轉過的訊號。N通道MOS電晶體710係耦 接於節點N0與接地節點上，並由閘極接收來自反相器706 的輸出訊號。 位址位元比較電路692係包含有：P通道MOS電晶體 716,718、及N通道MOS電晶體720,722。P通道MOS電 晶體7 1 6，7 1 8係串聯耦接於電源節點與節點NO之間，並分 別由閘極接收來自反相器6 8 2的輸出訊號及列位址訊號 RA0。N通道MOS電晶體720,722係串聯耦接於節點N1 與接地節點上，並分別由閘極接收來自反相器6 8 2的輸出 訊號及列位址訊號RA0。 位址位元比較電路694〜7 00除取代所輸入的列位址訊號 RA0，改爲分別賦予列位址訊號RA1〜RA4，以及取代來自 反相器6 8 2的輸出訊號，改爲分別賦予來自反相器6 8 4〜6 9 0 32 312/發明說明書(補件)/92-07/92109313 594742 的輸出訊號之點不同於位址位元比較電路6 9 2外，因爲內 部構造均如同位址位元比較電路6 9 2 ’因此不再贅述。 再者，暫存器陣列622係包含有：NAND閘702,7 1 2、及 反相器704,7 1 4。 NAND 閘 7 12係計算內部訊號、區塊選擇訊號 BLKOSEL·、與記憶組選擇訊號BNKOSEL的邏輯乘積，並 輸出將此計算結果予以反轉過之訊號。反相器7 1 4係將來 自NAND閘7 1 2的輸出訊號予以反轉，並輸出給NAND閘 702 〇 NAND閘7 02係計算來自SR正反器電路670之輸出訊 號、節點N1上之訊號、來自反相器714之輸出訊號、及 將節點N0上之訊號予以反轉過之訊號的邏輯乘積，並將 此計算結果予以反轉後再輸出。反相器704係將來自NAND 閘7 02的輸出訊號予以反轉並輸出內部訊號HIT。 以下，針對暫存器陣列622之動作進行簡單說明。根據 從記憶體控制裝置8所輸入的位址訊號ADDRESS與指令 CMD，而選擇記憶組0的記憶體區塊0，且啓動訊號ACT 被啓動，則 SR正反器電路 672〜6 8 0將經此位址訊號 ADDRESS所指定的歹!J位址訊號RA<0:4>T以保存。藉此將 經啓動之字元線的列位址記憶於暫存器陣列622中。 然後，根據從記憶體控制裝置8所輸入的位址訊號 ADDRESS與指令CMD，若讀取指令RDCMD或寫入指令 WRTCMD被啓動，貝[J位址位元比較電路092〜700便將經位 址訊號ADDRESS所指定的列位址訊號RA<0:4>，與SR正 33 312/發明說明書(補件)/92-07/92109313 594742 反器電路6 72〜6 8 0中所保存的列位址進行比較。 當列位址一致之時，因爲對象的字元線已被選擇，因止匕 暫存器陣列6W便將內部訊號HIT以Η位準進行輸出。另 外，若被選擇到的字元線停止狀態，且對應之位元線對$ 行預充電之_預充電訊號PRE呈啓動狀態，SR正反器電路 6 7 2〜6 8 0便重置內部所保存的歹丨J位址。 圖11係顯示圖9所示預備解碼器624構造的電路圖。 參照圖11所示，預備解碼器624係包含有：第1動作模 式設定部7 3 2、第2動作模式設定部7 5 6、及第3動作模式 設定部7 6 0。 第1動作模式設定部732係包含有：Ρ通道MOS電晶體 7 74,776、Ν通道MOS電晶體778、及保險絲F3，F4。Ρ通 道MOS電晶體774,776係耦接於電源節點與保險絲F3 上，並分別由閘極接收訊號SWL —test、/Spare —test。N通 道MOS電晶體77 8係耦接於保險絲F4與接地節點上，並 由閘極接收訊號/Spare_test。保險絲F3係耦接於P通道 MOS電晶體7 74,77 6與節點N5之間，而保險絲F4則耦接 於N通道Μ Ο S電晶體7 7 8與節點N 5之間。

第2動作模式設定部756係包含有：Ρ通道MOS電晶體 7 8 0,7 82、Ν通道MOS電晶體784、及保險絲F5，F6。Ρ通 道MOS電晶體7 8 0,7 8 2係耦接於電源節點與保險絲F5 上，並分別由聞極接收訊號S WL_test、/REF_test。N通道 Μ Ο S電晶體7 8 4係耦接於保險絲F 6與接地節點上，並由 閘極接收訊號/REF_test。保險絲F5係耦接於ρ通道MOS 34 312/發明說明書(補件)/92-07/92109313 電晶體7 8 0,7 8 2與節點N6之間，而保險絲F6則耦接於N 通道Μ 0 S電晶體7 8 4與節點N6之間。 第3動作模式設定部760係包含有：P通道M0S電晶體 7 8 6,7 8 8、N通道MOS電晶體7 9 0、及保險絲F7，F8。P通 道MOS電晶體7 86,7 8 8係耦接於電源節點與保險絲F7 上，並分別由閘極接收訊號S WL —test、/RCL_test。N通道 MOS電晶體790係耦接於保險絲F8與接地節點上，並由 閘極接收訊號/RCL_test。保險絲F7係耦接於p通道M〇s 電晶體7 8 6,7 8 8與節點N7之間，而保險絲F8則耦接於N 通道MOS電晶體79 0與節點N7之間。 第1動作模式設定部73 2係將預備字元線SWL00設定爲 一般字兀；線之預備線用的第1動作模式。第2動作模式設 定部7 5 6係將預備字元線S W L 0 0設定爲隨更新動作而所讀 取出資料之暫時記憶體單元用的第2動作模式。第3動作 模式設定部7 60係將預備字元線SWL00設定爲回復動作用 資料之暫時記憶體單元用的第3動作模式。 換句話說，當將預備字元線SWL00使用爲第1動作模式 之時，除保險絲F3之外的保險絲F3，F4均被切斷，預備字 元線SWL00便被使用爲一般字元線的預備線。此外，當將 預備字元線SWL00使用爲第2動作模式之時，除保險絲 F5之外的各保險絲均被切斷’預備字元線SWL00便被使 用爲更新動作時的暫時記憶體單元。又，當將預備字元線 SWL00使用爲第3動作模式之時，除保險絲F7之外的各 保險絲均被切斷，預備字元線SWL〇〇便被使用爲回復動作 35 312/發明說明書(補件)/92-07/92109313 594742 時的暫時記憶體單元。 再者，各個第1〜第3模式設定部732,7 5 6,760係分別如 上述，在切斷保險絲之前，藉由輸入訊號 SWLjest、 /Spare__test、/REF — test、/RCL-test’ 便可事前進行動作測 試。 再者，預備解碼器 624 係包含有：NAND 閘 734,754,758,762、P 通道 MOS 電晶體 736、N 通道 MOS 電 晶體 740、反相器7 3 8,742,764、及取代字元線設定部 744〜752 〇 NAND閘734係計算區塊選擇訊號BLK0SEL、記憶組選 擇訊號BNK0SEL、內部訊號RAS及節點N5上之訊號的邏 輯乘積，並輸出將此計算結果予以反轉過之訊號。反相器 742係輸出將來自NAND閘734的輸出訊號經反轉過之訊 號。P通道MOS電晶體73 6係耦接於電源節點與節點N3 上，並由閘極接收內部訊號RAS。反相器7 3 8則輸出將內 部訊號RAS反轉過的訊號。N通道MOS電晶體740係耦 接於節點N4與接地節點上，並由閘極接收來自反相器73 8 的輸出訊號。 NAND閘75 4係計算節點N3〜N5上之訊號的邏輯乘積， 並輸出將此計算結果予以反轉過之訊號。換句話說，NAND 閘7 5 4係當將預備字元線SWL00使用爲第1動作模式之 時’若所輸入的列位址與取代對象之字元線所對應的列位 址互相一致，則在輸入內部訊號R A S的時序時便輸出L位 準訊號。 36 312/發明說明書(補件)/92-07/92109313 594742 NAND閘7 5 8計算節點N6上之訊號與訊號REFSWLEN 的邏輯乘積，並輸出將此計算結果予以反轉過之訊號。換 句話說，NAND閘7 5 8係當將預備字元線SWLOO使用爲第 2動作模式之時，在接收到訊號REFSWLEN的時序時便輸 出L位準訊號。NAND閘762計算節點N7上之訊號與訊 號RCLSWLEN的邏輯乘積，並輸出將此計算結果予以反轉 過之訊號。換句話說，NAND閘762係當將預備字元線 SWLOO使用爲第 3動作模式之時，在接收到訊號 RCLSWLEN的時序時便輸出L位準訊號。反相器764係當 NAND閘75 4,7 5 8,762之輸出訊號中任一者爲L位準之時， 便將啓動訊號SWLOEN以Η位準輸出。 取代字元線設定部744係包含有：Ρ通道MOS電晶體 76 6,770、Ν通道MOS電晶體76 8,772、及保險絲F1，F2。 P通道MOS電晶體766與N通道MOS電晶體768係串 聯耦接於節點N3與保險絲F2之間，並分別由閘極接收來 自NAND閘7 3 4的輸出訊號與列位址訊號RAO。P通道MOS 電晶體770與N通道MOS電晶體772係串聯耦接於保險 絲F 1與節點N4之間，並分別由閘極接收列位址訊號RA0 與來自反相器742的輸出訊號。保險絲F1係耦接於電源 節點與P通道MOS電晶體77 0之間，保險絲F2則耦接於 N通道MOS電晶體7 6 8與接地節點之間。 取代字元線設定部74 6〜7 5 2除取代所輸入的列位址訊號 RA0，改爲分別賦予列位址訊號RA1〜RA4之點不同於取代 字元線設定部744外，因爲內部構造均如取代字元線設定 37 312/發明說明書(補件)/92-07/92109313 594742 部744，因此不再贅述。 當將預備字元線S W L 0 0使用爲第1動作狀態之時，取代 字元線設定部7 4 4〜7 5 2將從外部所輸入的列位址與事前設 定取代之字元線所對應的列位址進行比較，並輸出此比較 結果。 另外，在圖9中所示的其他預備解碼器626〜63 4之構 造，因爲均如同預備解碼器624的構造，因此便不再贅述。 圖1 2所示係說明實施形態1的半導體記憶裝置1動作 用的動作波形圖。另外，爲求說明上的方便性，在圖12 中，僅設定爲對一個記憶組位址執行動作的例子。此外， 叢發長度設定爲4。 參照圖1 2所示，在時間點T1前，設定爲某個字元線 W L 0 1〜W L 0 F已被啓動，且訊號B LT G 0呈Η位準狀態。所 以，Ν通道MOS電晶體30〜33便呈導通狀態，位元線對 BL00，/BL00則分別電氣耦接於位元線對BL0，/BL0，而位 元線對 BL01，/BL01則分別電氣耦接於位元線對 BL1，/BL1。然後，驅動訊號S0，/S0分gij被啓動爲Η位準、 L位準，感測放大器6 2，6 3分別將位元線對B L 0，/ B L 0以及 位元線對BL1，/BL1的電位予以放大。 在時間點T 1，若輸入當作指令CMD用的讀取訊號RD， 且輸入當作位址訊號ADDRESS用的列位址00，則列位址 暫存器7便將所輸入的列位址與內部所記憶著的列位址進 行比較。然後，因爲該等位址並不同，因此列位址暫存器 7便將內部訊號HIT以L位準輸出。 38 312/發明說明書(補件)/92-07/92109313 594742 如此的話，控制電路2便將預充電訊號PRE啓動，對應 於此，已啓動的字元線被停止，訊號BLEQO與訊號SAEQO 被啓動，而驅動訊號SO，/SO均被設定於電位VBL。然後， 位元線對BLOO，/BLOO與位元線對BLO，/BLO、以及位元線 對BL0 1，/BL01與位元線對BL1，/BL1，便被預充電於既定 電位。 然後，在時間點τ 1後2個時脈的時間點T2，控制電路 2將啓動訊號ACT啓動，並對應於此，將訊號BLEQO，SAEQO 停止，將字元線WLOO啓動，而執行啓動動作。此外，配 合訊號 ACT的啓動，列位址暫存器7便將列位址訊號 RA<0:4>記憶於內部。 若對應啓動訊號 ACT而將資料讀取出於位元線對 BLO，/BLO與位元線對BL1，/BL1中，則暫時將訊號BLTGO 停止，並使位元線對 BLO，/BLO電氣分離位元線對 BLOO，/BLOO，且使位元線對BL1，/BL1電氣分離位元線對 BL01，/BL01。然後，將驅動訊號SO，/SO分別被啓動爲Η 位準、L位準，感測放大器6 2，6 3分別將位元線對B L 0，/ B L 0 以及位元線對BL1，/BL1的電位予以放大。 然後，在啓動訊號A C T被啓動之時間點T 2後2個時脈 的時間點T4，控制電路2便將讀取訊號RD啓動，並對應 於此，選擇在時間點Τ1的1個時脈後接著列位址〇 〇所輸 入之行位址0 0所對應的行選擇線C S L0，並將讀取出於感 測放大器62中的寳料，經由區域1〇線LIOO，/LIOO、耦接 閘電路G # 0、及整體I 〇線G10，/ G10而傳輸給輸出入電路 39 312/發明說明書(補件)/92-07/92109313 14。594742 在讀取訊號RD被啓動的半個時脈後，控制電路2便將 訊號Ready設爲Η位準，並將L位準的訊號/Ready輸出於 記憶體控制裝置8中。藉此，通知記憶體控制裝置8從下 一個時脈訊號CLK起輸出資料。然後，從訊號/Ready通知 給記憶體控制裝置8後的1個時脈起，便依序輸出行位址 00〜03所對應的資料Q0〜Q3。 在時間點T3，獨立於在時間點T 1時從外部所供應讀取 指令RD的關聯動作，由控制電路2產生更新要求訊號 REFREQ。 如此的話，在將讀取訊號RD啓動後2個時脈之時間點 T5，控制電路2將更新訊號REF啓動，而開始更新動作。 若更新訊號REF被啓動，則讀取指令RD所對應之已被啓 動的字元線WL00便被停止，且訊號BLTG0被停止，而 位元線對BL00，/BL00分別分離位元線對BL0，/BL0，且位 元線對BL01，/BL01分別分離位元線對BL1，/BL1。然後， 訊號BLEQ0被啓動，在感測放大器62,63中殘留著對應於 字元線WL00的資料之狀態下，使位元線對BL00，/BL00、 及位元線對BL01，/BL01初始化。 已讀取出於感測放大器6 2，6 3中之字元線W L 0 0所對應 資料，因爲不知何時會再從外部進行讀取，因此便以可高 速復原之方式’暫時保存於預備字元線所耦接的預備記憶 體單元中。換句話說，控制電路2將訊號RCLS WLEN啓動， 而感測放大器62,63的資料則被寫入於經預先模式設定之 40 312/發明說明書(補件)/92-07/92109313 594742 回復動作用的預備字元線所耦接的預備記憶體單元中。 此外，若對應著訊號BLEQO使位元線對BLOO，/BLOO及 位元線對BL01，/BL01被初始化，則更新對象的記憶體單 元列所對應的字元線WLOF便被啓動，使資料被讀取出於 位元線對BLOO，/BLOO及位元線對BL01，/BL01中。然後， 若被讀取出於感測放大器62,6 3中之字元線WLOO所對應 的資料，結束被寫入於預備記憶體單元中，則驅動訊號 S0，/S0便均被設定於電位VBL，訊號SAEQO被啓動，使位 元線對BLO，/BLO與位元線對BL1，/BL1被初始化。 然後，將訊號BLTGO啓動，位元線對BLOO，/BLOO便電 氣耦接於位元線對BLO，/BLO，而位元線對BL01，/BL01則 分別電氣耦接於位元線對 BL1，/BL1。藉此，位元線對 BLOO，/BLOO及位元線對BL01，/BL01的電位便分別經由感 測放大器62，63而放大。然後，經由感測放大器62，63施 行電位放大過的資料，便被寫入於預設預備字元線所耦接 的預備記憶體單元中，在此階段便暫時結束更新動作。 在時間點T6，獨立於更新動作，若輸入當作指令CMD 用的讀取訊號RD，且輸入當作位址訊號ADDRESS用的列 位址〇〇，則列位址暫存器7便將所輸入的列位址與內部所 記憶著的列位址進行比較。然後，因爲該等位址均一致爲 00,因此列位址暫存器7便將內部訊號HIT以Η位準輸出。 如此的話，控制電路2便將回復訊號RCL啓動，並對應 於此，將依更新動作而被啓動的字元線WL0F停止，將訊 號BLEQ0與訊號SAEQ0啓動，以及將驅動訊號S0，/S0均 41 312/發明說明書(補件)/92-07/92109313 594742 設定於電位VBL，而使位元線對BLOO，/BLOO與位元線對 BLO，/BLO、以及位元線對 BL01，/BL01 與位元線對 BL1，/BL1被預充電於既定電位。 然後，在時間點T6後1個時脈的時間點T7，控制電路 2便將訊號RCLSWLEN再度啓動，並將暫時保存於預備記 億體單元中之對應於字元線WLOO的資料，讀取出於感測 放大器62,63中。 另外，在時間點T7，接著列位址〇〇輸入行位址〇4，且 控制電路2將讀取訊號RD啓動。對應於此，選擇行位址 04所對應的行選擇線CSL4(在圖3等之中並未圖示），並將 讀取出於所對應感測放大器中的資料，經由區域10線 LIOO，/LIOO、耦接閘電路G#0、及整體10線GIO，/GIO而 傳輸給輸出入電路1 4。 然後，在讀取訊號RD被啓動的半個時脈後，控制電路 2便將訊號Ready設爲Η位準，並將L位準的訊號/Ready 輸出於記憶體控制裝置8中。藉此，，便通知記憶體控制裝 置8從下一個時脈訊號CLK起輸出資料。於是，從訊號 /Ready通知給記憶體控制裝置8的1個時脈後開始，便依 序輸出行位址04〜07所對應的資料Q4〜Q 7。 在讀取訊號RD被啓動的3個時脈後之時間點T8 ,控制 電路2將復原訊號RST啓動，而將暫時記憶於預備記憶體 單元中之對應於字元線WL0F的資料，開始進行復原動 作。已啓動的字元線WL00被停止，訊號BLTG0被停止， 位元線對 BL00，/BL00將分別電氣分離於位元線對 42 312/發明說明書(補件)/92-07/92109313 594742 BLO，/BLO，位元線對BL01，/BL01將分別電氣分離於位元 線對 BL1，/BL1。 然後，訊號BLEQ0與訊號SAEQ0將被停止，且驅動訊 號S0，/S0均被設定於電位VBL，並使位元線對BL00，/BL00 與位元線對BL0，/BL0、以及位元線對BL01，/BL01與位元 線對BL1，/BL1被預充電於既定電位。然後，控制電路2 便再度將訊號REFS WLEN啓動，且將預備記憶體單元中所 暫時保存之對應於字元線WL OF的資料，讀取出於感測放 大器62,6 3中。 然後，控制電路2爲將已讀取出於感測放大器62,63中 的資料寫入於原本的記憶體單元中，而將字元線WL0F啓 動。之後，訊號BLT GO再度被啓動，而將已讀取出於感測 放大器6 2，6 3中的資料寫入於原本的記憶體單元中’而結 束更新動作的資料復原。 在時間點T9，獨立於更新動作，輸入當作指令CMD用 的讀取指令RD，且輸入當作位址訊號ADDRESS用的列位 址0 1。如此的話，列位址暫存器7便將所輸入的列位址’ 與內部所保存著的列位址進行比較。列位址暫存器7因爲 對應著時間點T2的訊號ACT而保存著列位址00，位址並 未一致，因此列位址暫存器7便將內部訊號HIT以L位準 輸出。 所以，此情況下，便執行如同時間點τ 1以後的動作。 換句話說，控制電路2在從時間點T9起2個時脈後的時 間點Τ 1 0，將啓動訊號ACT啓動，對應於此，列位址暫存 43 312/發明說明書(補件)/92-07/92109313 594742 器7將在時間點Τ 9中所輸入的列位址〇 1保存於內部。然 後，控制電路2便在從時間點Τ 1 0起2個時脈後的時間點 Τ11，將讀取訊號RD啓動，然後在將訊號/Ready輸出於記 憶體控制裝置8之後，再依序將訊號資料Q〇〜Q3輸出給記 憶體控制裝置8。 另外，亦可在回復動作時與更新動作時，於將資料暫時 記憶於預備記憶體單元中之際，便將相鄰的預備字元線（譬 如：預備字元線SWL00，SWL01)同時啓動，並將感測放大器 62的資料當作互補的資料，而記憶於二個預備記憶體單元 SCellOO，SCelllO中。依此便藉由將預備記憶體單元當作所 謂的雙記憶體單元使用，可將回復動作時與更新動作時的 感測放大器之放大動作予以高速化，並可達半導體記憶裝 置1的高速化。 如上述，依照本實施形態1之半導體記憶裝置1，將感 測放大器附近所設置的預備字元線上所耦接的預備記憶體 單元當作臨時的資料保存電路使用，則因爲採用該者將更 新動作分爲二階段實施，因此縮短在更新動作時無法從外 部接收指令的期間，使更新動作所造成的延遲變小，結果 便可達半導體記億裝置1的高速化動作。 又，在更新動作之際，因爲於更新動作前經讀取出於感 測放大器中的資料亦保存於預備記憶體單元中，因此爾後 對應此資料的存取便高速化。 再者，因爲設置著將記憶體單元陣列Μ A分離於感測放 大器帶SAB的分離閘電路60,61，6 6,67，俾在對預備記憶 44 312/發明說明書(補件)/92-07/92109313 594742 體單元進行資料輸出入之際，將感測放大器帶S AB分離於 記憶體單元陣列ΜΑ，因此對預備記憶體單元進行資料輸 出入之際的感測放大器動作便高速化。 ， 另外，在將資料臨時記億於預備記憶體單元中之際，因 - 爲使預備記憶體單元當作雙記憶體單元而進行動作，藉此 便可更將動作高速化。 _ 再者，依照此半導體記憶裝置1，因爲具備有管理列位 址的列位址暫存器7，更配合列位址的啓動/停止狀態而將 φ 不同資料輸出入時序通知於外部，因此便可在未考慮內部 的列位址狀態之情況下，從外部輸入列位址與行位址。於 是，控制該半導體記憶裝置1的記憶體控制裝置8，因爲 並無必要管理列位址，因此達成利用外部控制裝置便可輕 易使用的半導體記憶裝置。 再者，依照半導體記憶裝置1，因爲預備解碼器62 4〜6 3 4 具備有事先測試預備字元線的功能，因此可僅使用經確認 屬於正常動作的預備字元線。 φ 又，依照此半導體記憶裝置1的話，因爲具可對應外部 指令而當作習知功能的SDRAM之功能，因此亦可使用爲 習知SDRAM的替換品。 ·’ [實施形態2] /； 在實施形態1中，若於叢發動作中實施更新動作的話， 便必須中止叢發動作而施行更新動作，或等到叢發動作結 束爲止才施行更新動作。實施形態2便屬於此問題之對 策，若從外部觀之，半導體記憶裝置內部的更新動作乃完 45 312/發明說明書(補件)/92-07/92109313 594742 全隱藏。 再者，本發明的半導體記憶裝置內建位址管理電路，因 而減輕控制半導體記憶裝置之控制裝置的負載。此實施形 態2乃採取將半導體記憶裝置與控制裝置內建於小型單元 內的SIP(systeminpackage，系統級封裝）的構造。 圖1 3所示係本發明實施形態2的半導體記憶裝置整體 構造槪略方塊圖。 參照圖1 3所示，半導體記憶裝置1 A係與控制半導體記 憶裝置1 A的記憶體控制裝置9 一齊包含於單元1 0中。半 導體記憶裝置1 A係在實施形態1的半導體記憶裝置1構 造中，取代控制電路2、記憶體單元陣列6、及列位址暫存 器7，而分別改爲控制電路2A、記憶體單元陣列6A、及 列位址暫存器7A。關於其他構造，由於均如同實施形態1 之半導體裝置1，因此不再贅述。 普通SDRAM —般均屬於將列位址與行位址從共通的端 子隔開時間差而輸入的多工器方式，但是，在本實施形態 2的半導體記憶裝置1A中，列位址RA、行位址C A及記 憶組位址BA係從記憶體控制部9同時輸入於控制電路2A 中。此外，相關從記憶體控制部9所提供的指令CMD，亦 並未如實施形態1的半導體記憶裝置1般，供應著複數訊 號組合，而是1個訊號供應著1個指令。 另外，在本實施形態2的半導體記億裝置1 A中，亦可 不採取S IP構造或上述介面構造，而採取如同實施形態1 之相同系統構造與介面構造。 46 312/發明說明書(補件)/92-07/92109313 594742 属1 4係顯示圖1 3中所示記憶體單元陣列6 A中所含之 感測放大器帶周圍構造的電路圖。 參照圖14所示，在記憶體區塊BLOCKO，BLOCK1之間 設置著開關陣列SW。記憶體區塊BLOCKO，BLOCK1的構 造，乃因爲如同實施形態1的半導體記憶裝置1中之記憶 體區塊BLOCKO，BLOCK1構造，因此便不再贅述。 開關陣列SW係配置於記憶體區塊BLOCKO中所含的記 憶體單元陣列MA#01與記憶體區塊BL0CK1中所含的記億 體單元陣列MA#10之間。開關陣列SW係包含有：將位元 線對BL10，/BL10耦接於位元線對BL20，/BL20的耦接電路 45 0、以及將位元線對 BL11，/BL11耦接於位元線對 BL21，/BL21的耦接電路451。 耦接電路450係由N通道MOS電晶體460,461所構成。 N通道MOS電晶體460係耦接於位元線BL10與位元線 BL20之間，並由閘極接收訊號ARTG01。N通道MOS電晶 體461係耦接於位元線/BL10與位元線/BL20之間，並由 閘極接收訊號ARTG01。耦接電路451係由N通道MOS電 晶體462,463所構成。N通道MOS電晶體462係耦接於位 元線 BL11與位元線 BL21之間，並由閘極接收訊號 ARTG01。N通道MOS電晶體4 6 3係耦接於位元線/BL1 1 與位元線/BL21之間，並由閘極接收訊號ARTG01。 若訊號ARTG0 1被啓動，則耦接電路450便將位元線 BL10，/BL10分S[J電氣耦接於位元線BL20，/BL20，而耦接 電路451則將位元線BL11，/BL11分別電氣耦接於位元線 47 312/發明說明書(補件)/92-07/92109313 594742 BL2 1，/BL2 1 。 半導體記憶裝置1A係在記憶體區塊BLOC KO中，從記 憶體單元讀取出於感測放大器中的資料，經由記憶體單元 陣列ΜΑ#01、開關陣列SW、及記憶體區塊BLOCK1的記 憶體單元陣列ΜΑ#10，而傳輸給記憶體區塊BLOCK1的感 測放大器。然後，將資料從記憶體區塊BLOCK1的感測放 大器讀取出於區域10線LI01，/LI01中，並經由閘電路G#l 而讀取出於整體10線GIO，/GIO中，然後再將資料傳輸給 輸出入電路1 4。 藉此，即便在從記憶體區塊BLOCKO以叢發動作讀取出 資料的最中間，於記憶體區塊BLOCKO中產生更新動作現 象，因爲讀取資料仍傳輸給記憶體區塊BL0CK1的感測放 大器而將外部介面化，因此記憶體區塊BLOCKO的感測放 大器便可使用於更新動作中，無須中斷叢發動作，或等待 更新動作。 再者，在記憶體區塊BL0CK1中，從記憶體單元讀取出 於感測放大器中的資料，亦有經由記憶體單元陣列 M A # 1 0、開關陣列S W、及記憶體區塊B L 0 C K 0的記憶體 單元陣列MA#01傳輸給記憶體區塊BLOCKO之感測放大器 的情況，但是因爲該等二個狀況的動作在本質上係相同 的，因此在下述說明中，便針對在記憶體區塊BLOCKO中， 從記憶體單元將資料讀取出於感測放大器中的情況進行說 明。 圖15〜圖18係顯示圖13所示控制電路2A構造的電路 48 312/發明說明書(補件)/92-07/92109313 594742 圖。爲求說明上的方便性，乃如同實施形態 僅例示著記憶組0之記憶體區塊B L 0 C K 0 在下述中若未特別說明，便在未對記憶組 予對應的元件符號之情況進行說明。 參照圖1 5所示，控制電路2 A係包含有 1 〇 4。訊號輸出入電路1 〇 4係包含有：〇 R閘 電路516A、及反相器5 24。 OR閘5 22係計算從記憶體控制部9當f[ 收到的讀取訊號RD與寫入指令WRT的邏 算結果當作內部訊號ADR而輸出。模式設 當模式選擇指令MRS呈Η位準之時，便 控制部 9當作模式設定訊號所接收 ADDRESS，而設定半導體記憶裝置1A的 式設定電路 5 16A便對應著所設定的樸 SWL —test、/Spare —test、及 /REF_test。反 部訊號Ready反轉，並將訊號/Ready輸出 9 〇 參照圖1 6所示，控制電路2A係包含， HIT之反轉訊號與內部訊號ADR的邏輯乘 算結果的AND閘802 ;計算來自AND閘 與內部旗標RCLflag之反轉訊號的邏輯乘 算結果的AND閘804 ;以及將來自AND | 號延遲2個時脈的訊號予以輸出的延遲電 再者，控制電路2A係更包含有：計算來 312/發明說明書(補件)/92-07/92109313 ! 1中所說明般， 所對應的部分， 與記億體區塊賦 訊號輸出入電路 522、模式設定 S指令CMD所接 輯和，並將此計 :定電路516A係 對應著從記憶體 到的位址訊號 模式。然後，模 [式，輸出訊號 相器5 24則將內 給記憶體控制部 f :計算內部訊號 積，並輸出此計 8 0 2之輸出訊號 積，並輸出此計 葡8 0 4之輸出訊 路 8 06 ° 自 AND閘 802 49 594742 之輸出訊號與內部旗標RCLflag之反轉訊號的邏輯乘積， 並輸出此計算結果當作回復訊號RCL而輸出的 AND閘 8 0 8 ;以及將來自AND閘8 0 8之輸出訊號延遲2個時脈的 . 訊號予以輸出的延遲電路8 1 0。 - 控制電路2A係更包含有：計算來自延遲電路8 06或810 之輸出訊號與訊號BLEQ之反轉訊號的邏輯乘積，並將此 _ 計算結果當作預充電訊號PRE而輸出的AND閘812;將來 自AND閘812之輸出訊號延遲2個時脈，並輸出啓動訊號 φ ACT的延遲電路814;計算來自延遲電路806或810之輸 出訊號與訊號BLEQ的邏輯乘積，並將此計算結果當作啓 動訊號ACT而輸出的AND閘816 ;以及將啓動訊號ACT 延遲半個時脈，並輸出內部訊號Ready的延遲電路818。 又，控制電路2A係更包含有：計算內部訊號ADR與內部 訊號HIT的邏輯乘積，並輸出此計算結果的AND閘820 ; 以及將來自AND閘820之輸出訊號延遲半個時脈並輸出內 部訊號Ready的延遲電路822。 φ 再者，控制電路2Α係更包含有：輸出將內部訊號Ready 延遲半個時脈的訊號的延遲電路824 ;計算來自讀取指令 RD與延遲電路824之輸出訊號的邏輯乘積，並將此計算 結果當作讀取訊號RD而輸出的AND閘8 2 6 ;以及計算寫 入指令WRT與來自延遲電路8 24之輸出訊號的邏輯乘積， 並將此計算結果當作寫入訊號WRT而輸出的AND閘‘8 2 8。 相關回復訊號RCL、預充電訊號PRE、啓動訊號ACT、 內部訊號Ready、讀取訊號RD、及訊號BLEQ，因爲均如 50 312/發明說明書(補件)/92-07/92109313 594742 同實施形態1中所說明，在此便不再贅述。寫入訊號WRT 係指示著來自外部之訊號寫入的訊號。 參照圖1 7所示，控制電路2 A更包含有內部旗標設定電 路 106。內部旗標設定電路106係由：SR正反器電路 8 3 0,8 3 2,8 3 6,840,844、以及延遲電路 8 3 4,8 3 8,8 42 所構成。

SR正反器電路8 3 0係分別接收更新要求訊號REFREQ 於設定輸入與更新訊號REF於重置輸入，並輸出內部旗標 REFflag〇 SR正反器電路8 3 2係分別接收後述轉換訊號TRS 於設定輸入與回復訊號RCL於重置輸入，並輸出內部旗標 RCLflag。 延遲電路8 3 4係輸出將更新訊號REF延遲1個時脈的訊 號。.SR正反器電路8 3 6係分別接收來自延遲電路8 3 4的輸 出訊號於設定輸入與復原訊號RST於重置輸入，並輸出內 部旗標RSTflag。 延遲電路8 3 8係輸出將後述均等化訊號EQ延遲1個時 脈的訊號。S R正反器電路8 4 0係分別接收來自延遲電路 8 3 8的輸出訊號於設定輸入與啓動訊號ACT於重置輸入， 並輸出內部旗標EQflag。 延遲電路842係輸出將復原訊號RST延遲丨個時脈的訊 號。SR正反器電路844係分別接收來自延遲電路842的輸 出訊號於設定輸入與更新要求訊號REFREQ於重置輸入， 並輸出內部旗標NMLflag。 參照圖1 8所示，控制電路2A係包含有：計算訊號N0P、 訊號BLEQ之反轉訊號、內部旗標REFflag、及內部旗標 51 312/發明說明書(補件)/92-07/92109313 RCLflag之反轉訊號的邏輯乘積，並輸出將此計算 反轉過之訊號的NAND閘8 4 6 ;以及將來自NAND 的輸出訊號予以反轉並輸出轉換訊號TRS的反相器 轉換訊號TRS係指示將已啓動的感測放大器資料傳 鄰記憶體區塊的感測放大器之動作的訊號。 再者，控制電路2A係包含有：計算訊號NOP、內 EQ flag之反轉訊號、及內部旗標RCLflag的邏輯乘 輸出將此計算結果經反轉過之訊號的NAND閘850 將來自NAND閘8 5 0的輸出訊號予以反轉並輸出均 號EQ的反相器8 5 2。均等化訊號EQ係指示著將該 區塊之位元線對初始化的訊號。 再者，控制電路2A係包含有：計算訊號NOP、內 EQflag、及內部旗標REFflag的邏輯乘積，並輸出 算結果經反轉過之訊號的NAND閘8 5 4;以及將來自 閘8 5 4的輸出訊號予以反轉並輸出更新訊號REF的 8 5 6 ° 又，控制電路2A係包含有·.計算訊號NOP、及內 RST flag的邏輯乘積，並輸出將此計算結果經反轉 號的NAND閘8 5 8 ;以及將來自NAND閘8 5 8的輸 予以反轉並輸出復原訊號RST的反相器8 6 0。 另外，控制電路2A係更包含有：計算訊號NOP、 標RCLflag、及內部旗標NML flag的邏輯乘積，並 此計算結果經反轉過之訊號的NAND閘8 62 ;以及 NAND閘8 6 2的輸出訊號予以反轉並輸出回復訊號 312/發明說明書(補件)/92-07/92109313 結果經 閘8 46 84 8 ° 輸給相 部旗標 積，並 :以及 等化訊 記憶體 部旗標 將此計 NAND 反相器 部旗標 過之訊 出訊號 內部旗 輸出將 將來自 RCL的 52 594742 反相器8 6 4。 此電路係當並未從記憶體控制部9接收依指令CMD的 動作指令之時（即，訊號NOP處於Η位準的操作狀態之 時），便被.啓動。 再者，控制電路2 Α係包含有未圖示的更新計時器6 1 0、 及更新位址計數器6 1 2。相關更新計時器6 1 0與更新位址 計數器6 1 2的構造，因爲如實施形態1中所說明，因此便 不再重複說明。 圖1 9所示係圖1 3所示列位址暫存器7 A的功能方塊圖。 在此如同實施形態1，列位址暫存器7A係依記憶體單元陣 列6 A的每個記憶組記憶體區塊而設置，在圖1 9中，乃例 示著相關記憶組〇之記憶體區塊BLOCKO所對應的列位址 暫存器。 參照圖1 9所示，列位址暫存器7 A係在圖9所示實施形 態1的半導體記憶裝置1之列位址暫存器7構造中，具備 有取代暫存器陣列6：22的暫存器陣列622A，並具備有取代 預備解碼器624〜6 3 4的預備解碼器624A〜6 3 4A。 暫存器陣列622A係如同暫存器陣列622,將經啓動訊號 所啓動的字元線所對應的列位址保存於內部，但就取代內 部訊號RAS而改爲接收內部訊號ADR之點，乃不同於暫 存器陣列622。 暫存器陣列6 2 2 A係若接收到啓動訊號A C T，便從控制 電路2A接收此啓動訊號ACT所對應且經啓動之字元線所 對應的列位址訊號RA<0:4>，接著在接收到預充電訊號 53 312/發明說明書(補件)/92-07/92109313 594742 P RE之前均保存於內部。然後，若接收到內部訊號ADR， 便與保存著與此內部訊號ADR —齊接收到讀取（或寫入）對 象之列位址訊號R A < 0 : 4 >的列位址進行比較，若一致的 話，便將內部訊號HIT以Η位準予以輸出。 預備解碼器624Α〜634Α係如同預備解碼器624〜6 3 4般， 設定所對應預備字元線SWLOO〜SWL05之動作模式，並分 別輸出預備字元線 SWLOO〜SWL05所對應的啓動訊號 SWLOOEN〜SWL0 5EN’但是就取代內部訊號RAS而改爲接 收內部訊號ADR，且未接收訊號/RCL_test之點乃不同於 預備解碼器624〜63 4。 預備解碼器624A〜634A係將所對應的預備字元線設定 爲下述動作模式中的任何模式：將預備字元線當作字元線 之預備線用的第1動作模式；以及當作隨更新動作而所讀 取出資料之暫時記憶體單元用之第2動作模式。 另外，實施形態2的半導體記憶裝置1 A，並未設置有將 預備字元線當作回復動作用資料之暫時記憶體單元用的動 作模式。在半導體記憶裝置1A中，讀取資料因爲在讀取 出於感測放大器之後再傳輸給相鄰的感測放大器，因此無 必要將讀取資料記憶於預備字元線中。因此，預備解碼器 62 4 A〜634A便未具備將預備字元線當作回復動作用資料之 暫時記憶體單元用的動作模式設定電路。 暫存器陣列622A乃就取代內部訊號RAS而改爲接收內 部訊號ADR之點不同於暫存器陣列62 2，因爲其電路構造 乃爲相同，因此相關構造的說明便不再贅述。 54 312/發明說明書(補件)/9107/92109313 594742 圖20係顯示圖19所示預備解碼器624A構造的電路圖。 參照圖20所示，預備解碼器624A係在圖11所示實施 形態1的半導體記憶裝置1之預備解碼器624構造中，取 代內部訊號RAS而改爲接收內部訊號ADR，且未設置第3 動作模式設定部760與NAND閘762。相關其他構造，因 爲如同預備解碼器624的構造，因此便不再重複贅述。 另外’圖19所不的其他預備解碼器626A〜634A構造’ 因爲均如同預備解碼器624A的構造，因此便不再重複贅 述。 圖2 1所示係說明實施形態2的半導體記憶裝置1 A動作 用的動作波形圖。另外，爲求說明上的方便性，在圖2 1 中，設定爲對一個記憶組位址執行動作。此外，叢發長度 設疋爲4。 參照圖21所示，在時間點T1前，字元線WL00已被啓 動。驅動訊號SO，/S0分別被啓動爲Η位準、L位準，而記 憶體區塊BLOCKO的感測放大器62,63分別將位元線對 BL0，/BL0、以及位元線對BL1，/BL1的電位予以放大。此 外，驅動訊號S1，/S1均被初期設定於電位VBL，記憶體區 塊BLOCK1的感測放大器62,63呈停止狀態。 在時間點T 1，若輸入當作指令CMD用的讀取訊號RD， 且輸入當作位址訊號ADDRESS用的〇〇〇(左邊2位數係表 列位址，右邊1位數係表行位址），則列位址暫存器7A便 將所輸入的列位址與內部所記憶著的列位址進行比較。然 後，因爲該等位址呈一致，因此列位址暫存器7 A便將內 55 312/發明說明書(補件)/92-07/92109313 594742 部訊號HIT以Η位準輸出。 如此的話，控制電路2Α便在半個時脈後將內部訊號 Ready設爲Η位準，並將L位準的訊號/Ready輸出於記憶 體控制部9中。藉此，通知記憶體控制部9從下一個時脈 訊號CLK起輸出資料。然後，控制電路2A便在再半個時 脈後的時間點T2，將讀取訊號RD啓動，並在其1個時脈 之後起，依序輸出行位址0〜3所對應的資料Q0〜Q 3。 在時間點T3，獨立於在時間點T 1時從外部所供應之讀 取訊號RD的關聯動作，由控制電路2A產生更新要求訊號 REFREQ。 如此的話，在下一個時脈訊號CLK上升邊緣的時間點 T4，控制電路2A便將轉換訊號TRS啓動，並開始讀取出 於記憶體區塊BLOCKO之感測放大器中的資料之傳輸動 作。換句話說，若轉換訊號 TRS被啓動，則訊號 BLEQ2，SAEQ1將被停止，訊號B LT G 1，ART G 1將被啓動， 記憶體區塊BL0CK1的感測放大器便電氣耦接於記憶體區 塊BLOCKO的感測放大器。 然後，已讀取於記憶體區塊BLOCKO之感測放大器中的 資料，便經由記憶體單元陣列ΜA#0 1、開關陣列SW及記 憶體單元陣列MA#10而傳輸給記憶體區塊BLOCK1的感測 放大器。然後，驅動訊號S 1，/S 1分別被啓動爲Η位準、l 位準，記憶體區塊BL0CK1的感測放大器將與記憶體區塊 BLOCKO的感測放大器，保存著相同資料。另外，資料傳 輸結束，則訊號BLTG1便被停止。 56 312/發明說明書(補件)/92-07/92109313 594742 此時，針對第4個輸出資料Q 3，在資料輸出之際，因爲 已經完成對記憶體區塊BL0CK1之感測放大器的傳輸處 理，因此訊號I0SW1便被啓動，資料Q3從記憶體區塊 B L 0 C K 1的感測放大器輸出於外部。 接著，在時間點T5，若獨立於更新動作，輸入當作指令 CMD用的寫入指令 WRT，以及輸入當作位址訊號 ADDRESS用的〇〇4，則列位址暫存器7A便將所輸入的列 位址與保持於內部的列位址進行比較。因爲該等位址呈一 致，因此列位址暫存器7 A便將內部訊號ΗIT以Η位準輸 出。 如此的話，控制電路2Α便在半個時脈後，將內部訊號 R e a d y設爲Η位準，並將L位準的訊號/ R e a d y輸出於記憶 體控制部9中。然後，從輸出內部訊號/Ready的1個時脈 後開始，輸入資料D4〜D 7。其中，相關列位址00的資料， 因爲並未執行對記憶體區塊BLOCK1之感測放大器的傳 輸，因此資料D4〜D7的寫入，便對記憶體區塊BLOCK1 的感測放大器執行。 此外，在時間點T6，控制電路2A對應著轉換訊號TRS 的啓動，將內部旗標RCLflag啓動，且對應於此而將均等 化訊號EQ啓動。對應於此，字元線WL00便被停止，訊 號BLEQ0，SAEQ0被啓動，驅動訊號S0，/S0均被設定於電 位VBL。然後，因爲隨爾後所執行更新動作而將讀取出於 記憶體區塊BLOCKO之感測放大器中的資料記憶於預備記 憶體單元中，因此控制電路2A便將訊號REFS WLEN啓動。 57 312/發明說明書(補件)/92-07/92109313 594742 另外，控制電路2A係若完成位元線對之初始化，便將訊 號 BLEQO，SAEQO 停止。 接著，在將均等化訊號EQ啓動的2個時脈後之時間點 T7，控制電路2A便將更新訊號REF啓動，並開始更新動 作。若更新訊號REF被啓動，則更新對象的字元線WLOF 便被啓動，而將資料讀取出於記憶體區塊BLOCK0的感測 放大器中。 在此因爲將感測放大器的放大動作高速化，因此在資料 讀取出於位元線對中之後，訊號BLT GO便被停止，位元線 對BL00，/BL00便分別分離於位元線對BL0，/BL0，位元線 對BL01，/BL01則分別分離於位元線對BL1，/BL1。然後， 若資料讀取出於感測放大器中，字元線WL OF便被停止， 訊號BLEQ0則被啓動。 在實施形態2的半導體記憶裝置1 A中，亦如同實施形 態1的半導體記憶裝置1，因爲更新動作乃以二階段實施， 因此並未隨更新動作馬上執行將已讀取出於感測放大器中 之資料寫入於原本記憶體單元中的動作，而是將資料暫時 寫入於預備記憶體單元中。控制電路2A係若資料被寫入 於預備記憶體單元中，便將訊號REFS WLEN停止，並將資 料保存於預備記憶體單元中。 接著，在時間點T 8，若獨立於更新動作，輸入當作指令 CMD用的寫入指令WRT，且輸入當作位址訊號ADDRESS 用的2 0 0的話，列位址暫存器7 A便將所輸入的列位址2 0 與內部所記億著的列位址〇〇進行比較。因爲該等位址互 58 312/發明說明書(補件)/92-07/92109313 594742 異，因此列位址暫存器7A便將內部訊號HIT以L位準輸 出。 此外，所輸入的列位址20對應於記憶體區塊BL0CK1 中所含的字元線，係在記憶體區塊BLOCK1的感測放大器 中保存著記憶體區塊BLOC K0之字元線WLOO所對應的資 料。因此，控制電路2A便將回復訊號RCL啓動，記憶體 區塊BLOCK1之感測放大器的資料，便再度被傳輸給記憶 體區塊BLOCKO的感測放大器。 另外，因爲屬於對應著時間點T5之寫入指令WRT的寫 入動作中，因此再度傳輸結束之後所輸入的第4個輸入資 料D7便被寫入於記憶體區塊BLOCKO的感測放大器中。 然後，控制電路2A將字元線WL00啓動，該等輸入資料 被寫入耦接於字元線WL00上的記憶體單元。 再者，資料之再度傳輸結束之後，控制電路2 A便將訊 號 ARTG01停止，而記憶體區塊BLOCKO與記憶體區塊 BLOCK1貝[J利用開關陣歹[J SW而電性分離。 然後，在時間點T9，控制電路2A將預充電訊號PRE與 均等化訊號EQ啓動，且同時並行實施記憶體區塊BLOCK 1 的資料寫入準備動作，以及用來對記憶體區塊BLOCKO的 更新資料進行復原動作的初始化動作。 接著，在時間點T10，控制電路2A將啓動訊號ACT與 復原訊號RST啓動，且同時並行實施記憶體區塊BLOCK 1 的字元線WL20之啓動，與記億體區塊BLOCKO的更新資 料之復原動作。 59 312/發明說明書(補件)/92-07/92109313 594742 然後，在時間點Τ 1 1，控制電路2 A將寫入指令 動，並執行將資料寫入於記憶體區塊BL0CK1之 WL2〇所耦接的記憶體單元中。 再者，在此半導體記憶裝置1A中，亦如同實施 中所述，亦可在更新動作中，於將資料臨時記憶於 憶體單元中之際，同時將相鄰預備字元線（如：預備 S W L 0 0，S W L 0 1)啓動，將感測放大器6 2資料當作互 料而記憶於二個預備記憶體單元SCellOO，SCelllO 此，便可將更新動作時的感測放大器之放大動作高 可達半導體記憶裝置1 A動作的高速化。 如上述，依照本實施形態2之半導體記憶裝置1』 爲設置著耦接於相鄰記憶體區塊的開關陣列S W， 將讀取出於其中一記憶體區塊中所含感測放大器中 傳輸給另一記憶體區塊中·所含感測放大器的狀態， 便在叢發動作中執行更新動作，資料讀取仍不致被 斷。結果，便可達半導體記憶裝置1 A的高速動作/ 本次所揭示的實施形態，全部均僅止於例示，而 爲係限定本發明者。本發明的範圍並非在於上述實 的說明，而是在申請專利範圍所揭示部分，舉凡與 利範圍具均等涵義、以及此範圍內的任何變更均涵 發明中。 【圖式簡單說明】 圖1爲本發明實施形態1的半導體記憶裝置整體 略方塊圖。 312/發明說明書(補件)/92-07/92109313 WRT啓 字元線 形態1 預備記 字元線 補的資 中。藉 速化， V，則因 並形成 的資料 因此即 中途切 ί匕。 不可認 施形態 申請專 蓋於本 構造槪 60 594742 圖2爲圖1所示記憶體單元陣列之陣列配置示意圖。 圖3爲實施形態1的半導體記憶裝置之感測放大器帶周 邊構造電路圖。 圖4爲圖1所示控制電路構造的第1電路圖。 圖5爲圖1所示控制電路構造的第2電路圖。 圖6爲圖1所示控制電路構造的第3電路圖。 圖7爲圖1所示控制電路構造的第4電路圖。 圖8爲圖1所不控制電路構造的弟5電路圖。 圖9爲圖1所示列位址暫存器的功能方塊圖。 圖10爲圖9所示暫存器陣列構造的電路圖。 圖11爲圖9所示預備解碼器構造的電路圖。 圖1 2爲實施形態1的半導體記憶裝置動作之說明用動 作波形圖。 圖1 3爲本發明實施形態2的半導體記憶裝置整‘體構造 槪略方塊圖。 圖1 4爲圖1 3所示記憶體單元陣列中所含感測放大器帶 周邊構造電路圖。 圖1 5爲圖1 3所示控制電路構造的第1電路圖。 圖1 6爲圖1 3所示控制電路構造的第2電路圖。 圖1 7爲圖1 3所示控制電路構造的第3電路圖。 圖1 8爲圖1 3所示控制電路構造的第4電路圖。 圖1 9爲圖1 3所示列位址暫存器的功能方塊圖。 圖20爲圖19所示預備解碼器構造的電路圖。 圖2 1爲實施形態2的半導體記憶裝置動作之說明用動 61 312/發明說明書(補件)/92-07/92109313 594742 作波形圖。 (元件符號說明 <0 : 6> 列 0 列 1 半 1 A 半 2 控 2 A 控 3 列 4 行 5 輸 6 記 6 A 記 7 列 7 A 列 8 記 9 記 9 記 10 單 11,12 N 14 輸 16 電 18 N 20,22,24 均 312/發明說明書(補件)/92-07/92109313 ) 位址訊號 位址 導體記憶裝置 導體記憶裝置 制電路 制電路 解碼器 解碼器 出入電路 憶體單元陣列 憶體單元陣列 位址暫存器 位址暫存器 憶體控制裝置 憶體控制裝置 憶體控制部 元 通道MOS電晶體 出入電路 容器 通道MOS電晶體 等化電路 594742 2 1，2 3，2 5均等化電路 30,3 1 N通道MOS電晶體 32,3 3 N通道MOS電晶體 34 〜36 N通道MOS電晶體 37 〜39 N通道MOS電晶體 40,4 1 N通道MOS電晶體 42,43 N通道MOS電晶體 50,5 1 N通道MOS電晶體 52,53 N通道MOS電晶體 60,66 分離閘電路 6 1,67 分離閘電路 62 感測放大器 63 感測放大器 64 耦接電路 65 耦接電路 102 內部旗標設定電路 104 訊號輸出入電路 106 內部旗標設定電路 45 0 耦接電路 45 1 耦接電路 460,461 N通道MOS電晶體 462,463 N通道MOS電晶體 5 02〜5 1 2 AND 閘 5 14 〇 R 鬧 312/發明說明書(補件)/92-07/92109313 594742 516 模式設定電路 5 16A 模式設定電路 518 控制訊號輸入緩衝器 520 NAND 閘 5 22 NAND 鬧 522 OR 閘 5 2 4 反相器 526 NAND 聞 5 2 8 反相器 5 3 0 延遲電路 5 3 2 NAND 聞 5 3 4 反相器 5 3 6 延遲電路 5 3 8 AND 閛 540 NAND 閘 5 42 反相器 544 NAND 鬧 546 反相器 5 5 0 延遲電路 5 5 4 反相器 5 5 6 反相器 5 5 8 反相器 5 6 0 延遲電路 5 62 NAND 閘 64

312/發明說明書(補件)/92-07/92109313 594742 5 64 反相器 5 6 6 延遲電路 5 6 8 NAND 閘 - 5 7 0 反相器 - 5 7 2 延遲電路 5 7 4 NAND 鬧 5 7 6 反相器 5 8 0 NAND 蘭 · 5 8 2 反相器 5 8 4 延遲電路 586,590,592,596 SR 正反器電路 588 OR 聞 589 OR 閘 594 OR 閘 5 9 8 NAND 聞 600 反相器 _ 606 NAND 聞 60 8 反相器 610 更新計時器 / 612 更新位址計數器 62 2 暫存器陣列 622A 暫存器陣列 624〜6 3 4預備解碼器 624A〜63 4A 預備解碼器 312/發明說明書(補件)/92-07/92109313 65 594742 63 6 AND閘 63 8 AND鬧 652 NAND 聞 654 反相器 65 6 NAND 鬧 65 8 反相器 660〜668 AND聞 670〜680 SR正反器電路 682〜690 反相器 692〜700 位址位元比較電路 702,712 NAND 聞 704,714 反相器 706 反相器 708 P通道MOS電晶體 7 10 N通道MOS電晶體 7 16,718 P通道MOS電晶體 720,722 N通道MOS電晶體 732 第1動作模式設定部 734 NAND 閘 73 6 P通道MOS電晶體 7 3 8,742,7 64 反相器 740 N通道MOS電晶體 744〜7 5 2取代字元線設定部 7 5 4 NAND 閘 66 312/發明說明書(補件)/92-07/92109313 594742 756 第2動作模式設定部 7 5 8,7 62 NAND 閘 760 第3動作模式設定部 766,770 P通道MOS電晶體 768,772 N通道MOS電晶體 774,776 P通道MOS電晶體 778 N通道MOS電晶體 7 8 0,782 P通道MOS電晶體 784 N通道MOS電晶體 7 8 6,7 8 8 P通道MOS電晶體 790 N通道MOS電晶體 802 AND閘 804 AND閘 806 延遲電路 808 AND閘 8 10 延遲電路 8 12 AND閘 8 14 延遲電路 8 16 AND閘 8 18 延遲電路 820 AND聞 822 延遲電路 824 延遲電路 826 AND聞 312/發明說明書(補件)/92-07/92109313 828 AND閘 830,832 SR正反器電路 834 延遲電路 836 S R正反器電路 8 3 8 延遲電路 840 SR正反器電路 842 延遲電路 844 SR正反器電路 846 NAND 閘 848 反相器 8 5 0 NAND 聞 8 5 2 反相器 854 NAND 閘 862 NAND 閘 864 反相器 /C AS 行位址選通訊號 /CLK 時脈訊號 /CS 晶片選擇訊號 /LIOO 區域10線 /RAS 列位址選通訊號 /Ready 訊號 /WE 寫入致能訊號 ACT 啓動訊號 ADDRESS 位址訊號 594742 312/發明說明書(補件)/92-07/92109313 594742 ADR 內部訊號 ALLDISABLE 訊號 ARTG01 訊號 B A 記憶組位址訊號 B A0，B A 1 記憶組位址訊號 BLO 位元線 BL0，/BL0 位元線對 B L Ο Ο，/ B L Ο 0 位元線 BL01 位元線 BL1 ,/BLl 位元線 B L 1 Ο，/ B L 1 0 位元線 BL1 1，/BLl 1 位元線 BLEQ 訊號 BLEQO，BLEQl 訊號 BLK.OSEL 區塊選擇訊號 BLOCKO〜BLOCK3 記憶體區塊 BLTG0 訊號 BLTG1 訊號 BNK0SEL 記憶組選擇訊號 BNK1SEL 記憶組選擇訊號 C A 行位址訊號 CA0〜CA3 行位址訊號 CellOO 記憶體單元 CellO 1 記憶體單元 312/發明說明書(補件)/92-07/92109313 594742

Cell 1 Ο

Cell 1 1

CLK

CMD

CMDEN CMDflag

CSL

CSLO〜CSLF CSL1 DATA EQ EQflag F 1，F2 F3 ,F4 F5，F6 F7，F8 G#0 G#0〜G#3 G#1 記憶體單元 記憶體單元 時脈訊號 指令 內部訊號 內部旗標 行選擇線 行選擇線. 行選擇線 資料 均等化訊號 內部旗標 保險絲 保險絲 保險絲 保險絲 閘電路 耦接閘電路 閘電路

GIO，/GIO HIT ID ΑΤΑ IOS WO IOS W 1 整體i〇線 內部訊號 內部資料 訊號 訊號 312/發明說明書(補件)/92-07/92109313 70 594742 LI Ο，/ L10 區域 10 線 LIOO 區域I〇線 L IO 1，/ LIO 1 區域 IO 線 MA 記憶體單元陣列 MA#00,MA#01 記憶體單元陣列 M A# 10〜M A# 11 記憶體單元陣列 MA#20，MA#21 記憶體單元陣列 MA#30，MA#31 記憶體單元陣列 MRS 模 式 々BB m 擇 指 令 MRSCMD 模 式 選 擇 指 令 NMLflag 內 部 旗 標 Ν ο _ D e 1 a y 訊 號 NOP 訊 號 PRE 預 充 電 訊 號 RA 列 位 址 訊 號 RA<0:4〉 列 位 址 訊 號 RAO 列 位 址 訊 號 RA1 〜RA4 列 位 址 訊 號 RA5，RA6 列 位 址 訊 號 RAS 內 部 訊 號 RCL 回 復 訊 號 RCLflag 內 部 旗 標 RCLSWLEN 訊 號 RD 讀 取 訊 號 312/發明說明書(補件)/92-07/92109313 594742 RD#00 列解 碼 器 RD#0 1 列 解 碼 器 RD# 1 0 列 解 碼 器 RD# 1 1 列解 碼 器 RD#20 列解 碼 器 RD#2 1 列解 碼 器 RD#30 列解 碼 器 RD#3 1 列 解 碼 器 RDCMD 讀 取 指 令 Ready 內 部 訊 號 REF 更 新 訊 號 REFflag 內 部 旗 標 REFREQ 更 iiri m 要 求 訊 號 REFSWLEN 訊 號 RST 復 原 訊 號 RSTflag 內 部 旗 標 S0，/S0 驅 動 訊 號 S 1，/S 1 驅 動 訊 號 SAB 感 測 放 大 器 帶 S AB#0 感 測 放 大 器 帶 S AB#1 感 測 放 大 器 帶 S AB#2 感 測 放 大 器 帶 S AB#3 感 測 放 大 器 帶 S AEQ 訊 號 312/發明說明書(補件)/92-07/92109313 594742 SAEQO 訊號 SC el 100, SC ell 10， 預備記憶體單元 SCell20，SCell30， SCell40，SCell50 SCell015SCellll5 預備記憶體單元 SCell21，SCell31， SCell41，SCell5 1 SW 開關陣列 SWL 預備字元線 SWL_test、/Spare_test、 訊號 /REF_test、/RCL_test SWLOO〜SWL05 預備字元線 SWLOOEN〜SWL05EN 啓動訊號 TRS 轉換訊號 VBL 電位

Vcp 單元板電位 WL 字元線 WL00〜WL0F 字元線 WL01 字元線 W L 1 0〜W L 1 F 字元線 WL20〜WL2F 字元線 WL30〜WL3F 字元線 WL40〜WL4F 字元線 WL50〜WL5F 字元線 73 312/發明說明書(補件)/92-07/92109313 594742 WL60〜WL6F 字元線 WL70〜WL7F 字元線 WRT 寫入訊號 WRT 寫入指令 WRTCMD 寫入指令

312/發明說明書(補件)/92-07/92109313 74

Claims (1)

1. 594742 拾、申請專利纖 1 · 一種半導體記憶裝置，係必須進行更新動作的半導體 記憶裝置，具備有： 記憶體區塊；以及 控制電路，係控制該半導體記憶裝置動作； 其中， 上述記憶體區塊係包含有： 記憶體單元陣列，係含複數個記憶體單元； 複數字元線與複數位元線對；以及 感測放大器帶，係透過上述複數位元線對而耦接於上述 記憶體單元陣列； 上述感測放大器帶係由 複數感測放大器，係對應著上述複數位元線對而設置； 以及 資料保存電路，係將利用上述感測放大器而所讀取出的 資料予以保存； 所構成； 上述控制電路係在更新動作中，區分爲：將從更新對象的 記憶體單元中讀取出於上述複數感測放大器中的資料，保 存於上述資料保存電路中的第1動作，以及將上述資料保 存電路中所保存的資料，讀取出於上述複數感測放大器 中，並將此所讀取出的資料寫入於上述更新對象的記憶體 單元中之第2動作，而執行上述更新動作。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中，上 75 發明說明書(補件)/92-07/92109313 594742 述感測放大器帶更包含有：根據來自上述控制電路的指 令，將上述記憶體單元陣列分離於該感測放大器帶的分離 電路； 上述資料保存電路，係設置於上述複數感測放大器與上 述分離電路之間； 上述控制電路係當對上述資料保存電路執行資料的讀 寫動作之時，便執行將上述分離電路啓動的動作。 3 .如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制電路，係在上述更新動作時，更進一步執行在資料 已經讀取出於上述複數感測放大器中之時，將此所讀取出 的資料保存於上述資料保存電路中的動作。 4 ·如申請專利範圍第3項之半導體記憶裝置，其中，上 述資料保存電路，係包含有： 複數預備記憶體單元，係可產生當作上述複數記憶體單 元之預備記憶體單元用的動作；以及 複數預備字元線，係對應著上述複數預備記憶體單元而 設置。 5 ·如申請專利範圍第4項之半導體記憶裝置，其中，上 述複數預備記憶體單元，係由構成對的複數第1與第2預 備記憶體單元所構成； 上述各個複數第1預備記憶體單元，係耦接於構成上述 複數位元線對中所含任何位元線對之其中一位元線上； 上述各個複數第2預備記憶體單元，係耦接於構成上述 任何位元線對之另一位元線上，並記憶著將形成對之上述 76 312/發明說明書(補件)/92-07/92109313 594742 第1預備記憶體單元所記憶資料的反轉資料。 6 ·如申請專利範圍第4項之半導體記憶裝置，其中更具 備有： 列位址管理電路，係保存著從外部所輸入的列位址，並 將上述複數記億體單元與上述複數預備記憶體單元所對應 資料的輸出入，分別以上述字元線單位與上述預備字元線 單位進行管理；以及 控制訊號輸出入端子，係對應著上述從外部所輸入的列 位址，將不同的資料輸出入時序通知於外部。 7.如申請專利範圍第6項之半導體記憶裝置，其中，上 述列位址管理電路，係包含有： 列位址比較電路，係同時保存著將上述複數字元線中所 含任何字元線啓動的指令，與從外部所供應的第1列位 址，並將爾後所輸入的第2列位址與上述第1列位址進行 比較；以及 複數解碼器，係對應著上述複數預備字元線而設置，並 對所對應的預備字元線，根據預設的動作狀態，將上述對 應的預備字元線進行啓動。 8 ·如申請專利範圍第7項之半導體記憶裝置，其中，上 述動作模式，係包含有： ' 第1動作模式，係於上述字元線之預備線使用預備字元 線， 第2動作模式，係於上述更新動作時的更新對象資料, 以臨時記憶的記憶體單元，使用耦接於上述預備字元線上 312/發明說明書(補件)/92-07/92109313 77 594742 的上述預備記憶體單元； 第3動作模式，係於將上述更新動作時已經讀取出於上 述複數感測放大器中的資料予以臨時記億的記億體單元， 使用耦接於上述預備字元線上的上述預備記憶體單元。 9 ·如申請專利範圍第8項之半導體記憶裝置，其中，在 更新動作時， 上述控制電路，係將指示上述複數預備字元線中所含任 何預備字元線啓動的訊號，輸出給上述列位址管理電路； 上述第2動作模式中所設定預備字元線所對應的上述解· 碼器’係對應著上述訊號，將所對應的上述預備字元線予 以啓動。 1 0 .如申g靑專利範圍第8項之半導體記憶裝置，其中，在 資料讀取時， 上述列位址比較電路，係將從外部供應讀取指令時一齊 供應的上述第2列位址與上述第1列位址進行比較，並將 此比較結果輸出給上述控制電路； 上述控制電路，係當從上述列位址比較電路接收上述第 2列位址一致於上述第1列位址的比較結果，且在輸入上 述第1列位址之後執行上述更新動作之時，便執行下述動 作：將耦接於上述第1列位址上的預備字元線資料予以臨 時記憶之預備記憶體單元所耦接的預備字元線予以啓動之 指示訊號輸出給上述列位址管理電路，並對應著上述訊 號，將從上述預備記憶體單元中讀取出於上述感測放大器 帶中的上述資料輸出給外部； 78 312/發明說明書(補件)/92-07/92109313 594742 設定於上述第3動作模式的預備字元線所對應之上述解 碼器’係對應著上述訊號，並將所對應的上述預備字元線 啓動。 1 1 ·如申請專利範圍第7項之半導體記億裝置，其中，在 資料讀取時， 上述列位址比較電路，係將從外部供應讀取指令時一齊 供應的上述第2列位址與上述第1列位址進行比較，並將 此比較結果輸出給上述控制電路； 上述控制電路，係當從上述列位址比較電路接收上述第 2列位址一致於上述第1列位址的比較結果，且在輸入上 述第1列位址之後未執行上述更新動作之時，便執行將上 述感測放大器帶中所保存的資料輸出於外部的動作； 設定於上述第3動作狀態的預備字元線所對應之上述解 碼器，係對應著上述訊號，並將所對應的上述預備字元線 啓動。 1 2 .如申請專利範圍第7項之半導體記億裝置，其中，在 資料讀取時， 上述列位址比較電路，係將從外部供應讀取指令時一齊 供應的上述第2列位址與上述第1列位址進行比較，並將 此比較結果輸出給上述控制電路； 上述控制電路，係當從上述列位址比較電路接收上述第 2列位址不一致於上述第1列位址的比較結果之時，便執 行從上述記憶體單元陣列所含上述第2列位址所對應字元 線上耦接的記憶體單元讀取出資料，並輸出於外部的動作。 79 312/發明說明書(補件)/92-07/92109313 594742 1 3 .如申請專利範圍第1項之半導體記億裝置，其中，更 具備有： 另一記憶體區塊；以及 耦接電路，係根據來自上述控制電路的指令，將上述記 憶體區塊耦接於上述另一記憶體區塊； 上述控制電路，係當從上述記憶體區塊所含記憶體單元 陣列中讀取出資料之時，便執行將上述耦接電路啓動的動 作’並執行從上述記憶體單元所含上述感測放大器帶，將 上述資料傳輸給上述另一記憶體區塊所含感測放大器帶的 動作，且執行從上述另一記億體區塊所含感測放大器帶將 上述資料輸出於外部的動作。 80 312/發明說明書(補件)/92-07/92109313