TW583679B - A method and a device to read-in and to test the time state of the read-out data-response from a testable memory-module - Google Patents

Description

583679 五、發明説明（1 ) 本發明涉及一種方法及裝置，其在測試時使待讀出之 記憶模組（特別是DRAM記憶）在DDR操作時所讀出 之資料回答信號讀入一種測試接收器中。 目前之動態隨機存取半導體記憶體（DRAM)在其製成 之後藉助於生產測試系統來測試，這允許在確定之時間 點在待測試之DRAM上施加一些電壓位準已準確地定義 之信號。爲了對此種即將測試之DRAM記憶體測試其讀 出功能，則由其所讀出之信號在準確之時間點須讀入此 測試系統中且與所期望之信號値相比較。 目前由於記憶模組之高的操作頻率（例如，Rambus-DRAMs中400MHZ之時脈頻率），則此種記憶模組之讀 出-及寫入信號之規格需要很高之準性，例如，在 DDR (Double Data Rate)DRAM中此種信號規格通常是 5 00ps。由於此一原因，則適當之生產測試系統須符合最 高之技術需求，這會造成很大之成本。因此，頻率最高 之記憶模組之測試成本已達其總生產成本之30%。 目前在DDR操作中之DRAM記憶體之讀出過程中所 謂資料選通（strobe)-回答信號DQS之測量特別重要。在 DDR操作中之DRAM及其它記憶體中，須發送所謂DQS ，因此，DQ資訊之讀入是藉由一種控制器（此情況中 是測s式系統）在最商頻率時進行。此種D Q S是*種交變 之信號，接收器（此情況中是測試接收器）使用此種信 號在DQS之每一上升或下降邊緣時讀入該資料回答信號 (即，DQ信號）。 五、發明説明（2 ) h此，在測試時DQS就像以控制器來即時操作時一 樣須由測試系統所使用以直接依據資料選通-回答信號 (DQS)來讀入資料回答信號。目前之生產測試系統當然 不具有此種功能。反之，目前用在生產中之記憶體測試 系統中，DQS被考慮成就像每一 DQ信號一樣且在測試 系統中須相對於內部時間參考値來比較。D Q S直接與 DQ相比較是不可能的。反之，在目前之測試系統中 DQS相對於內部時間參考値來作比較，然後比較此DQ 信號。最後，由所測得之差値可推知DQS相對於DQ之 差値。 （ 此種過程之主要缺點是較長之測試時間，此乃因其是 依序進行，另一缺點是測量結果之不準確性較大。 本發明之目的是提供一種裝置及方法，其在測試時由 待讀出之記憶模組（特別是DDR操作之DRAM記憶體 )中所讀出之資料回答信號讀入一種測試接收器中，因 此可使測試時間縮短且使測量準確性提高。 本發明之方法以下述汸式達成上述目的：以選通信號 (strobe)使資料回答信號讀入該測試接收器中，此種選通 信號在測試接收器中由待測試之記憶模組所產生之資料 選通-回答信號（由測試接收器所接收）直接產生。此 選通信號因此由已接收之資料選通-回答信號之時間延 遲所產生。此種時間延遲對應於由待測試之記憶模組所 讀出之資料回答信號相對於由相同之記憶模組所產生之 資料選通-回答信號之時間位置之額定値。 -4- 583679 五、發明説明（3 ) 較 佳 是 在 測試接 收 器 中設定一種延遲元件之可以程式 化 調 整 之 延 遲時間 0 爲 了測定此種在延遲元件中可程式 化 之 延 遲 時 間，則 在 測 試接收器中須分別產生資料回答 用 之 校 準 信 號以及 資 料 選通-回答信號且以此種校準信 號 施 加 至 測 試接收 器 之 相對應之測試信號輸入端。 各 校 準 信 號亦可 由 外 部產生且傳送至測試接收器。 資 料 心巳巳 通 -回答信號及資料回答用之校準信號是唯一 之 時 脈 信 號 ，其頻 率 較 佳是與此種由待測試之記憶模組 所 產 生 之 資 料選通 -H 1答信號之頻率相同。 在 另 一 同 時間申 請 之 專利案件中，本發明之設計力式 是 ： 以 形 式 儘可能 簡 單 之ASIC電路使待測試之記憶模 組 ( 其 上 設 有較高 之 時 間需求）之測試功能在一種與一 般 之 半 導 體 記憶體 測 試 系統相隔開之半導體電路中達成 ， 此 種 ASIC電路由於較小之製造成本及尺寸較小而可 設 在 待 測 試 之半導 體 記 te、模組之直接相鄰之附近中。适 樣 可 提 局 此 種測試 之 準 確性及頻率，此乃因藉由較短之 導 線 可 使 不 同信號 之 傳 送時間減少。一種與一般之半導 體 記 憶 體 測 試系統 相 隔 開之 B〇ST(Build Outside Self Te s t)可 在 待 測試之 記 憶 模組及測g式系統（此種情況是 B〇ST模組) 之間滿足- -種待測試之記憶模袓所需之定 値 之 較 短 之 傳送時 間 此 種邊界條件，這對DQ信號及資 料 CBB m 通 -回答信號DQS之間之時間關係之準確測試是需 要 的 〇 此 外 j 本 發明之 方 法 在BOST-電路中建議對資料選 -5-

五、發明説明（4 ) 通-回答信號D Q S進行一種可程式化之校準’其可達成 一種在時間上高準確之成本有利之測試。 上述方式特別適用於高頻操作之DRAM記憶模組，其 在DDR操作方式中測試。在測試接收器（即’ B 0 S T模 組）中直接使資料回答信號與此種由D Q S所形成之時間 參考値相比較，則可提供一種應用機構以讀入D Q資料 〇 以下將依據圖式中形成BOST解法所用之實施例來說 明本發明之方法及結搆。圖式簡單說明： 第1圖本發明之裝置中以BOST解法所達成之實施 例之方塊圖，其具有DQS信號校準用之元件。 第2圖第1圖所示之電路中各信號線上之信號A - F 之時序圖。 在本發明之裝置之較佳之B 0 S T解法中，資料信號 DQ (其在接收端A上被接收）以一種選通信號DQS del (第2圖中之0 ’即，暫時儲存，此DQSdu藉由待測 試之記憶模組DUT之時間延遲而產生之在輸入端B上 所接收之資料選通-回答信號D Q S所產生。 須注意：爲了簡化，第1圖中只顯示接點A上之唯一 之D Q信號。

由DUT到達接點A上之資料回答信號DQ經由緩衝電 路（例如，一種三態緩衝器1 )而到達資料閂2之資料 輸入端D。施加至資料輸入端D上之信號DQ (第2圖 中之A )利用一種施加至其設定（set)輸入端S上之信號C 583679 五、發明説明（5 ) 而閂入資料閂2中，此信號C由DQS (輸入端B上之信 號）藉由延遲一種固定之延遲時間r而在延遲元件3中 產生。 須注意：以DDR操作之DRAM記憶體之規格在DQ信 號及DQS信號之間設定一種很準確之時間關係。在此種 以DDR操作之DRAM記憶體中須決定：DQ和DQS最多 相差±50Ops，以確保在接收器（例如，控制器）中能可 靠地讀出。 在考慮此種高準確之規格時，使用本發明之方法及裝 置之此種測試系統（其中B0ST模組完全配置在待測試 之記憶體模組附近）須符合以下之邊界條件：DQ及 DQS經由介面之傳送時間及唯一之B0ST模組或唯一之 測試系統所需之導線通常是保持定値的。 在遵守此種邊界條件時，延遲元件3中所達成之已程 式化之延遲時間r須設定一種額定條件以測試DQS及由 DUT所讀入之DQ之間之時間狀態。若在延遲元件3中 已調整一種最佳化（或額定）之延遲時間τ，則D Q讀 入此閂2中時一種測量上之成功作爲下述情況所用之準 則：由DUT所接收之資料回答DQ及該DQS之間在測試 時該時間上之關係是不正確的。 以下描述第1圖之電路中所製成之校準元件之功能。 爲了儘可能準確且與溫度無關地使D Q讀入閂2中，則 延遲時間r (藉此使D Q S在延遲元件3中延遲）以下述 方式來校準。此電路配置包含一種校準信號產生器8及 -7- 五、發明説明（6 ) 驅動器9、1 0以及一種開關配置1 1，藉此可在校準週期 中產生一種對稱之時脈信號且進行傳送，此種時脈信號 在緩衝放大器9、10之輸出側分支成相同之校準信號 DQkal (第2圖：D )及DQSkal (第2圖：E )。延遲元 件3可經由計數器4而被程式化。比較器6可比較：資 料閂2是否已正確地讀入此校準信號DQkal(D)及延遲元 件3中已延遲該延遲時間r之校準信號第2 圖：F)。比較器6之結果儲存在暫存器7中。爲了校 準此種延遲時間r，則計數器4以線性方式向上計數且 比較結果以步進方式儲存在暫存器7中。 第1圖中所示之暫存器內容顯示：若比較器6之比較 結果是負的，則儲存在暫存器7中；若比較結果足正 的，則儲存"1"。在不同之例子中計數器位置3至7用之 資料正確地讀入。此種校準過程之結果所表示之意義是 :在計數器狀態3至7之此種範圍中資料可足夠好地被 判定，即，在延遲元件3中已延遲此時間r之校準信號 DQSkal、DEL(F)可使資料回答用之校準信號DQkAL + (D)之各 別之邏輯値正確地閂入此閂2中。 第1圖中虛線所示者是計算元件1 2，其計算此暫存器 7中之校準結果且依據計算結果使計數器4調整至一種 平均値，本例子中是校準過程之後之即時測試操作所需 之計數器狀態"5 "。 若校準信號8之頻率已知且滿足上述之邊界條件’則 可使用本方法及裝置來測試DQS及DQ之間之時間上之 583679 五、發明説明（7 ) 特性。例如，第1圖中之校準信號具有500MHZ之頻率 。5OOMHZ對應於2ns之週期時間，即，校準信號具有 Ins之高位準及Ins之低位準◦由於校準週期中資料回 答用之校準信號DQKu經由5個計數器位置而正確地讀 入暫存器7中，則一個計數器位置對應於200ps之延遲 時間。暫存器7之內容因此可利用資料回答信號DQ及 DQS之間之時間關係來計算。 須指出的是，第1圖中之電路配置只是一種原理的範 例而已。此種原理有很多電路技術可以達成。例如，緩 衝放大器1、資料閂2及延遲元件3可製作在唯一之電 路單元中。亦可設有二個資料閂2以閂入此D q，以便 使用資料閂2之設定輸入端上所施加之已延遲之d Q S之 上升及下降邊緣來進行閂入。 符號說明 1…緩衝放大器 2…資料閂 3…延遲元件 4…計數器 6…比較器 7…暫存器 8···校準信號產生器 9、1〇···緩衝放大器 11…開關元件 12…計算元件 -9- 583679 五、發明説明（8 )

BOST···外建自我測試 DQ(A)···資料回答信號 DQS(B)···資料選通-回答信號 DUT···測試中之元件 DQKm(D)··· DQ用之校準信號 DQSk^(E)··· DQS用之校準信號 DQSdu(C)···已延遲之DQS信號 DQSkal' del(F)···已延遲之 DQSkal

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Claims (1)

1. 六、申請專利範圍 第90 1 1 7427號「由待測試之記憶模組所讀出之資料回答信 號之時間狀態在讀入及檢測時所用之方法及裝置」專利案 (92年11月修正） A申請專利範圍： 1. 一種在測試時由待測試之快速記憶模組（特別是以 DDR操作之DRAM記憶體）中所讀出之資料回答信號 (DQ )之時間狀態讀入測試接收器（BOST )中且進行測試 所用之方法，其特徵爲：以選通信號（DQSdeJ讀入此 資料回答信號（DQ)，在測試接收器（BOST)中由待測試 之記憶模組（DUT)來產生此種資料選通-回答信號（DQS ) 且由測試接收器所接收。 2. 如申請專利範圍第1項之方法，其中此選通信號 (DQSdel)由測試接收器（BOST)中所接收之（DQS)延遲 一種固定之時間（r )而產生，此延遲時間（r )依據此 種待測試之記憶模組DUT中所讀出之資料回答信號 (DQ)及DQS之額定値來測定且調整。 3. 如申請專利範圍第2項之方法，其中已調整之延遲信 號（r )在測試接收器（BOST)之已程式化之延遲元件（3) 中被程式化。 4. 如申請專利範圍第2或3項之方法，其中爲了測定此 延遲時間（r ) (BOST)，則在測試接收器中須產生DQS 及該DQ用之校準信號（DQ kal、DQSKAIj)且傳送至DQ及 DQS用之測試信號輸入端（A，B)。 六、申請專利範圍 5.如申請專利範圍第2或3項之方法，其中爲了測定此 延遲元件（3 )中所程式化之延遲時間（r )，則DQ、 DQS用之測試接收器（BOST )之測試信號輸入端（a，B ) 須施加一種外部所產生之校準信號（DQK;a、DQSKAIJ。 6·如申請專利範圍第4項之方法，其中DQ、DQS用之 校準信號（DQK/a、DQSK/a)是相同之時脈信號。 7. 如申請專利範圍第6項之方法，其中產生各校準信號 (DQKAL、DQSKA1J而成爲對稱之時脈信號，其頻率是與 待測試之記憶模組（DUT)之DQ、DQS之頻率相同。 8. 如申請專利範圍第1或2項之方法，其中由待測試 之記憶模組所讀入之資料回答信號（DQ )是一種資料回 答信號組，其各別之信號相對於此種由待測試之記憶 模組所產生之DQS而言都具有相同之時間上之額定關 係。 9. 如申請專利範圍第3項之方法，其中須儲存此種已測 得之可在延遲元件（3 )中程式化之延遲時間（τ )以作 爲DQ及DQS之間之時間關係用之測試-比較値且用來 測試此種時間上之關係。 10. —種在測試時由待測試之快速記憶模組（特別是以 DDR操作之DRAM記憶體）中所讀出之資料®答信號 (DQ )之時間狀態讀入測試接收器（B0ST)中且進行測試 所用之裝置’特別是用來進行申請專利範圍第1至9 項中任一項之方法，本裝置之特徵爲：此測試接收器 六、申請專利範圍 (BOST)具有： —至少一個與此測試接收器（BOST)之測試信號輸入端 (A )相連之閂電路（2 )，用來儲存此種由待測試之記 憶模組所接收之資料回答信號（DQ); 一 一種可依其延遲時間（r )而程式化之延遲元件 (3 )，其在一種測試週期中使此種由待測試之記憶 模組所接收之DQS信號延遲且輸送至閂電路（2 )之 設定輸入端作爲內部已延遲之選通信號（DQSdeJ以 儲存所施加之資料回答信號（DQ)。 11.如申請專利範圍第1 0項之裝置，其中測試接收器 (BOST)另外具有： 一一種校準元件（4_ 12)，用來在測試接收器（BOST)之 校準週期中相對於可測試之記憶模組（DUT)之資料 回答信號（DQ)進行該選通信號（DQSdeiJ之校準，此 校準元件藉由一種傳送至測試接收器（BOST)之信號 輸入端（A，B )上之時脈信號（8 )以及一種閂電路（2 ) 之由比較電路（6 )所測得之閂結果所施加之校準信 號（DQKA〇而產生一種値以對延遲元件（3)之延遲時 間（r )進行校準。 12如申請專利範圍第1 1項之裝置，其中此測試接收器 (BOST)之校準元件（4-12)另具有： ——種與延遲元件（3 )之程式化輸入端相連之線性計 數器（4)，以便在校準週期中以步進方式使延遲元 六、申請專利範圍 件（3 )之延遲時間（r )改變’ 一一種暫存器單元（7 )’其由計數器之計數時脈所控 制而在校準週期中使閂電路（2)之各別由比較器（6 ) 所測得之閂結果（或測量結果）以步進方式相對於 此計數器（4 )之多個計數位置進行記錄’ 一一種計算元件（1 2 )’其相對於延遲元件（3 )之最佳 延遲時間（r )計算此種由暫存器單元（7 )所記錄之値 且依據此測試週期在延遲元件（3 )中調整此延遲時 間（r )程式化時所用之計數器（4 )。 η如申請專利範圍第1 0、1 1或1 2項之裝置，其中待測 試之記憶模組（DUT)之資料回答信號（DQ)屬於資料回 答信號組且各閂電路（2 )之與此回答信號組之資料回 答信號之數目相對應之此種數目設置在測試接收器 (BOST)中。 14. 如申請專利範圍第1 〇至1 2項中任一項之裝置，其中 每一資料回答信號（DQ )分別設有二個閂電路（2 )以分 別儲存此資料回答信號（DQ)之上升邊緣及下降邊緣。 15. 如申請專利範圍第1 0至1 2項中任一項之裝置，其中 此測試接收器（BOST)製作在一種與傳統測試裝置相隔 開之半導體電路（BOST)中，此種BOST配置在各別待 測試之記憶模組（DUT )(特別是DRAM )之直接相鄰之 附近中。