TW579598B - Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same - Google Patents

Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same Download PDF

Info

Publication number
TW579598B
TW579598B TW091134436A TW91134436A TW579598B TW 579598 B TW579598 B TW 579598B TW 091134436 A TW091134436 A TW 091134436A TW 91134436 A TW91134436 A TW 91134436A TW 579598 B TW579598 B TW 579598B
Authority
TW
Taiwan
Prior art keywords
emitter
layer
forming
substrate
polycrystalline silicon
Prior art date
Application number
TW091134436A
Other languages
English (en)
Other versions
TW200305282A (en
Inventor
Shahriar Ahmed
Mark Bohr
Stephen Chambers
Richard Green
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW200305282A publication Critical patent/TW200305282A/zh
Application granted granted Critical
Publication of TW579598B publication Critical patent/TW579598B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Amplifiers (AREA)

Description

579598 玖、發明說明 V < 發明所屬之技術領域 本發明一般係關於積體電路的製造，更明確地說，本 發明係關於用於雙極接面電晶體元件設計之超自動對準集 極的製造及可產生密集雙極接面電晶體佈局之處理流程。 先前技術 雙極接面電晶體（BJT)具有極大的電阻値及基板電容値 ，因而會影響到其效能。在高效能的雙極互補型金屬氧化 半導體（BiCMOS)之處理過程中，必須將處理流程加以整合 。額外的高能量、高植入劑量、使用高度摻雜的基板層以 及使用高溫循環等因素都會大幅地降低CMOS的效能。個 別地對深集極撞擊區（DCP)植入物及埋植層（BL)進行最佳化 處理非常地困難，尤其是如果有CMOS元件存在的話，更 是難以達到目的。 圖9說明現有的BJT 10。該BJT 10包括一基板12、一 位於基板12之中的集極結構14、一埋植層16以及一深溝 渠隔絕區（DTI)結構18。B〗T 10亦包括淺溝渠隔絕區（STI)結 構，該結構包括一集極側淺溝渠隔絕區（集極淺溝渠隔絕區 )20、一中間或射極側淺溝渠隔絕區（射極淺溝渠隔絕區）22 以及一基極側淺溝渠隔絕區（基極淺溝渠隔絕區）24。在基板 12之上則形成一磊晶層26。在該磊晶層26之上則置有一 射極堆積28。此外，B】T 10還包括深集極撞撃區30、集極 墊32以及基極墊區34。 在B〗T中，從集極結構至集極墊的總電阻對其效能的 6 影響非常大。在圖9中，共有三條電阻率非常大的路徑存 在。雖然每條路徑都僅以虛線顯示，然而應該瞭解的是， 該等電阻路徑實際上係以三維的實體空間存在於基板12之 中，而虛線僅係作槪略性的表示。方向朝下的垂直第一電 阻路徑36係從集極結構14朝埋植層16前進，進入基板12 之中。第一電阻路徑36約佔集極結構14及集極墊32之間 總電阻的10%。水平的第二電阻路徑38係從第一電阻路徑 36朝深集極撞擊區30前進，其係位於射極淺溝渠隔絕區 22的下方。第二電阻路徑38約佔集極結構14及集極墊32 之間總電阻的30%。方向朝上的垂直第三電阻路徑40係從 第二電阻路徑38進入深集極撞擊區30之中。第三電阻路 徑40約佔集極結構14及集極墊32之間總電阻的60%。舉 例來說，第一電阻路徑36的電阻範圍約介於300ο1πη_χπΓ2 至700ohm.cnr2之間，第二電阻路徑38的電阻範圍約介於 l，300ohm.cnT2至l，700ohm.cm·2之間，第三電阻路徑40的電 阻範圍則約介於2,750ohm.cm·2至3,250ohm.cm·2之間。 電流方向的變化亦會影響其效率。因此，由於三條電 阻路徑分別是第一條朝下、第二條水平、第三條朝上，因 此，方向的變化亦會對其有效電流造成負面的影響。 圖10是一俯視佈局示意圖，圖中顯示者係經過選擇的 BJT 10結構，圖中並未表現出高度差異。BJT周圍42所涵 蓋的範圍係介於集極淺溝渠隔絕區20與基極淺溝渠隔絕區 24的外側緣44(圖9)之間的BJT 10。射極淺溝渠隔絕區22 與基極淺溝渠隔絕區24係被B】T周圍42包圍的保護環之 579598 一部份。圖中亦顯示出磊晶基極層周圍46，其係配合圖9 中的磊晶基極層26。圖中顯示出射極堆積28的周圍’並且 顯示出本質基極區48的周圍’因爲其實質上係位於集極結 構14的上方。其它經過選擇的結構還包括集極墊32以及 位於磊晶基極層周圍46之內的磊晶基極層26的基極墊50 部分。請注意，電流會流經射極淺溝渠隔絕區22下方的基 板。 實施方式 本發明係關於一種用於構成具有密集的、超自動對準 集極（SAC)佈局之雙極接面電晶體（BJT)的製程。本發明實施 例包括單質接面及異質接面BJT元件。單質接面B〗T係由 全部都具有相同半導體能量帶間隙的材料所構成。異質接 面B]T則係由具有不同半導體能量帶間隙的材料所構成。 圖1所示的係根據一實施例之處理流程的起點。雙極 接面電晶體110的前軀體係從基板112製造而成的，其包 括一深溝渠隔絕區（DTI)結構114。淺溝渠隔絕區（STI)結構 包括一集極側淺溝渠隔絕區（或第一淺溝渠隔絕區U16，其 與基極側淺溝渠隔絕區（或第二淺溝渠隔絕區）118係隔離的 。在替代的實施例中，如果BJT 110是NPN結構的話，便 會在基板112內埋植N-型的埋植層120。更進一步地說， 視其結構究竟是NPN或PNP而定，可由下面各種類型的埋 植層之中選擇當作該埋植層120: P--型埋植層、P-型埋植 層、P型埋植層、P+型埋植層、P++型埋植層、N—型埋植層 、N-型埋植層、N型埋植層、N+型埋植層以及N++型埋植 8 579598 層。在另一實施例中，則不具有埋植層120。 圖2所示的係進一步的處理結果。集極結構122可利 用離子植入法形成於基板112之中，同時亦會在基板112 之中形成磊晶基極層124。在其中一實施例中，可以乾式非 等向性蝕刻的方式在基板112之中蝕刻出一條溝渠，然後 再於該溝渠中以磊晶成長的方式利用矽烷型氣體源長出單 晶矽之類的材料，便可形成磊晶基極層124。磊晶基極層 124(例如磊晶單晶矽層）可以本技藝中熟知的處理流程及條 件來構成。磊晶基極層124可以下面本技藝所熟知的各種 方式所選出的化學氣相沉積（CVD)處理流程來進行：低壓化 學氣相沉積（LPCVD)、反應式電漿化學氣相沉積（RCVD)、 電漿增強式化學氣相沉積（PECVD)及上面各方式的組合。在 其中一種非限制的範例中，進行該項CVD處理流程時的壓 力範圍可能約介於10·2托爾至2xl0_2托爾之間。所提供的 CVD氣體可能是矽烷型氣體或是經過摻雜的矽烷型氣體。 之後，便會形成一射極堆積126，其包括射極多晶矽 128、射極截止區130以及層間介電質（ILD)層132。在其中 一實施例中，會在基板112及磊晶基極層124之上形成一 氧化物層，並且在該氧化物層中進行圖樣處理，以便於其 中構成層間介電質層132及形成射極截止區130。因此，射 極截止區130便可以本文所述的方式幫助形成本質基極。 在其中一實施例中係在對射極多晶矽128上面的硬光罩134 進行圖樣處理之後才會形成射極堆積126。利用硬光罩134 進行蝕刻便可對多晶矽膜進行圖樣處理，使其變成射極多 9 579598 晶矽128。 硬光罩134係一種材料，當以触刻配方進行蝕刻時， 其對基板112及磊晶基極層124具有選擇性結果。舉例來 說，硬光罩134可能是氮化物層，例如氮化矽（例如化學計 量的Si3N4或類似的材料，或者SixNy非化學計量的固態溶 液）。在另一實施例中，硬光罩134可能是一金屬氮化物層 ，例如耐火的金屬氮化物。在其中一實施例中，該金屬氮 化物層是氮化鎢。在其中一實施例中，該金屬氮化物層是 氮化鈦&在其中一實施例中，硬光罩134係從下面材料中 所選出的：氮化鈦、氮化鋁、氮化鈦鋁及類似的氮化物。 在其中一實施例中，硬光罩134係一氧化物層，例如 氧化矽。當硬光罩134係一氧化物層時，其可能是熱成長 的氧化物、沉積的氧化物或是兩者的組合。在各種實施例 中，該等氧化物係從下面材料中所選出的：二氧化矽、二 氧化欽、氧化铈（ceria)、氧化钍（thoria)、氧化銘、氧化銷、 氧化飴（hafnia)以及類似的氧化物。 在另一實施例中，硬光罩134係一氮氧化物層，例如 氮氧化矽。其它的氮氧化物實施例包括下面各種金屬元素 的氮氧化物：矽、鈦、铈、钍、鋁、錐、給及類似的金屬 元素。氮氧化物層可以先進行熱成長，再進行金屬氧化物 沉積，最後再進行氮化等步驟或以其它類似的方式來構成 〇 ‘在另一實施例中，硬光罩134係一種可整合至氮化物 層或氧化物層之中的材料，而該氮化物層或氧化物層同時 10 579598 亦形成於基板112之上的其它區域中。舉例來說，本發明 之中所提出的數種實施例都可使用於雙極互補型金屬氧化 半導體（BiCMOS)之處理過程中。因此，當形成第一淺溝渠 隔絕區116及第二淺溝渠隔絕區118之間的各種結構時， 可以包含該硬光罩134的層作爲基板112之CMOS區域（圖 中未顯示）之上的保護層。 在其中一實施例中，會對射極多晶矽128進行一次的 摻雜，而硬光罩134則可有效地保護射極多晶矽128，避免 其受到後面任何的摻雜或植入處理流程的影響。舉例來說 ，可覆蓋沉積一射極多晶矽膜，並且於基板112上方原位 置處進行摻雜。之後，便可覆蓋沉積一硬光罩材料，並且 同時或依序對硬光罩134及射極堆積126進行圖樣處理。 圖3所示的係進一步的處理結果，其中，已經對光罩 136進行圖樣處理，以產生一自動對準的凹口 138。光罩 136經過圖樣處理係爲了曝露出至少一部份的第一淺溝渠隔 絕區116以及至少一部份的硬光罩134。從而，便可利用第 一淺溝渠隔絕區116以及硬光罩134以自動對準的方式曝 露出一部份的基板112。在其中一實施例中，光罩136係一 經過旋塗、固化及圖樣處理之後的光阻材料。透過光罩136 可在射極多晶矽128及第一淺溝渠隔絕區116之間進行蝕 刻，以便在基板112中產生一自動對準的凹口 138，該項蝕 刻處理停止之後，便會在基板112中形成一凹口底板140。 硬光罩134可當作該自動對準凹口 138其中一邊上面的自 動對準媒介。在其中一實施例中，凹口底板140在基板112 11 579598 中所刻劃的深度可實質地消除BJT 110中可能會出現的第 三電阻路徑40(圖9)的等效阻値。更進一步地說，因爲製造 BJT 110時並無中間或射極側淺溝渠隔絕區（圖9)可使得射 極堆積126與凹口 138共用一道邊界，因此，亦可實質地 消除BJT 110中的第二電阻路徑38(圖9)的等效阻値。 圖4所示的係進一步的處理結果。當形成自動對準的 凹口 138(圖3)之後，便會進行自動對準的植入處理142。 光罩136、第一淺溝渠隔絕區116以及硬光罩134可在進行 自動對準的植入處理142期間進一步地發揮光罩的功能。 因此便可在基板112中形成一自動對準的集極墊144。在其 中一實施例中，進行自動對準凹口 138的蝕刻以及進行自 動對準集極墊144的植入並不會改變光罩功能。在其中一 實施例中，自動對準蝕刻以及自動對準植入處理142可在 同一部工具機中完成，其中，可先進行蝕刻（例如，旋塗蝕 刻或反應離子式鈾刻（RIE))，然後再進行植入處理。 當BJT 110是NPN電晶體時，那麼自動對準的集極墊 144(亦稱爲N型源極/汲極（NSD))便是N-型植入。在其它的 實施例中，視BJT 110究竟是NPN或PNP電晶體而定，可 由下面各種類型的集極墊之中選擇當作該自動對準的集極 墊144 : P--型集極墊、P-型集極墊、P型集極墊、P+型集極 墊、P++型集極墊、N-型集極墊、N-型集極墊、N型集極 墊、N+型集極墊以及N++型集極墊。在另一實施例中，集 極墊144與基板112的摻雜完全相同。 圖5所示的係進一步的處理結果。硬光罩134(圖4)可 12 579598 以濕式蝕刻的方式進行移馀，該項濕式飩刻對射極多晶矽 128、磊晶層124以及自動對準的集極墊144具有選擇性的 反應結果。之後，便可沉積一分隔層，並且對其進行蝕刻 以形成分隔區146。分隔區146會延伸至凹口 138之中，分 別位於射極堆積126的其中一邊以及第一淺溝渠隔絕區116 的其中一邊。 分隔區146係用以在進一步的處理過程中保護及隔離 基板112與射極堆積126。在其中一實施例中，分隔區146 係一種CMOS混合材料，例如氧化物-氮化物層，其中，會 #先沉積氧化物層然後再沉積氮化物層，不過，亦可以反向 順序進行沉積。在另一實施例中，分隔區146則係第一氮 化物層及第二氧化物層。在另一實施例中，分隔區146則 係第一氧化物層及第二氧化物層，其中，第一及第二氧化 物層對於蝕刻作用及氧化作用都有不同的反應性。在另一 實施例中，分隔區146則係第一氮化物層及第二氮化物層 ，其中，第一及第二氮化物層對於蝕刻作用及氧化作用都 有不同的反應性。 在其中一示範的實施例中，形成分隔層之後，便會利 用非等向性的乾式蝕刻對該分隔層進行蝕刻，以便形成分 隔區146。該非等向性的乾式蝕刻是反應離子式蝕刻（RIE) ’其後則可進行本技藝中熟知的濕式淸潔處理。該分隔層 可從下面的材料中選擇出來：氧化物、氮化物、氧化物-氮 化物、氮化物-氧化物、氧化物-氧化物、氮化物-氮化物或 是依照特定的整合製程使用其它的材料。舉例來說，當 13 579598 BJT 110係當作邏輯結構的一部份時，在基板其它地方製造 埋植式的記憶體陣列時便可能需要使用到氮化物層及氧化 物層。在此範例中，該分隔層可能全都是相同的層以便在 BJT 110的處理期間覆蓋該埋植的記憶體陣列。 接著會作進一步的處理用以在磊晶基極層124之中形 成本質基極區148。在其中一實施例中，可利用熱處理方式 形成本質基極區148。當然，亦可進行其它的處理，例如在 BJT 110之上形成整片的層間介電質（ILD)層（圖中未顯示）， 以及形成可分別貫穿至磊晶基極層124、射極堆積126以及 自動對準的集極墊144的接觸孔（圖中未顯示）。 本發明的其中一實施例係關於移除先前技藝中電阻率 非常高的路徑。因此，根據其中一實施例，BJT 110中的電 阻率會低於以前B】T中的電阻率。更進一步地說，雖然電 流可在三維的固體空間中移動，不過，在集極結構122以 及集極墊144之間流經基板112的電流卻係一條水平的電 阻路徑150，而該條路徑實質上係單向的。更進一步地說， 該金屬接點可能包括鎢撞擊區、金屬撞擊區的鈦質條狀凹 口以及類似的結構。 圖6係一俯視佈局圖，圖中顯示出經過選擇的根據一 實施例之BJT 110的結構。圖6中顯示出各種結構的周圍投 影。B】T周圍152所涵蓋的範圍係介於第一淺溝渠隔絕區 116與第二淺溝渠隔絕區118的外側緣44之間的BJT 110。 在其中一實施例中，第一淺溝渠隔絕區116與第二淺溝渠 隔絕區118係由BJT周圍152所描繪的保護環的一部份。 14 579598 圖中亦顯示出磊晶基極層周圍154。圖中顯示出射極堆積 126的周圍，並且顯示出本質基極區148的周圍，因爲其實 質上係位於射極截止區130的下方。請注意，射極堆積周 圍126與磊晶基極層周圍154係相互交叉的。 其它經過選擇的結構還包括集極墊144的周圍以及磊 晶基極層124(該層可額外地進行摻雜，亦可不必額外地進 行摻雜）的基極墊156周圍部分。 圖6所示的BJT實施例之經過選擇的結構比以前的 BJT結構更爲密集。値得注意的是，當藉由硬光罩134的幫 助進行自動對準蝕刻及選擇性的植入處理形成集極墊144 之後（圖4)，該集極墊144會與射極堆積126實質共用共線 的第一邊界158。 在其中一實施例中，同樣値得注意的是，圖5中的水 平電阻路徑150並未如同圖9先前技藝般地，被中間淺溝 渠隔絕區阻塞。雖然圖中的水平電阻路徑150係以虛線表 示，不過應該瞭解的是，介於集極結構122以及集極墊144 之間的電流路徑實質上係單向的。 在其中一實施例中，水平電阻路徑150的電阻範圍約 介於300ohm.cm·2至700ohm.cm·2之間。換言之，實質上總 阻抗約有80%以上都係落在水平電阻路徑150的該單一方 向之中。在另一實施例中，實質上總阻抗約有90%以上都 係落在水平電阻路徑150的該單一方向之中。在另一實施 例中，實質上總阻抗約有99%以上都係落在水平電阻路徑 150的該單一方向之中。 15 579598 在其中一實施例中，電流路徑結構經過選擇之後，可 如圖5所示般地讓較高且較短的電流在集極結構122以及 集極墊144之間流動。圖7所示的係一俯視的佈局示意圖 ，該圖顯示出根據亦已由圖5之剖面圖作過說明的實施例 之經過選擇的BJT 110。ΒΓΓ周圍160所涵蓋的範圍係介於 第一淺溝渠隔絕區116與第二淺溝渠隔絕區118的外側緣 44(圖5)之間的BJT 110。在其中一實施例中，第一淺溝渠 隔絕區116係被BJT周圍160包圍住的U型保護結構。第 二淺溝渠隔絕區118包括一同樣被BJT周圍160包圍住的 細長的、實質線性對稱的結構。圖中亦顯示出一磊晶基極 層周圍162。圖中顯示出射極堆積126的周圍，並且顯示出 本質基極區148的周圍，因爲其實質上係位於射極截止區 130的下方（圖5)。其它經過選擇的結構還包括集極墊144 的周圍以及磊晶基極層124(圖5)(該層可額外地進行摻雜， 亦可不必額外地進行摻雜）的基極墊164部分。在其中一實 施例中，集極墊144係佈局成U型結構，因此通常可讓電 流於實質上介於集極結構122(圖5)以及集極墊144之間的 三個共平面方向中流動。 圖7所示的B〗T實施例之經過選擇的結構比先前技藝 的BJT結構更爲密集。値得注意的是，當藉由硬光罩134 的幫助進行自動對準蝕刻及植入處理形成集極墊144之後（ 圖4)，該集極墊144會與射極結構126實質共用共線的第 一邊界166。不過，集極墊144與射極結構126實質上並未 如圖5的剖面圖般呈現共平面的構造。 16 579598 値得注意的是，集極墊144會與磊晶基極層周圍162 實質共用共線的第二邊界168,並且與磊晶基極層周圍162 實質共用共線的第三邊界170。亦値得注意的是’第二邊界 168與第三邊界170係互相平行的。 在其中一實施例中，同樣値得注意的是，圖5中的水 平電阻路徑150短於圖9所示的水平的第二電阻路徑38。 不過，因爲集極墊144呈U型形狀的關係’所以電流實質 上係在三個共平面的方向中流動。在其中一實施例中，水 平電阻路徑150的電阻範圍約介於300ohm.cnT2至 700ohm.cm·2之間。總阻抗約有90%以上都係落在該等方向 之中。在另一實施例中，電流實質上係在三個共平面的方 向中流動，而且總阻抗約有99%以上都係落在該等方向之 中。在另一實施例中，電流實質上係在三個共平面的方向 中流動，而且總阻抗約有99%以上都係落在該等方向之中 。在每個經過選擇的實施例中，該等電流路徑都會跨過第 一邊界166、第二邊界168與第三邊界170中至少其中一個 邊界。 圖8所示的係用以闡述本發明之實施例的處理流程圖 800。在其中一實施例中，本發明的製程係從於基板上形成 分隔的第一及第二隔絕結構開始810。然後，本製程便會繼 續在該第一及第二隔絕結構之間形成雙極接面電晶體元件 。本製程包括在該第一及第二隔絕結構之間形成820 —射 極堆積。接著，本處理流程便會在該射極及該第一隔絕結 構之間形成830 —自動對準凹口。然後，便會在該自動對 17 579598 準凹口中完成自動對準集極墊的選擇性植入840。然後，本 製程便會繼續在該第一及第二隔絕結構之間形成雙極接面 電晶體，並結束850整個製程。 熟習本技藝的人士將會非常地淸楚，在不脫離隨附的 申請專利範圍中所敘述的本發明原理及範疇下，可對前面 爲解釋本發明之本質而進行的描述及闡述的細節部分、專 利內容、部件配置及各項方法階段進行各種其它的修改。 圖式簡單說明 圖示部分 ， 爲進一步地闡述取得本發明實施例中的方式，現在將 參考附圖中所示的特定實施例對本發明於上面簡述的部分 作更詳細的說明。應該瞭解的是，該些圖式僅係本發明的 一般實施例，其並未依比例縮放，因此不應視爲限制其範 疇，本發明將透過附圖額外的詳細說明及細節加以說明及 解釋，其中： 圖1所示係半導體結構的剖面圖，該結構可製造在根 據本發明實施例之雙極接面電晶體（BJT)之中； 圖： 2所示係圖 1的半導體結構進一步處理之後的剖面 圖； 圖： 3所示係圖 2的半導體結構進一步處理之後的剖面 圖； 圖L 4所示係圖 3的半導體結構進一步處理之後的剖面 圖； 圖： 5所示係圖 4的半導體結構進一步處理之後的剖面 18 579598 圖； 圖6所示係BJT佈局的一實施例之平面圖，其中顯示 出各種結構的周圍； 圖7所示係BJT佈局的一實施例之平面圖，其中顯示 出各種結構的周圍； 圖8所示係根據本發明之實施例的處理流程之流程圖 圖9所示係根據現有技術製造而成的半導體結構剖面 圖；以及 圖10所示係先前技藝BJT佈局的平面圖，其中顯示出 各種結構的周圍。 (二）元件符號說明 項次 元件符號 中文 1 10 雙極接面電晶體 2 12 基板 3 14 集極結構 4 16 埋植層 5 18 深溝渠隔絕結構 6 20 集極淺溝渠隔絕區 7 22 射極淺溝渠隔絕區 8 24 基極淺溝渠隔絕區 9 26 幕晶層 10 28 射極堆積 11 30 深集極撞擊區 12 32 集極墊 13 34 基極墊 14 36 第一電阻路徑 15 38 第二電阻路徑 16 40 第三電阻路徑 17 42 BJT周圍 19 579598 18 44 集極淺溝渠隔絕區20與基極淺溝渠隔 絕區24的外側緣 19 46 磊晶基極層周圍 20 48 本質基極區 21 50 基極墊 22 110 雙極接面電晶體 23 112 基板 24 114 深溝渠隔絕區(DTI)結構 25 116 集極側淺溝渠隔絕區 26 118 基極側淺溝渠隔絕區 27 120 埋植層 28 122 集極結構 29 124 晶晶基極層 30 126 射極堆積 31 128 射極多晶矽 32 130 射極截止區 33 132 層間介電質(ILD)層 34 134 硬光罩 35 136 光罩 36 138 凹口 37 140 凹口底板 38 142 自動對準的植入處理 39 144 集極墊 40 146 分隔區 41 148 本質基極區 42 150 水平的電阻路徑 43 152 BJT周圍 44 154 磊晶基極層周圍 45 156 基極墊 46 158 第一邊界 47 160 BJT周圍 48 162 磊晶基極層周圍 49 164 基極墊 50 166 第一邊界 51 168 第二邊界 52 170 第三邊界

Claims (1)

  1. 579598 5. 如申請專利範圍第1項之製程，其中，在該形成自動 對準凹口中植入自動對準集極墊包括： 對光罩進行圖樣處理，以曝露出至少一部份的第一隔 絕結構以及射極堆積；以及 在該自動對準凹口所曝露出來的基板中植入摻雜物。 6. 如申請專利範圍第1項之製程，其中，在該形成自動 對準凹口中植入自動對準集極墊包括： 對光罩進行圖樣處理，以曝露出至少一部份的第一隔 絕結構以及射極堆積；以及 在該凹口所曝露出來的基板中植入摻雜物，其中，摻 雜的結果爲P--型集極墊、P-型集極墊、P型集極墊、P+型 集極墊、P++型集極墊、N—型集極墊、N-型集極墊、N型 集極墊、N+型集極墊以及N++型集極墊。 7. 如申請專利範圍第1項之製程，其中，在該第一及 第二隔絕結構之間形成雙極接面電晶體包括： 在該基板中形成一磊晶層； 在該磊晶層之上形成一多晶矽膜；以及 對該多晶矽膜進行圖樣處理，使其變成射極多晶矽。 8. 如申請專利範圍第1項之製程，其中，在該第一及第 二隔絕結構之間形成雙極接面電晶體包括： 在該基板中形成一磊晶層； 在該磊晶層之上形成一多晶矽膜； 對該多晶矽膜進行圖樣處理，使其變成射極多晶矽； 以及 22 在該射極堆積中形成分隔區。 9.如申請專利範圍第1項之製程，其中，在該第一及第
    在該基板中植入一集極結構； 在該基板中形成一磊晶層； 在該晶晶層之上形成一多晶砂膜；以及 對該多晶矽膜進行圖樣處理，使其變成射極多晶矽， 其中，該射極多晶矽係位於該集極結構之上。
    10.如申請專利範圍第1項之製程，其中，形成射極堆 積包括： 在該基板中形成一磊晶層； 在該磊晶層之上形成一多晶矽膜； 對該多晶矽膜進行圖樣處理，使其變成射極多晶矽， 其中，對該多晶矽膜進行圖樣處理使其變成射極多晶矽進 一步包括：
    對該多晶矽膜上方的硬光罩進行圖樣處理。 11.如申請專利範圍第1項之製程，其中，形成射極堆 積包括： 在該基板中形成一磊晶層； 在該磊晶層之上形成一介電質層； 在該介電質層中形成一射極截止區； 在該磊晶層之上形成一多晶矽膜；以及 對該多晶矽膜進行圖樣處理，使其變成射極多晶矽。 12.如申請專利範圍第1項之製程，進一步包括： 23 579598 在該基板中形成一埋植層。 13. —種雙極接面電晶體，其包括： 於基板中形成一與第二隔絕結構隔離的第一隔絕結構； 於該基板之上，該第一隔絕結構及該第二隔絕結構之 間放置一射極堆積； 在該射極堆積及該第一隔絕結構附近及兩者之間放置 一凹口，其中，該凹口會曝露出一集極墊。 14. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 在該射極堆積上放置一分隔區，其中，該分隔區會於 該射極堆積的其中一邊延伸至該射極堆積與該第一隔絕結 構之間的凹口。 15. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 在該射極堆積中放置一分隔區，其中，該分隔區會於 該射極堆積的其中一邊延伸至該射極堆積與該第一隔絕結 構之間的凹口，其中，該分隔區係從下面的材料中選擇出 來：氧化物、氮化物、第一氧化物層及第二氮化物層、第 一氮化物層及第二氧化物層、第一氧化物層及第二氧化物 層、第一氮化物及第二氮化物。 16. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 在該射極堆積中放置一分隔區，其中，該分隔區會於 該射極堆積的其中一邊延伸至該射極堆積與該第一隔絕結 24 579598 構之間的凹口，其中，該分隔區會進一步地被放置在該第 一隔絕結構中，並且延伸至該凹口。 Π.如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 在該第一隔絕結構與該第二隔絕結構之間的基板中放 置一埋植層。 18. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 於該基板中放置在該射極堆積下方的磊晶基極層； 於該基板中放置在該射極堆積下方的集極結構；以及 放置在該射極堆積與該集極結構之間的本質基極結構。 19. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 於該基板中放置在該射極堆積下方的磊晶基極層； 於該基板中放置在該射極堆積下方的集極結構；以及 放置在該基板之上且位於該射極堆積下方的介電質層 ，其中該介電質層包括位於該集極結構上方的射極截止區 ;以及 放置在該射極截止區與該集極結構之間的本質基極結 構。 20. 如申請專利範圍第13項之雙極接面電晶體，進一步 包括： 於該基板中放置在該凹口中的集極墊，其中，該集極 墊係從下面的構造中選擇出來：P-型集極墊、P-型集極墊 25 579598 、p型集極墊、P +型集極墊、P + +型集極墊、N —型集極墊 、N-型集極墊、N型集極墊、N+型集極墊以及N++型集極 塾〇 21. 如申請專利範圍第13項之雙極接面電晶體，其中， 該基板包括雙極互補型金屬氧化半導體（BiCMOS)結構。 22. 如申請專利範圍第13項之雙極接面電晶體，其中， 該BJT係從下面的構造中選擇出來：單質接面B】T元件及 異質接面BJT元件。 23. —種雙極接面電晶體（BJT)佈局，其包括： 一磊晶基極層周圍； 一放置在該基極層周圍之上的射極堆積周圍；以及 一集極墊周圍，其中，該射極堆積周圍及該集極墊周 圍會共用一共線的第一邊界。 24. 如申請專利範圍第23項之BJT佈局，其中，該射極 堆積周圍及該磊晶基極層周圍係相互交叉的。 25. 如申請專利範圍第23項之BJT佈局，其中，該集極 墊周圍及該磊晶基極層周圍會共用一共線的第二邊界及一 共線的第三邊界。 26. 如申請專利範圍第23項之B】T佈局，進一步包括： 一基極墊周圍，其中，該基極墊周圍係被該磊晶基極 層周圍包圍住。 拾壹、圖式 如次頁 26
TW091134436A 2001-12-10 2002-11-27 Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same TW579598B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/013,075 US6703685B2 (en) 2001-12-10 2001-12-10 Super self-aligned collector device for mono-and hetero bipolar junction transistors

Publications (2)

Publication Number Publication Date
TW200305282A TW200305282A (en) 2003-10-16
TW579598B true TW579598B (en) 2004-03-11

Family

ID=21758172

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091134436A TW579598B (en) 2001-12-10 2002-11-27 Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same

Country Status (9)

Country Link
US (3) US6703685B2 (zh)
EP (1) EP1451876B1 (zh)
CN (1) CN1280916C (zh)
AT (1) ATE514191T1 (zh)
AU (1) AU2002357125A1 (zh)
HK (1) HK1066632A1 (zh)
MY (1) MY122940A (zh)
TW (1) TW579598B (zh)
WO (1) WO2003050881A2 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703685B2 (en) * 2001-12-10 2004-03-09 Intel Corporation Super self-aligned collector device for mono-and hetero bipolar junction transistors
US20060160030A1 (en) * 2003-03-24 2006-07-20 Leibiger Steve M Single polisilicon emitter bipolar junction transistor processing technique using cumulative photo resist application and patterning
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US7122840B2 (en) * 2004-06-17 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with optical guard ring and fabrication method thereof
US7785974B2 (en) * 2006-06-26 2010-08-31 Texas Instruments Incorporated Methods of employing a thin oxide mask for high dose implants
US8049282B2 (en) 2006-09-21 2011-11-01 Agere Systems Inc. Bipolar device having buried contacts
US9111985B1 (en) * 2007-01-11 2015-08-18 Cypress Semiconductor Corporation Shallow bipolar junction transistor
US9722057B2 (en) * 2015-06-23 2017-08-01 Global Foundries Inc. Bipolar junction transistors with a buried dielectric region in the active device region
CN108807515B (zh) 2017-05-05 2022-07-05 联华电子股份有限公司 双极性晶体管
CN118315274B (zh) * 2024-06-11 2024-08-20 杭州积海半导体有限公司 双极器件及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561605A (en) * 1981-12-25 1985-12-31 Shimano Industrial Company Limited Brake for a fishing reel
JPS6185864A (ja) 1984-10-04 1986-05-01 Nec Corp バイポ−ラ型トランジスタ
US4957875A (en) 1988-08-01 1990-09-18 International Business Machines Corporation Vertical bipolar transistor
US5064772A (en) 1988-08-31 1991-11-12 International Business Machines Corporation Bipolar transistor integrated circuit technology
US5024957A (en) * 1989-02-13 1991-06-18 International Business Machines Corporation Method of fabricating a bipolar transistor with ultra-thin epitaxial base
US5124775A (en) 1990-07-23 1992-06-23 National Semiconductor Corporation Semiconductor device with oxide sidewall
US5087580A (en) 1990-09-17 1992-02-11 Texas Instruments Incorporated Self-aligned bipolar transistor structure and fabrication process
JPH09167777A (ja) 1995-12-15 1997-06-24 Toshiba Corp 半導体装置及びその製造方法
JP3070554B2 (ja) * 1997-11-28 2000-07-31 日本電気株式会社 半導体装置及びその製造方法
JP2000252294A (ja) * 1999-03-01 2000-09-14 Nec Corp 半導体装置及びその製造方法
US6365479B1 (en) * 2000-09-22 2002-04-02 Conexant Systems, Inc. Method for independent control of polycrystalline silicon-germanium in a silicon-germanium HBT and related structure
US6703685B2 (en) * 2001-12-10 2004-03-09 Intel Corporation Super self-aligned collector device for mono-and hetero bipolar junction transistors

Also Published As

Publication number Publication date
US20030107106A1 (en) 2003-06-12
TW200305282A (en) 2003-10-16
ATE514191T1 (de) 2011-07-15
US20040021202A1 (en) 2004-02-05
WO2003050881A2 (en) 2003-06-19
EP1451876B1 (en) 2011-06-22
EP1451876A2 (en) 2004-09-01
US7414298B2 (en) 2008-08-19
CN1280916C (zh) 2006-10-18
HK1066632A1 (en) 2005-04-22
AU2002357125A1 (en) 2003-06-23
CN1522469A (zh) 2004-08-18
MY122940A (en) 2006-05-31
US20040021206A1 (en) 2004-02-05
US6703685B2 (en) 2004-03-09
WO2003050881A3 (en) 2003-11-20
US7015085B2 (en) 2006-03-21

Similar Documents

Publication Publication Date Title
KR950003932B1 (ko) 바이폴라형 반도체장치의 제조방법
US4962053A (en) Bipolar transistor fabrication utilizing CMOS techniques
US10403725B2 (en) Method for processing a semiconductor workpiece and semiconductor device
JPS61276262A (ja) 突起部を有する半導体デバイス構造体及びその製造方法
TW579598B (en) Super self-aligned collector device for mono-and hetero bipolar junction transistors, and method of making same
US7820473B2 (en) Schottky diode and method of manufacture
EP0281235B1 (en) Bipolar transistor fabrication utilizing cmos techniques
US6303419B1 (en) Method for fabricating a BiCMOS device featuring twin wells and an N type epitaxial layer
TWI221338B (en) Self aligned compact bipolar junction transistor layout, and method of making same
JP2905216B2 (ja) 高性能バイポーラ構造製造方法
JPH07106412A (ja) 半導体装置およびその製造方法
US5065209A (en) Bipolar transistor fabrication utilizing CMOS techniques
TW202002161A (zh) 具有多個射極指與底切外部基極區域之異質接面雙極性電晶體
JPS60241261A (ja) 半導体装置およびその製造方法
US7064042B1 (en) Self aligned compact bipolar junction transistor layout, and method of making same
JP3247106B2 (ja) 集積回路の製法と集積回路構造
JP3373995B2 (ja) 高周波半導体装置とその製造方法
CN116995026A (zh) 深沟槽隔离结构及其制备方法
JPS60211958A (ja) 半導体装置
KR0134775B1 (ko) 반도체 집적회로 장치
JPS5980968A (ja) 半導体集積回路装置の製造方法
JPH06151442A (ja) 半導体集積回路およびその製造方法
JPS60211976A (ja) 半導体装置の製造方法
JPH0766217A (ja) 半導体装置
JPH0574792A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees