TW567592B - Tape ball grid array semiconductor package structure and assembly process - Google Patents
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567592 A7
互參考 立案之臨 ¥申請編號 相關申請案之交 本申請案主張於2001年2月27日 60/272,23 8之優先權。 本發明關於高效能半導體裝置之封裝。 半導體裝置日漸需要較低成本的封裝,而 性及電性效能。一種常用於高效能裝置的封“:高的熱 陣列(,,遍”)。該BGA為表面接著封 二「為球格柵 衣不日奴於以導绫牟A 主的表面接㈣裝,其可提供較“熱性及⑼效能^ 及較低的厚度輪廓與較小的^跡。已知對於該封裝之 與設計之改進,係提供增進的熱性及錢效能,^維^ 準BGA所具有的足跡與厚度特性。 、不 可見於例如 ’其在此引 球格柵陣列組裝半導體封裝及其製造方法, 美國專利編號 5,937,921、6,020,638及 6,323,065 用做為參考。 在美國專利編號5,397,921中揭示的BGA封裝,其包含一 具有凹穴的散熱器,其基本上由蝕刻所定義,並用於容納 該半導體晶粒;及一固定於該散熱器之内連線基板,並具 有一孔洞配置在該晶粒凹穴的開口之上。該内連線基板為 一 ’’可撓式’’,其包含一圖案化的金屬線路'層,用以電性内 連接該半導體晶粒與該半導體封裝之外的電性連接。 在美國專利編號6,323,065中揭示的封裝,其包含一散熱 器,一固定於該散熱器的接地平面,及一固定於該接地平 面的一可撓性帶狀内連線基板。在該接地平面中的一孔洞 •5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) "^ 567592 五、發明説明(2 疋義了 ^二到3亥散熱器的表面。該内連線基板可具有一 個以上的圖案化線路層,並具有一孔洞,其配置在該接地 平面孔洞之上,所以該$丨辟芬甘 孔土及其被包含的該散熱氣表面定 義了^一凹八’用以容納兮主连娜曰 令、P3牛守體晶粒。該封裝係由附著該 接地平面到該散熱器所構成,其使用—黏著層先附著於該 接地平面然後附著於該散熱器,並附著該可撓性帶狀内 連線基板到該接地平面上,其使用一黏著層先附著於該可 撓性帶狀内連線基板1後附著於該接地平面;附著該 導體晶粒到該接地平面晶粒孔洞内的散熱器上,其使用 晶粒固著環氧樹脂;電性連接該半導體晶㈣該接地平 及該内連線基板上的接合處;以_封膠材料填入該凹穴 以保。筻。亥日曰粒及5亥打線接合在該環境中,並提供機械性保 護;及定位焊球在通道中’用以連接到該内連線基板中 金屬線路層或該接地平面。 發明概要 -般而言’根據本發明的封裝結構包含一散熱器,〜 :於該散熱器的接地平面,及一固定於接地平面的可撓性 帶狀内連線基板。在該接地平面中的一孔洞暴露出該散熱 器上的-晶粒接合面,而在該可撓性帶狀内連線結構中的 -孔洞對準於該接地平面孔洞,使得該對’準的孔洞與該暴 露的接地平面共同定義一晶粒凹穴。 + 在-通用方面,在該接地平面中藉著形成孔洞,以形 實質上垂直於該接地平面的孔壁。根據本發明,該散熱 ,接地平面及該可撓性帶狀内連線基板具有特定的特性。 半 面 的 固 成 哭 ασ 本紙張尺度適财國S家辟(CNS) Α4規格(210 X 297公 五 、發明説明( 才寸定言之,在本發明一通甩方面’ 或條,其通常為銅,並具有一、毛‘:政熱器為-金屬片 絨毛黑氧化銅,而至少位在該二化物’其通常為 表面上。根據本發明,較佳地是為―:固定,該散熱器的 其提供了與晶粒固著環氧樹脂,封:式Λ化物’因為 熱器之上的該接地平面疊層之㈣劑間之良好及= 發明h —通时面,該接地平面具有金W戈 條,其通常為銅,其具有一灰氣化物 或屬片或 式氧化物’其通常為絨毛黑氧化銅,而=地疋為—域毛 丘^地根據本發明一絨毛式氧化物為較佳,因為直提 二。使用於在該散熱器上該接地平面疊層之黏著劑了以 及〃封膠材料間之良好的接著性。 兩::!具:實施例[該可撓性帶狀内連線結構包含-=式:二其它具體實施例令,該可換性帶狀内連線帶 ,, 一,、體灵轭例中,該可撓性帶狀内 連線結構包含由-金屬層形成的導電跡線;在以呈體# 施例中,該可撓性帶狀㈣線結構包含由至少兩個金^ 所形成的導電跡線。 在本發明另一通用方面,其特徵在於一種形成複數個封 裝之方法’其藉由提供-金屬散熱器條二金屬接地平面 條’及-可撓性帶狀内連線結構’其中該金屬條及該帶之 尺寸使得數個獨立的封裝可一起建構在該長條上,然後被 分離來構成數個獨立的封裝。每個長條及帶對於每個該數 個封裝皆具有-開口。該接地平面係堆叠在該散熱器上來 本紙悵尺度適用中國國家標準(CMS) A4規格(210X297公 567592 五、發明説明(4 形成一散熱器_接地平面組件。在該堆疊的散熱器_接地平面 組件中形成有溝槽,所以每個封裝的四個邊緣係由一溝槽 定義,所以每個封裝由其四個角落保持連接到該長條,稱 之為耳木(e ar )。该帶狀内連線基板係堆疊在該接地平面 上。在該接地平面及該内連線基板中的開口皆對準,使得 每個開口以及暴露在其中之底部散熱器的部份之壁面共同 構成,曰曰粒凹穴。一晶粒附著在該凹穴中。打線接合係由 该晶粒形成在該内連線結構中導電跡線上的選定接觸點處 的接&腳位。5玄晶粒及邊打線接合被封膠。其附著焊球到 該内連線結構中導電跡線上的焊球墊位置。然後該”耳朵" 在。亥個別封裝的角落處被切斷,以分離出該封裝。 ’' 圖式簡單說明 的 圖1所示為根據本發明一具體實施例之帶狀球格柵陣列 一部份之橫截面圖。 列 圖2所示為根據本發明另一具體實施例之帶狀球袼柵陣 的一部份之橫截面圖。 圖3所示為如圖2之具體實施例中一接地通道之細部的橫 截面圖。 圖4所示為根據本發明另一具體實施例之帶狀球格栅陣列 的一部份之橫截面圖。 ' 圖5所示為如圖2之具體實施 <列中一接地通道之細部 戴面圖。 〃 圖6A及6B所不為根據本發明之帶狀球格柵陣列中的平台 之橫载面圖。 ° 8- 567592 A7 B7 五、發明説明(5 圖*7 A所示為通過附著在一表面金屬跡線之焊球之橫戴面 圖。 圖7B所示為根據本發明靠近一焊球通道的表面金屬跡線 的配置之平面圖。 發明詳細說明 現在本發明將參考圖面來詳細說明,其代表本發明不同 的具體實施例。該圖面為圖形化,以顯示本發明的特徵及 其與其它特徵及結構之關係,其並未依比例繪製。為了改 善表達的明確性,在圖面中所示的本發明具體實施例中, 些元件對應於其它圖面中所示的元件並未全部特別地重 新、扁號縱使其可在所有圖面中皆可立即辨識出來。 現在明芩考圖丨,所示為根據本發明一具體實施例的一帶 狀球格柵陣列之一部份的橫截面圖。 ^圖1所不的一半導體封裝,一般而言可由下述來建構。 :提供-金屬散熱器條,一金屬接地平面豸,及一可撓性 帶狀内連線結構。該長條及該帶之尺寸使得數個封裝(如4 或)個)可共同建構在該長條上的-列,,然後被分離來構成 數個獨立的封裝。該長條及該帶具有開口,其設置及其尺 寸使得當該接地平面及該帶被堆疊在該散㈣上時,該開 寸於每個獨立的封裝形成一晶粒凹穴,’如以下的詳細說 明。該接地平面係堆疊在該散熱器上。在該堆疊的散熱器 ^接地平面組件上形成溝槽’所以_封裝的四個邊緣係由 -溝槽定義’戶斤以每個封裝仍由其四個角落(稱之為,,耳朵,,) 連接到該長條。該帶狀内連線基板堆疊在該接地平面上。 -9 - 本紙張尺度適用中_冢標準(CNS) A4規格(2ι〇 x 297公货.---- 567592 A7 B7 五、發明説明 在此接a t ’在该接地平面及該内連線基板中的開口被 對準,使得每個開口的壁面與在其中所暴露出的底部散熱 器之部份共同構成一晶粒凹穴。一晶粒附著於該凹穴中。 打線接合係由該晶粒形成在該内連線結構中導電跡線上的 選定接觸點處的接合腳位。該晶粒及該打線接合被封膠。 其附著焊球到該内連線結構中導電跡線上的焊球墊位置。 然後該”耳朵"在該個別封裝的角落處被切斷,以分離出該 封裝。 仍參考圖1,該散熱器由一銅條12構成,較佳地是處理成 在一個表面13或兩個表面13及n之上提供一氧化銅層。該 氧化銅層13或疊層13、u較佳地是為已知的"賊毛,,式的黑 氧化物,毛黑氧化物在顯微鏡下為粗糙的,且在表面 13之上’該絨毛黑氧化物可提供附著於其上之結構的良好 接著|± &定σ之’ 4絨毛黑氧化物根據本發明可提供該 晶粒固著材料的良好接著性,其可用於在該晶粒凹穴内將 该晶粒固定於該散轨哭卜· g φ 月文…的上,且泫絨毛黑氧化物可將該黏著 劑使用於附著該接地平面到該散熱器時提供改良的接著性 。通常該絨毛黑氡化物層之厚度約為Η微米。"絨毛"氡化 物,特徵,可顯示出其所接觸處的標記或足跡。此特性對 於该散熱器表面1 1為缺點,i合槿, -曰構成该封裝的一外側表面 (通常稱之為,,上”表面因此,兮 ^ οσ σΛ、、戍毛黑氧化物提供在該散 …态之表面11上之地方,其基, ^ ,、丞冬上该表面係由施加像是一 壞乳树脂黑墨水的塗層來處理,其 · 诂听碟 吊為10-25微米厚,其 破廷擇可適用於標記化及記號 "们應用。雖然原則上有可 '10- 567592
能僅在表面13之上提供具有該絨毛黑氧化物的散熱器,實 際上形成該絨毛黑氣化物的線路化處理即造成兩個表面皆 要處理。 再茶考圖1,該接地平面由一銅條16構成,其較佳地是被 處理來在表面15及17上提供-氧化銅層,α改善與相接疊 層的接著性。f用於晶片封裝中疊層的黏著劑與銅的黏結 不良,而在未處理的銅表面上使用接著劑之堆疊容易剝離 ,而造成可靠性降低’以及對於濕度測試層級的較低抵抗 ^ σ玄氧化銅層丨5及17可為一灰氧化物(通常約為1-2微米厚) ’但根據本發明其更佳地是為—絨毛黑氧化物,以提供在 側邊1 5上與该散熱為,及在另一側邊17上與該帶狀内連 線結構之改善的接著性。較佳地是,該接地平面條“在該 表面b上具有一黏著層14 (較佳地為一可硬化環氧樹脂黏著 d )其被堆豐到該散熱器氧化表面1 3上。窗口由該接地平 面1W 16中移除,每個獨立封裝有一窗口,其尺寸及配置來 形成該晶粒的一凹穴。該窗口可由任何製造方法來移除, 但通常该窗口可由對該長條機械式地沖孔或化學蝕刻來形 成。不淪使用何種技術,很重要地是該窗口的尺寸必須較 為精確,而且定義該晶粒凹穴的側邊之窗口壁丨8實質上垂 直於該接地平面,因為其晶粒放置在非常’靠近凹穴處,而 該晶粒會有與該壁面的任何點接觸的風險。銅的化學蝕刻 為等向性的,由一片的一表面開始蝕刻會造成非平面性及 非垂直性的壁面,以及尖銳的邊緣。由具有尖銳邊緣的接 地平面開口所形成的凹穴會造成應力集中,而有可能造成 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
装 訂
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發明説明 該封膠的龜裂’及封裝可靠性的降低。但是,目為根據本 發明該窗口係在堆疊該接地平面到該散熱器之前而形成在 。亥接地平面中,其有可能會由該長條的兩面蝕刻,如果該 壁面的垂直度很良好,且可避免尖銳邊緣。選擇形成該窗 口的技術係根據通用的製造原理來完成;一般而言對於一 邊緣技#的非重複性費用會比機械式沖孔技術要來得低, 而疏機械式沖孔技術的單位成本較低。因此,在製作較少 里的封衣4 钱刻技術較佳,而在製作大量的封裝時 ,一沖孔技術較佳。當該接地平面銅條16具有黏著層時, 該窗口將透過該黏著層及透過該銅條而形成。 違接地平面被堆疊在該散熱器上,其藉由將該黏著層 接觸於a玄散熱為絨毛黑氧化物表面丨3,並施加一適當的壓 力,同時適當地升高該黏著層的溫度一段時間,其足以硬 化4黏著層,並實質上不會在該硬化的黏著層14中留下空 洞。 在泫堆豐的接地平面及散熱器組件中形成隔離溝槽,在 以下做更詳細的說明,特別是參考圖6 a及6B。 該可撓性帶狀内連線結構包含一可撓性基板聚合物層Μ ,例如一聚亞醯胺層,一電路形成在一表面上。該帶可由 在一表面上提供一金屬層22 (例如銅)來形’成,然後藉由習 用的遮罩及蝕刻來圖案化該金屬層,以根據所需要的待殊 線路化電路來形成導電跡線。一焊料遮罩32形成在該導電 跡線上,並具有開口來暴露焊球墊位置35,及例如暴露的 打線接腳3 1,32, 37。一鍍鎳金層形成在該導電跡線的所有 ,12- i紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) "~ ---- 567592
u的IM”上丨可使用—習用的電鐘處理 跡線上造成大约為3_4微米厚的錄層’及在 在或Η 〇.5微米厚的-金層。此錄鎳金層對於打線二;:上大約
Mg pe H刀為一犧牲層,其在該焊球 附者處理期間遷移到該焊料中,如以下的詳細說明。 該可撓性帶狀㈣線結構被堆疊到該接地平面上’豆斧 由接觸該黏著層25(較佳地為—可硬化環氧樹㈣著劑)到^ 接地平面的氡化物表面17上,並施加一適當的壓力,並同 ^當㈣高該Ιέ著層之溫度—段時m以硬化該勒 著劑,並大體上在該硬化的點著層25中不會留下空洞。基 該 内 劑 本上’ s玄開口及在該可撓性帶的跡線之間距並不符合在 接地平面條上相對應特徵的間距,因此,該獨立封裝的 連線結構大多數在其對準於該接地平面條及後續的黏著 硬化之前,即被分離。 到 在 然後該晶粒26藉由分散晶粒固著材料一適當量測的量μ 該絨毛黑氧化物1 3上該晶粒固著表面2〇的中心處來附著在 該晶粒内,其基本上為一晶粒固著環氧樹脂,其係暴露 該凹穴壁1 8内,並由其所界定;對準該凹穴内的晶粒% 角 此 並將其壓在該晶粒固著材料上,所以該晶粒固著材料橫向 地流動在遠晶粒固著表面20之上到達該晶粒邊緣;並硬化 該晶粒固著材料,所以其可形成實質上沒有空洞的一晶 固著層2 7,並對該晶粒的側邊28之下方邊緣加工出一平 。其有需要來最小化該晶粒與該凹穴壁之間的間隔,藉 最小化該打線接合的長度。因此,必須小心地保持該晶 -13- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 567592 A7 B7 五、發明説明(1〇 ) 與該晶粒凹穴壁之間的間隔(在圖面中為e)在一公差範圍内 ,以保證該晶粒儘可能地靠近該壁面,而可保證該晶粒不 會與該凹穴壁有接觸點或太靠近於該凹穴壁。該散熱器的 絨毛黑氧化物所提供的特別良好的接著性,使得根據本發 明中以該硬化的晶粒固著材料構成該晶粒與該散熱器之固 著將特別地堅固,並可防止剝離。較佳地是,由該固著表 面20到該接地平面的表面17之凹穴深度大略為該晶粒的厚 度(圖面中為d)。 因為該窗口係在該接地平面堆疊到該散熱器之前來形成 在該接地平面中,該散熱器的平面提供了該晶粒凹穴的一 平坦結構面。因此,該晶粒固著材料可在签個晶粒的完整 尺寸内具有肖句的厚度,而^共了應力的均勻分佈及更: 強固的封裝,其不容易剝離。 其利用習用的打線接合30 ’其使用一標準的金線熱音波 處理來連接29到該晶粒26,及連接到該内連線帶中導電跡 線上的接合腳位。在圖W示的具體實施例中,接合腳位顯 不為到接地31的跡線,到電源33的—跡線,及—輸入/輸出 跡線37。如所理解的,料料Μ同的連接❹獨 打線接合3 0。 封膠係由標準製程來進行。一妒 _ ' 叙而$,一犧牲導珠或障 礙物形成在該焊料遮罩32的表面上,以定義該封朦的周界 基本上為一封膠環氧樹脂之封膠材料即分佈來填 滿由•礙物包覆的所有間隔:即該凹穴中的間隔,呈包 3在访晶拉及該凹穴壁之間環繞該晶粒的該通道;該晶粒 ί纸張尺度適财® g家鮮(CNS) -14 - 567592 五、發明説明(” 勺表面,未由该焊料遮罩所覆蓋的該打線接合或部份的帶
狀内連線結構。然後該封膠材料即硬化。該障礙物係形成 ^夠地呵M吏得所得㈤的封膠將在該接合接_之上具有一 问度(圖面中為h),其係在所需要的範圍内而足以保證該打 線接合的良好保護,其基本上距離該帶上的導電跡線表面 之表面不會超過1QQ微米。此外’該障礙物係置於該焊料遮 斤乂 〃得到的封膠將某種程度地覆蓋在該焊料遮 罩的邊緣,以保證在該邊緣處一強固的密封,i與最接近 的相鄰焊球相隔在-範圍内的距離(圖面中為m),其基本上 最高到約0.5 mm。 文干球Μ係藉由分佈一適當的焊料流動到該鍍有鎳金的球 墊處35(或在行進到該接地平面之通道)之上來附著於該帶狀 電路_的㈣墊該接地平面),其放置料球在一取放 作業中的場所,並在一迴焊爐中經由一標準迴焊溫度循環 來施加熱量以迴焊該焊料。然後任何剩餘的流動可由該封 裝中清除。 圖2所示為根據本發明另一具體實施例之帶狀球格柵陣列 結構之一部份的橫截面圖。此具體實施例在許多方面上類 似於圖1之具體實施例,而接下來的說明原則上強調該具體 實施例之間的差異。特別是在該接地平‘及該帶狀内連線 結構之間的差異,及在該組裝方法中的差異。 在圖2的具體貫施例’該接地平面由一銅條丨6形成,其被 處理來在該表面45及47之上提供一氧化銅層(較佳地為一絨 毛黑氧化物)。但是,此處在該接地平面表面4 7中選擇的位 -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 567592 A7 B7
五 置具有鍍銀的墊70,其靠近於該晶粒凹穴壁48 ’一打線連 接51可由該晶粒構成到接地,及74,而一接地球可經由該 帶狀内連線結構中的通道來固著。銀被選為該墊7〇的一電 鍍材:因為銀適合於打線接合。在該接地球墊處的鍍銀: 為一犧牲層,其可在該製程的早期步驟期間防止底部銅Η 的氧化,且其會在該迴焊製程期間遷移到該焊球中,而提 供該迴焊的球與底部金屬銅之良好的電性接觸。如圖丨之具 體實施例所示,該接地條的電漿清除可移除任何由該氧化 物成長製程所造成的銀表面污染,而保證在該接地環7〇上 打線接合的高良率及高可靠度,以及在該接地平面上鍍銀 接地球墊的良好焊料結合。 在圖2的具體實施例中,該帶狀内連線結構具有覆蓋該位 置之大通道,其中接地球72被固著於該接地平面表面47中 該鍍銀位置74上的接地球墊表面73。而且,在圖2的具體實 施例中,該帶狀内連線結構在該晶粒凹穴之上具有較大的 開口,所以當該帶對準於該接地平面之上時,在靠近該晶 粒凹穴壁48之接地平面的一邊緣部份,該鍍銀墊7〇位於其 上’其被暴露而使得在該處構成與接地打線連接5丨。該鍍 銀墊k佳地是其尺寸使得其不會被該帶狀黏著劑55的邊緣 覆盍,以避免干涉到該帶與該接地平面的’良好接著。而該 鍍銀可被分段並散佈到灰氧化物區域,或更佳地是黑氧化 物區域,以在泫接地環處提供該封膠劑的較佳接著性。 在圖2之具體實施例中的帶狀内連線結構包含一可撓性基 板聚合物層54,例如一聚亞醯胺膜,其位在具有電路42的 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公*) 567592 A7 ___— _B7 五、發明説明(13 ) 一表面上’其由一圖案化的焊料遮罩62所覆蓋。該聚亞醯 胺膜之厚度範圍通常在25-100微米,例如約75微米厚。該 可撓性帶可為一"兩層"帶,其中構成該導電跡線的銅係由 一黏著劑附著到該聚亞醯胺膜;或可為一"三層"帶,其中 銅係由一黏著劑附著到該聚亞醯胺膜。一黏著層55提供在 相對於該導電跡線的聚合物層的表面上。該黏著層之厚度 祀圍通常約為25-50微米。在該焊料遮罩中的開口暴露出該 4電跡線42上的位置,例如65,用以附著輸入/輸出球及電 源球,例如像是球64 ;及,打線接腳53,57 ,用以由該晶粒 附著像是打線接合50的打線到電源跡線或輸入/輸出跡線。 該接地通道的結構與該接地通道填充處理較佳地是參考 圖J的放大圖來說明。 特別是,圖2及3的具體實施例之接地通道之結構可僅藉 由沖孔該通道通過該聚亞醯胺層54及帶狀黏著層55來形成 在遑可撓性帶狀基板中。該金屬跡線42被圖案化而中止在 與該通道有一段距離,並由該焊料遮罩62與該焊球隔開, 其亦形成來使其不會過於靠近該通道。將該金屬跡線似呆 持與該通道隔開較佳,因為銅的存在可防止在該焊料糊迴 焊處理中產生的氣體擴散到周圍,並可藉此而在該通道中 形成空洞’其會降低球剪力及可靠性。將,該焊料遮罩⑵呆 持與該通道區域隔開較為不利,因為該焊料遮罩材料在該 接地通道沖孔製程中易於龜裂,而該裂開的焊料遮罩在= 續的可靠度試驗將會剝離。類似地,形成的焊料遮罩有些 小於泫封裝主體係較為不利,因為該焊料遮罩會豎立在遠 567592
離該主體的邊絡 lL ^ 、。此可避免在該帶狀分離處理期間的焊料 遮罩龜裂。 才t引疋在填充該接地通道的一較佳製程中,由一篩網 處理而分散到該通道中的焊料糊的適當量,係依循-、文干來填入&料到該通$。用於填充該通道的迴焊處理可 。用於後續&球迴焊相同。較佳地是,該處理的溫度循環 使用-短期間的高溫突波,其通常小於約1〇秒,而其溫度 大於約24(TC。此短的高溫突波可防止該帶狀黏著劑之過量 力:熱排氣,其可由—較長的高溫循環造成,並會產生焊球 空洞。在該通道中的焊料糊的量係由該模板的直徑及厚度 來控制’戶斤以該融溶的焊料形成一凹凸狀的表面,即使是 該聚亞醯胺帶狀表面。 圖4所示為根據本發明另一具體實施例的一帶狀球格柵陣 列結構的一部份之橫截面圖。此具體實施例在許多方面類 似於圖2的具體實施例,而接下來的說明主要處理該具體實 %例之間的差異。特別|,在該可撓性帶狀内連線基板及 由此造成與該内連線結構之間的差異。 現在請參考圖4,該散熱器及該接地平面之建構大致相同 於圖2的具體實施例。在圖4之具體實施例的帶中具有兩個 由孩可撓性聚合物基板(例如一聚亞醯胺膜)所隔開的金屬層 ,並圖案化及在通過該聚合物之選擇的點來連接,以形成 所需要的線路。因此,該兩金屬的帶包含一聚合物層⑺9, 其具有圖案化的金屬(例如銅)層,而在兩個表面上形成導雷 跡線105、106,並具有通道,例如11〇,其允許在選擇的點 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公楚)
裝 訂
線 567592 五、發明説明(15 ) 處連接於該兩個圖案化的疊層之間。在該帶的惻邊… 要堆疊在該接地平面16的氛化物表面47之上,該帶具有: 黏著層8 5。在該帶的相對你|卜 丁1則上具有-焊料遮罩層92。一 構成該晶粒的打線連接之打線接腳1G7到電源。類似地,一 輸入/輸出球96係、在-連接位置97連接到形成在金屬層⑽ 中的一跡線106,其朝向該封裝的中心行進,其中係中止於 該晶粒的打線連接之打線接腳1〇8處。 接地侧接通過一接地通道到該接地平面16上一接地位 置74上的-接地墊73。_電源球%在連接位置㈣接到形 成在該金屬層m中m其係經由_通道⑴連接到 形成在金屬層1G5中的-跡線,並朝向該封裝的中心行進, 其中其經由-通道112連接到—金屬層104的隔離部份,其 在該焊球通道處的帶之構成可較佳地參考圖5來瞭解。形 成在金屬層105、1〇6中的導電跡線係由該聚合物基板層1〇9 支撐,亚由其彼此隔開,其可具有約5〇微米的厚度。該金 屬層105係由該黏著層85來絕緣於該相鄰的接地平面丨6,而 該金屬層106係由焊料遮罩層92做為與環境的防護。在該接 地通道的區域中,該金屬層1〇5、1〇6被圖案化,使得其中 止在與該通道有一段距離;而該焊料遮罩92亦形成使得其 不會太靠近於該通道。如以上參考圖3所,述,其在該金屬 (銅)與該通道之間提供一隔離,而保證該金屬不會侵入到該 通道’其中其會造成氣體形成,而會影響到適當的焊料迴 太于’並保持5亥:tp料遮罩與該通道區域有^ 一些距離,而避免 該焊料遮罩在該通道沖孔通過期間之龜裂。 -19 - 567592 A7
在本發明的此具體實施例中,其推薦該底層銅電路做 線路化該晶片的輸人/輸出到該焊球。較佳地是,_%微: 厚的聚亞㈣結合該帶的上方銅層可允許形成—微細❹ 結m制50 Oh_阻抗,而用於該輸入/輸出電路跡線 。較佳地是’該上銅層詩電源連接,並部份做為輸入/輸 出連接。在該接地平面與該散熱器之間的薄之輕米黏^ 層則允許形成一非常大的電容,其為該晶片的功率電路所 需要。 在此具體實施例中亦較佳地是,該帶狀電路層的線路設 計成最大化電性效能,並允許有儘可能最多數目的接合: 位連接到銲墊。在較佳的實施中,該焊球的内側列用於電 源連接。該短跡線提供了最小的電感連接,其為該功率電 路所需要。言玄焊球的外側列係用力在接地平面上的接地連 接。將該接地平面上所有接地球及連接短路可提供一非常 低電感的接地電&,其為高電性效能所f要。再者,此可 排除晶片中的長跡線,其亦為高頻運作所需要。額外地消 除這些跡線可允許重新線路化具有較高1/〇晶片的額外接合 腳位。剩餘的球則用於I/O連接。 在一些情況中,其會需要提供一接地球與一表面導電跡 線之間的連接。在這種例子中,其較佳地,是根據本發明的 一方面而不要整個利用金屬跡線來環繞該通道的表面部份 。而是,該金屬跡線係以片段(例如做為由通道輻射展開的 輪輻)來帶入通道,所以較少的通道之整個周緣(通常小於約 一半)會被金屬覆蓋。此係示於圖7八及78。現在參考圖7八 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Claims (1)
- 567592 第091103609號專利申請案92.10. 15 Λ8 中文申請專利範圍替換本(92年丨〇月) ^ 六、申請專利範圍 -種:導體晶片封裝,其包含··一散熱器,一固定於該 散熱器上的接地平面,及一固定於該接地平面之可撓性 帶:大内,線結構,其中在該接地平面中的-孔洞暴露出 該政熱态上的一晶粒接合面,而在該可撓性帶狀内連線 …構中的1 ’同對準於該接地平面孔洞,使得該對準的 孔洞與該暴路的晶粒接合面共同定義一晶粒凹穴,在該 接地平面令藉著形成孔洞,以形成實質上垂直於該接地 平面的孔壁’且其中該散熱器可提供為-JL少在該接地 平面固疋於該散熱器的表面上具有一絨毛式氧化物的金 屬條® 2.如申研專利範圍第旧之封裝,其中該接地平面係提供為 一金屬條,其在一上表面及下表面上皆具有一絨毛式氧 化物。 3·如申請專利範圍第1項之封裝,其中該散熱器係提供為一 銅條,而該絨毛式氧化物為一絨毛黑氧化銅。 4. 種封裝結構,其包含:一散熱器,一固定於該散熱器 的接地平面,及一固定於接地平面的可撓性帶狀内連線 基板,其甲在該接地平面中的一孔洞暴露出該散熱器上 的一晶粒接合面,而在該可撓性帶狀内連線結構中的一 孔洞對準於該接地平面孔洞,使得該對準的孔洞與該暴 露的晶粒接合面共同定義一晶粒凹穴,在該接地平面中. 藉著形成孔洞,以形成實質上垂直於該接地平面的孔壁 ,且其中該接地平面可做為一至少在該接地平面固定於 該散熱器的表面上具有一絨毛式氧化物的金屬條。 本纸張尺度適用中國國家揉準(CNS) A4規格(210 X 297公釐) 567592 A8 B8 C8 7" -— —____ D8 、申請專利範圍 ""~- 士申叫專利範圍第4項之封裝結構,纟中該散熱器係提供 為一金屬條’其在該接地平面所固定的表面上具有一絨 毛式氧化物。 6.如中请專利範圍第4項之封裝結構,纟中該接地平面係提 供為一銅條,而該絨毛式氧化物為一絨毛黑氧化銅。 如申明專利範圍第1項之封裝結構,其中該可撓性帶狀内 連線結構包含一兩層式帶。 8·如申請專利範圍第1項之封裝結構,其中該可撓性帶狀内 連線結構包含一三層式帶。 9·如申請專利範圍第1項之封裝結構,其中該可撓性帶狀内 連線結構包含由一金屬層所形成的導電跡線。 10 ·如申租專利範圍第1項之封裝結構,其中該可撓性帶狀内 連線結構包含由至少兩個金屬層所形成的導電跡線。 U· —種用以形成複數個封裝之方法,其藉由提供一金屬散 熱器條,一金屬接地平面條,及一可撓性帶狀内連線結 構,其中該金屬條及該帶之尺寸使得數個獨立的·封裝可 一起建構在該長條上,然後被分離來構成數個獨立的封 裝,且其中每個接地平面條及該帶對於每個該數個封裝 皆具有一開口; 堆疊該接地平面在該散熱器上來形成一散熱器-接地平 面組件; 在該堆疊的散熱器-接地平面組件令形成溝槽,使得每 個封裝的四個邊緣係由一溝槽定義,且使得每個封裝由 其四個角落保持連接到該長條; 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 2 9 5 67 5 ABCD 圍範利 專請 中 堆疊該帶狀内連線基板在該接地平面上,使得在該接 地平面及該内連線基板中的開口皆對準,所以每個開口 以及暴露在其中之底部散熱器的部份之壁面共同構成一 晶粒凹穴; 附著一晶粒在該晶粒凹穴中; 在該内連線結構中導電跡線上的選擇之接觸點處,由 該晶粒到接合腳位形成打線接合; 封膠該晶粒及該打線接合; 附著焊球到該内連線結構中導電跡線上的位置;然後 切斷該獨立封裝的連接角落來分離出該封裝。 -3- 本紙張尺度適用中S國家揉準(CNS) A4規格(210 X 297公釐)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27223801P | 2001-02-27 | 2001-02-27 | |
US10/082,914 US6549413B2 (en) | 2001-02-27 | 2002-02-26 | Tape ball grid array semiconductor package structure and assembly process |
Publications (1)
Publication Number | Publication Date |
---|---|
TW567592B true TW567592B (en) | 2003-12-21 |
Family
ID=26767988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091103609A TW567592B (en) | 2001-02-27 | 2002-02-27 | Tape ball grid array semiconductor package structure and assembly process |
Country Status (4)
Country | Link |
---|---|
US (1) | US6549413B2 (zh) |
AU (1) | AU2002254027A1 (zh) |
TW (1) | TW567592B (zh) |
WO (1) | WO2002069374A2 (zh) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3910379B2 (ja) * | 2001-06-12 | 2007-04-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ボール・グリッド・アレイ・モジュール用の多層基板の製造方法 |
US7656678B2 (en) | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
US7485951B2 (en) * | 2001-10-26 | 2009-02-03 | Entorian Technologies, Lp | Modularized die stacking system and method |
US20060255446A1 (en) * | 2001-10-26 | 2006-11-16 | Staktek Group, L.P. | Stacked modules and method |
US6914324B2 (en) * | 2001-10-26 | 2005-07-05 | Staktek Group L.P. | Memory expansion and chip scale stacking system and method |
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US10679924B2 (en) * | 2018-03-05 | 2020-06-09 | Win Semiconductors Corp. | Semiconductor device with antenna integrated |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5397921A (en) | 1993-09-03 | 1995-03-14 | Advanced Semiconductor Assembly Technology | Tab grid array |
KR19980024134A (ko) | 1996-09-18 | 1998-07-06 | 모기 쥰이찌 | 반도체 패키지 |
US6323065B1 (en) | 1997-05-07 | 2001-11-27 | Signetics | Methods for manufacturing ball grid array assembly semiconductor packages |
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US6146921A (en) | 1998-09-16 | 2000-11-14 | Intel Corporation | Cavity mold cap BGA package with post mold thermally conductive epoxy attach heat sink |
US6400014B1 (en) | 2001-01-13 | 2002-06-04 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with a heat sink |
-
2002
- 2002-02-26 WO PCT/US2002/005599 patent/WO2002069374A2/en not_active Application Discontinuation
- 2002-02-26 US US10/082,914 patent/US6549413B2/en not_active Expired - Lifetime
- 2002-02-26 AU AU2002254027A patent/AU2002254027A1/en not_active Abandoned
- 2002-02-27 TW TW091103609A patent/TW567592B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6549413B2 (en) | 2003-04-15 |
US20020127778A1 (en) | 2002-09-12 |
WO2002069374A2 (en) | 2002-09-06 |
WO2002069374A9 (en) | 2004-05-06 |
WO2002069374A3 (en) | 2003-12-04 |
AU2002254027A1 (en) | 2002-09-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |