TW548786B - Method of forming shallow trench isolation for thin silicon-on-insulator substrates - Google Patents
Method of forming shallow trench isolation for thin silicon-on-insulator substrates Download PDFInfo
- Publication number
- TW548786B TW548786B TW091114350A TW91114350A TW548786B TW 548786 B TW548786 B TW 548786B TW 091114350 A TW091114350 A TW 091114350A TW 91114350 A TW91114350 A TW 91114350A TW 548786 B TW548786 B TW 548786B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- item
- patent application
- silicon
- oxide layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 90
- 239000000758 substrate Substances 0.000 title claims abstract description 32
- 238000002955 isolation Methods 0.000 title claims abstract description 8
- 239000012212 insulator Substances 0.000 title claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000005498 polishing Methods 0.000 claims abstract description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 16
- 239000004575 stone Substances 0.000 claims description 13
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 10
- 238000000227 grinding Methods 0.000 claims description 9
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 238000003384 imaging method Methods 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 229910000077 silane Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000004094 surface-active agent Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000002002 slurry Substances 0.000 claims description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims 3
- 229910052684 Cerium Inorganic materials 0.000 claims 1
- 241001674048 Phthiraptera Species 0.000 claims 1
- PTPDWOFGGFBTFH-UHFFFAOYSA-N [O].[Ne] Chemical compound [O].[Ne] PTPDWOFGGFBTFH-UHFFFAOYSA-N 0.000 claims 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims 1
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 238000004945 emulsification Methods 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 239000007943 implant Substances 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 239000000376 reactant Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052722 tritium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
548786
發明範圚 本發明普遍關於半導體裝置的製造，及更特別地關於形 成淺溝槽隔離（STI)用在薄矽坡覆絕緣體（S0I)基材上的半導 體積體電路之方法。 發明背景 在形成半導體積體電路時，需要使用各種場氧化物隔離 來隔離如場效電晶體（FET)的獨立半導體裝置。在先進的半 導體積體電路體系，淺溝槽常被用在矽基材中，以使場氧 化物外觀尺寸最小。該溝槽典型地利用化學氣相沉積（CVD) 填充二氧化矽（Si〇2)。過多的Si〇2接著利用蝕刻或化學機械 研磨（CMP)移除以形成場氧化物隔離，其通常被稱為淺溝槽 隔離（STI)。 然而，使用目前STI形成方法在矽彼覆絕緣體（s〇I)基材上 要求STI氧化物填充小於1〇〇〇入的很淺深度而伴生許多問題 。例如，在目前STI形成方法的氧化物蝕刻期間由於STI氧 化物的磨钱可能產生STI氧化物厚度相當^大的變化，如襯墊 氧化物與犧牲氧化物剝離步驟等，在下面說明。 一典型的STI形成製程首先在矽基材頂端上形成襯墊氧化 物層，接著沉積一研磨終止層如氮化矽。下一步，使用傳 統光微影成像遮罩與蝕刻技術在研磨終止層，襯墊氧化物 層與碎基材中形成溝槽。一側壁氧化物可以熱成長在溝槽 的石夕側壁上，以減少場發射效應。接著，例如以一高密度 電漿（HDP)沉積製程將Si〇2填入溝槽。利用CMP平坦化到達 研磨終止層移除過量Si02，及接著移除研磨終止層。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548786 五、發明説明（, :二步實施良好的離子佈植。離子佈植之前，卿 刻移除先前成長的襯墊氧化物層。敍刻期間 ^以氧化物也不可避免地被 一 且士 A * 接耆，一犧牲氧化物層成 長在#材上。於是實施良好的料佈植。siG2Sti填充物 的離子佈植相信是引起Sl〇2表面變很軟的原因。當剝離犧 牲，化物層’-重要數量的軟化⑽仰填充材料也被移除 。在移除襯塾氧化物與犧牲氧化物層期間si〇2Sti填充材料 的移除不僅引起STI氧化物厚度相當大的變化，並且產生 STI與矽基材間的削斷。 良好的離子佈植後，形成多晶石夕閘極如下。首先，沉積 一層多晶石夕在基材表面上。接著，使用傳統光微影成像遮 罩與㈣技術定義-閘極在多晶秒中。然而，多晶石夕執道 常殘留在STI與矽基材間產生的削斷側壁上。這些軌道可以 引起閘極間的電氣短路，因此影響積體電路產率與可靠度。 當積體電路外觀尺寸變得愈小及裝置密度變得愈大，這 些問題是更要關心的。並且’關於利用傳統製程在SOI基材 上形成STI這些問題是更要小心。s〇I基材包含—薄石夕層在 内埋的氧化物層頂端上。該薄石夕層典型地具有小於1000人的 厚度，及更平常約500A。内埋的氧化物層典型地具有約 1000A至1500A的厚度。使用傳統含s〇I基材的STI形成製程 還無法達成STI厚度的控制與消除削斷。 發明概述 前面提到的問題以本發明的方法解決。根據本發明，揭 路一方法在矽披覆絕緣體（SOI)基材上形成淺溝槽隔離（STI) 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公爱) 548786 A7 B7 五、發明説明（ ，其中該SOI基材包括一矽層在内埋氧化物層頂端上。該方 法包括的步驟··形成閘極氧化物層在該矽層上，·沉積第一 多晶砍層在該閉極氧化物層上；沉積一研磨終止層在該第 一多晶矽層上；形成許多溝槽在該基材中，其中該溝槽有 —深度延伸經過該研磨終止層，該第一多晶矽層，該閘極 氧化物層，及該矽層；順形地沉積一氧化矽層在該溝槽中 及該研磨終止層上；利用化學機械研磨移除 -部…致在該溝槽中的該氧化石夕層的表二磨弟 到與該研磨終止層表面頂端相同的高度；利用蝕刻移除該 氧化矽層第二部份，以致該氧化矽層的表面頂端被蝕刻到 低於該研磨終止層表面頂端的高度及高於該第一多晶矽層 的表面頂端；移除研磨終止層；沉積第二多晶矽層在該氧 化矽層及該第一多晶矽層上；以及利用光微影成像遮罩形 成包含該第一與第二多晶矽層的多晶矽閘極及異向性蝕刻 該第一與第二多晶矽層。 附圖簡短說明 本發明的特徵相信是新潁的及本發明的元件特徵以附錄 的申請專利範圍特別地加以凍述。附圖僅為說明的目的並 且未依尺寸繪製。進一步，附圖中相似數字代表相似外觀 。然而’發明本身關於組織與操作方法兩者，結合附圖下 面參考詳細說明可以得最佳瞭解，其中 圖ι-ll說明本發明一較佳方法表示部份製造的半導體sti 裝置結構的横截面；及 圖12表不根據本發明方法製造的STI裝置結構的剖面。 本紙張尺度適用 548786 A7 ____B7 五、發明説明(4 ) " 詳細說明 形成STI在SOI基材上之本發明的改進方法現在詳細說明 。如先前地討論，傳統的311形成製程，如用在S0I基材， 承受較差的製程控制產生STI氧化物厚度相當大的變化及產 生STI與矽基材間的削斷。這相信是，至少部份，由於離子 佈植期間Si〇2STI填充材料的軟化所引起。在本發明中，該 猜測的原因利用在形成STI之前實施良好佈植來消除。 現在將說明本發明一較佳具體實施例。根據本發明技術 忒較佳方法可以在SOI基材上成長一犧牲氧化物層為開始。 引入對準遮罩，及完成所有適當的與起始的離子佈植。良 好離子佈植之後，在繼續本發明方法之前應該移除犧牲氧 "ί匕物層。 圖Μ 1說明本發明較佳方法剩下的步驟。圖i中，該方法 繼續形成薄閘極氧化物層12在包含矽層丨丨與内埋氧化物層 10的SOI基材頂端上。s〇I基材典型地包括三層：一頂端石^ 層如矽層11，一内埋氧化物層如内埋氧化物層1〇,及一塊 ，石夕層（未表示出）。矽層n的厚度典型地小於1000A，更平 吊』500A。内埋氧化物層10的厚度典型地約⑼人至約 150〇A ’更平常約1350人至約1450A。 閘極氧化物層12可以利用任何適當的方法成長在矽層Η 上，如在氧中及/或含氮氧化物中熱氧化，較佳地曝露基材 在溫度約650。(：至約85〇。〇之間的氧與含氮氧化物乾燥氣氛 之氧化爐中約5分鐘至約30分鐘的時間。閘極氧化物層12形 成在基材表面，及較佳地成長至約1〇人至約3〇Α的厚度。乂
548786 A7 B7 五、發明説明（ )
D 下一步驟，如圖2所示，第一多晶矽層13沉積在閘極氧化 物層12上。第一多晶石夕層13可以利用任何適當的方法沉積 ’如在溫度約700。(：至約800°C之間使用一反應物氣體如石夕 烷（SiH4)的低壓化學氣相沉積（LPCVD)。第一多晶矽層13應 該沉積至約；300人至約600A的厚度，較佳地約500A。 接著，如圖3所示，一研磨終止層14沉積在第一多晶矽層 1 3上。研磨終止層14可以由適合做為研磨終止層的任何材 料形成以用在後續的化學機械研磨（CMP)步驟。較佳地，研 磨終止層14包括亂化石夕（S^N4) ’其可以使用反應物氣體混 合物如矽烷（SiiW與氨（NH3)的LPCYmi：積，在溫度約700γ 至約800°C之間。研磨終止層14應該沉積至一厚度足以做為 研磨終止層，如約500A至約1000A的厚度，較佳地約8〇〇A。 圖4及5表示STI溝槽的形成。圖4中，光阻遮罩15的圖案 以傳統光微影成像技術形成圖紋在基材上。圖5中，研磨終 止層14 ’第一多晶矽層13，閘極氧化物層丨2，與薄石夕層j j 的曝光面積以一選擇異向性蝕刻製程，如反應性離子蝕刻 (RiE) ’加以蝕刻。為了防止從溝槽側邊蝕刻到第一多晶石夕 層13中，方向性的RIE是較佳的蝕刻方法。異向性蝕刻，不 同於電漿餘刻，是較佳的為了提供對溝槽深度好的控制。 較佳的姓刻劑氣體如下：NFVAr用在氮化矽研磨終止層14 ;HBr/Ch用在第一多晶石夕層13 ; ΝίνΑΓ用在閘極氧化物層 12，及HBr/Ch用在薄矽層11。溝槽典型地深度約17〇〇入至 約2200A，較佳地約1850人。 形成sti溝槽後，實施STU#槽填充。填充STi溝槽之前， 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 29Y公 A7 B7 548786 五、發明説明（6
在每個溝槽中露出的矽與多晶石夕表面上可以熱成長一氧化 物内襯。該氧吡物内襯（未表示出）可以有約5〇A至約3〇〇人的 厚度’較佳地約100A。接著，Si〇2沉積在一厚度足以完全 填充sti溝槽酌基材上，如圖6所示STI氧化物層丨6。STI Si〇2可以使用高密度電漿（HDP)沉積技術，或使用〇>(：：¥1)及 反應物氣體如四乙基正矽酸鹽氧化物（TE〇s)加以沉積。STI 氧化物層1 6應被沉積至稍大於溝槽深度的厚度，典型地約 1800人至約2400人的厚度。 接著STI填充之後’以CMP平坦化直到研磨終止層14的表 面頂端移除過1 STI氧化物16，如圖7所示。任何適當的研 磨工具與装枓可以用在該CMP步驟。已知使用一氧化錦 (Ce〇2)-基漿料結合一界面活性劑可以製作定義非常良好的 平面水準，例如說明在美國專利號碼5,876,490與共同審理 中的美國專利申請序號09/577,347，該揭露併入本文做為參 考。利用含界面活性劑的Ce02-基漿料，STI氧化物16僅被 研磨直到研磨終止層14的表面頂端，而沒更低。換句話說 ’；又有成碟狀的STI氧化物發生。 下一步，為了使STI氧化物16的表面頂端接近第一多晶矽 層13的表面頂端，如圖8所示，移除更多量的STI氧化物16。 該移除以一適當的蝕刻製程如定時濕式蝕刻或RIE製程。定 時濕式蝕刻是一比RIE製程更簡單的回蝕製程，及因此較受 歡迎。移除一足夠厚度的STI氧化物16以致蝕刻的STI氧化 物16之表面頂端幾乎接近第一多晶矽層13的表面頂端。較 佳地’為了避免閘極角落的漏電，應該限制STI氧化物16的 本紙張尺度適用中國國家標準(CNS) a4規格(21〇>< 297公釐） 裝 訂
線 548786 A7 B7 五 發明説明（7 移除以致蝕刻的STI氧化物16之表面頂端至少比石夕層丨丨的表 面頂端鬲約幼〇人。另一方面，為了避免由於多晶矽閘極蝕 刻後殘留多晶矽侧壁或軌道的STI氧化物接縫漏電，應該移 除足夠部份的STI氧化物以致蝕刻的STI氧化物16之表面頂 端高於第一多晶矽層13的表面頂端不大於200A。例如，假 如弟夕日曰碎層13的厚度約500 A ’那麼姓刻的sTI氧化物16 之表面頂端應該高於矽層n的表面頂端不大於約7〇〇a。另 一例子，假如第一多晶矽層13的厚度約1 〇〇〇A ,那麼蝕刻的 STI氧化物16之表面頂端應該高於矽層u的表面頂端不太於 約1200A。在STI氧化物16被回蝕至一適當厚度後，研磨終 止層14可以一選擇性RIE製程移除，如圖9所示。 在移除研磨終止層14後’第二多晶石夕層17沉積在STI裝置 結構上，如圖10所示。第二多晶矽層17可以任何適當的方 法沉積，如在溫度約700°C至約800〇C之間使用一反應物氣 體如矽烷（SiH4)的低壓化學氣相沉積（LPCVD)。第二多晶石夕 層17>儿積之厚度約750人至約1 500A的厚度，較佳地約1 〇〇〇人 。選擇性地，使用電漿辅助LPCVD，一氧化物層（沒表示出） 可以沉積在第二多晶矽層17至約50〇A的厚度。 最後步驟，如圖11所示，以傳統光微影成像遮罩與蝕刻 技術，形成閘極。特別地，一光阻遮罩（沒表示出）形成在第 一多晶石夕層1 7上以定義閘極區域，及以一適當的異向性姓 刻技術如RIE移除多晶矽層13及丨7露出的部份，留下如所示 包含多晶矽層13及17的閘極結構。 之後Μ續傳統的CMOS製程，形成被幾乎平坦化的STJ結 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公爱）— 548786
構包圍之互補CMOS裝置或雙極裝置，如圖12所示。閘極18 ，包含第一與第二多晶矽層，與一側壁氧化物層丨9 一起表 示 〇 本發明方法提供一比先前技藝方法有利的是STI氧化物不 曝露在犧牲氧化物成長與良好離子佈植中，使用先前技藝 方法其可月b引起STI結構建造中過多的凹退。並且，本方法 提供更大的製程控制，該控制當形成STI在薄S0I基材上時 是需要的。使用本發明方法精確控制第一多晶矽層的高度 ，可以避免由於多晶矽閘極蝕刻後形成多晶矽側壁的STI氧 化物接縫漏電，及可以消除閘極角落的漏電。 而本發明結合特定較佳具體實施例與其他取代的具體實 施例已特別地說明，明顯地對那些熟知此項技藝揭露在先 前說明之多數的取代，修正與改變都將顯而易見。因此期 望附錄申請專利範圍涵蓋所有該取代，修正與改變而仍在 本發明真正範圍及精神内。 -11-
Claims (1)
- 548786 A8 B8 C8 _________D8 六、申請專利範圍 ι· 一種在矽披覆絕緣體（soi)基材上形成淺溝槽隔離以隔離 該SOI基材上之裝置區域的方法，其中該s〇I基材包括在 一内埋氧化物層頂端上的一矽層；該方法包括下列步驟·· 形成一閘極氧化物在該石夕層上； 沉積第一多晶矽層在該閘極氧化物層上； 沉積一研磨終止層在該第一多晶矽層上； 形成許多溝槽，其中該溝槽具有一延伸經過該研磨終 止層，該第一多晶矽層，該閘極氧化物層，及該矽層之 深度； 在該溝槽中與該研磨終止層上順形沉積一氧化矽層； 以化學機械研磨移除該氧化矽層的第一部份，以致在 該溝槽中的該氧化矽層之表面頂端被研磨到達與該研磨 終止層之表面頂端相同的高度； 利用蝕刻移除該氧化矽層的第二部份，以致該氧化矽 層之表面頂端被蝕刻到達低於該研磨終止層之表面頂端 及蝕刻至高於該第一多晶矽層之表面頂端的高度； 移除該研磨終止層； >儿積第二多晶矽層在該氧化矽層與第一多晶矽層上；及 利用光微影成像遮罩與蝕刻該第一與第二多晶矽層形 成包含該第一及第二多晶矽層的多晶矽閘極。 2.如申租專利範圍第1項的方法，其中該矽層厚度小於 1〇〇〇人。 、、、 3·如申請專利範圍第1項的方法，其中該矽層厚度小於 500 人。 ' -12- 548786 、申請專利範園 A B CD 犯圍第1項的方法，其中該閘極氧化物層是由氧與氮氧化物所組成之群之氣體之氣氛中 利用熱乳化所形成。 如申請專利範圍第1 Jg Μ +、 、的方法，其中該閘極氧化物層厚 度約10人至約30人。 如申請專利範圍第i項的 .,m ^ 貝的方去，其中利用低壓化學氣相 沉積法使用矽烷沉積該第一多晶矽層。 如申請專利範圍第1 ϋ μ + , 弟項的方法，其中該第一多晶矽層厚 度約300Α至約600人。 如申請專利範圍第!項的方法，其中該第一多晶石夕層厚 度約500人。 如申吻專利|巳圍第i項的方法，其中該研磨終止層包括 氮化矽。 如申吻專利範圍第！項的方法，其中利用低壓化學氣相 沉積法使用矽烷與氨沉積該研磨終止層。 如申吻專利圍第1項的方法，其中該研磨終止層厚度 約500人至約1〇〇〇人。 如申請專利範圍第丨項的方法，其巾該研磨終止層厚度 約 800A。 13·如申β青專利圍第i項的方法，其中利用光微影成像遮 罩與異向性蝕刻形成該溝槽。 14.如申請專利範圍第13項的方*，該異向性姓刻包括方向 性反應離子蝕刻。 1 5 ·如申清專利範圍第1項的方法，其中該溝槽具有約i 7〇〇人 4· 5. 6. 7. 8. 9. 10, 11 12, 13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公董) 548786 A8 B8 C8至約2200A的深度。 16. 17. 18. 19. 如申請專利範圍第1項 、的方法，進一步包括在沉積該氧 化矽層之前在該溝槽中 , T小成一氧化物内襯。 如申請專利範圍第16項 产尸七 、的方法，其中該氧化物内襯在一 氧氣氖中利用熱氧化形成。 如申請專利範圍第16項 約5 Ο Α至約3 ο ο Α的厚度 如申請專利範圍第16項 約ιοοΑ的厚度。 的方法，其中該氧化物内襯具有 〇的方法，其中該氧化物内襯具有 20.21. 如申請專利範圍第丨項的方法 一高密度電漿製程沉積。 其中該氧化矽層是利用 裝 如申請專利範圍第1項 低壓化學氣相沉積法使 積0 的方法，其中該氧化矽層是利用 用四乙基正矽酸鹽氧化物加以沉 訂 22. 23. 24. 其中該氧化石夕層具有 其中該氧化矽層具有 其中使用含氧也劍ί與 如申請專利範圍第1項的方法 於該溝槽深度的厚度。 如申請專利範圍第丨項的方法 1 800人至約2400人的厚度。 如申請專利範圍第丨項的方法 面活性劑的漿料之化學機/八|丨&川3、虱也铈與 第一部份。 化予機械研磨法移除該氧化石夕層的 其中該氧化矽層的該第 其中該氧化矽層的該第25 ·如申請專利範圍第1項的方法 二部份以濕式蝕刻製程移除。 26·如申請專利範圍第1項的方法548786 六、申請專利範園 部份以反應性離子餘刻製程移除。 27. 如申請專利範圍第l3S的方法，其巾移除該氧切 該第二部份以致該氧化矽層之表面頂端至少高於該：屏 之表面頂端約200A。 曰 28. 如申請專利範圍第W的方法，其中移除該氧切 該第二部份以致該氧化矽層之表面頂端高於該第一二曰 矽層之表面頂端不大於約2〇〇A。 阳 29. 如申請專利範圍第W的方法，其中該研磨終止層以— 選擇的反應性離子蝕刻製程移除。 如申請專利範圍第！項的方法，其中利用低壓化學氣相 沉積法使用矽烷沉積該第二多晶矽層。 如申請專利範圍第丨項的方法，其；該第二多晶石夕層星 有約750A至約1500A的厚度。 ，、 32·如申請專利範圍第1項的方法 有約ιοοοΑ的厚度。 如申請專利範圍第1項的方法 _ 晶石夕閉極之前沉積一氧化物層在該第1多 =請專利範圍第33項的方法，其中該氧化物；利用 4辅助低壓化學氣相沉積法加以沉積。 35·如申請專利範圍第33瑁的域的厚度。 时法’以該氧化㈣具有約::::利粑圍第1項的方法’其甲該多晶矽閘極是利 一微影成像遮罩與異向性蝕刻加以形成。 30, 31 33 34 本紙張國家標畢(。卿域格5 二 15_ 10X297 公釐） 其中該第二多晶矽層具 進一步包括在形成該多 電
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/895,680 US6599813B2 (en) | 2001-06-29 | 2001-06-29 | Method of forming shallow trench isolation for thin silicon-on-insulator substrates |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW548786B true TW548786B (en) | 2003-08-21 |
Family
ID=25404883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW091114350A TW548786B (en) | 2001-06-29 | 2002-06-28 | Method of forming shallow trench isolation for thin silicon-on-insulator substrates |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6599813B2 (zh) |
| JP (1) | JP3880466B2 (zh) |
| TW (1) | TW548786B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254949A (zh) * | 2011-08-01 | 2011-11-23 | 上海宏力半导体制造有限公司 | 绝缘体上硅mos晶体管结构 |
| CN108831830A (zh) * | 2012-02-21 | 2018-11-16 | 日立化成株式会社 | 研磨剂、研磨剂组和基体的研磨方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060573B2 (en) * | 2001-01-16 | 2006-06-13 | Chartered Semiconductor Manufacturing Ltd. | Extended poly buffer STI scheme |
| JP5037766B2 (ja) * | 2001-09-10 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100588647B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7227228B2 (en) * | 2004-05-21 | 2007-06-05 | Kabushika Kaisha Toshiba | Silicon on insulator device and method of manufacturing the same |
| US7358586B2 (en) * | 2004-09-28 | 2008-04-15 | International Business Machines Corporation | Silicon-on-insulator wafer having reentrant shape dielectric trenches |
| US7102233B2 (en) * | 2004-10-21 | 2006-09-05 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having underlapped dual liners |
| US7098536B2 (en) * | 2004-10-21 | 2006-08-29 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having a member and a contact via |
| US20060234467A1 (en) * | 2005-04-15 | 2006-10-19 | Van Gompel Toni D | Method of forming trench isolation in a semiconductor device |
| KR100714306B1 (ko) * | 2005-07-25 | 2007-05-02 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| US7692223B2 (en) * | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
| JP5285235B2 (ja) * | 2006-04-28 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100728994B1 (ko) | 2006-07-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| CN102487000A (zh) * | 2010-12-03 | 2012-06-06 | 无锡华润上华半导体有限公司 | 栅区刻蚀方法和系统 |
| JP5959296B2 (ja) * | 2011-05-13 | 2016-08-02 | 株式会社半導体エネルギー研究所 | 半導体装置およびその製造方法 |
| FR3051973B1 (fr) | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
| CN114050109B (zh) * | 2022-01-12 | 2022-04-15 | 广州粤芯半导体技术有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692992A (en) | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
| IT1213457B (it) | 1986-07-23 | 1989-12-20 | Catania A | Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca. |
| US4881105A (en) | 1988-06-13 | 1989-11-14 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
| US5177028A (en) * | 1991-10-22 | 1993-01-05 | Micron Technology, Inc. | Trench isolation method having a double polysilicon gate formed on mesas |
| GB9206086D0 (en) * | 1992-03-20 | 1992-05-06 | Philips Electronics Uk Ltd | Manufacturing electronic devices comprising,e.g.tfts and mims |
| KR0120572B1 (ko) | 1994-05-04 | 1997-10-20 | 김주용 | 반도체 소자 및 그 제조방법 |
| DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
| JPH09172061A (ja) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| DE19646419C1 (de) * | 1996-11-11 | 1998-04-30 | Siemens Ag | Verfahren zur Herstellung einer elektrisch schreib- und löschbaren Festwertspeicherzellenanordnung |
| US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
| US6073004A (en) | 1996-12-17 | 2000-06-06 | Ericsson Inc. | Emergency call initiator |
| US6060748A (en) | 1996-12-26 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device using a silicon-on-insulator substrate |
| US5851900A (en) | 1997-04-28 | 1998-12-22 | Mosel Vitelic Inc. | Method of manufacturing a shallow trench isolation for a semiconductor device |
| US5731241A (en) | 1997-05-15 | 1998-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned sacrificial oxide for shallow trench isolation |
| JP3050166B2 (ja) | 1997-05-30 | 2000-06-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5956583A (en) | 1997-06-30 | 1999-09-21 | Fuller; Robert T. | Method for forming complementary wells and self-aligned trench with a single mask |
| US5874328A (en) | 1997-06-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Reverse CMOS method for dual isolation semiconductor device |
| US5837612A (en) * | 1997-08-01 | 1998-11-17 | Motorola, Inc. | Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation |
| US5963818A (en) * | 1997-09-17 | 1999-10-05 | Motorola, Inc | Combined trench isolation and inlaid process for integrated circuit formation |
| US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
| US5994178A (en) | 1997-12-31 | 1999-11-30 | Texas Instruments - Acer Incorporated | Method of fabricating CMOS transistors with a planar shallow trench isolation |
| US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
| US6200896B1 (en) * | 1998-01-22 | 2001-03-13 | Cypress Semiconductor Corporation | Employing an acidic liquid and an abrasive surface to polish a semiconductor topography |
| US6107157A (en) * | 1998-02-27 | 2000-08-22 | Micron Technology, Inc. | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination |
| US6153918A (en) | 1998-04-20 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved planarity and reduced parasitic capacitance |
| US6074904A (en) | 1998-04-21 | 2000-06-13 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
| US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
| KR100289340B1 (ko) | 1998-06-12 | 2001-06-01 | 윤종용 | 트렌치격리제조방법 |
| US6008095A (en) | 1998-08-07 | 1999-12-28 | Advanced Micro Devices, Inc. | Process for formation of isolation trenches with high-K gate dielectrics |
| US6110788A (en) * | 1998-09-16 | 2000-08-29 | Micron Technology, Inc. | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same |
| US6076028A (en) | 1998-09-29 | 2000-06-13 | Veridian Engineering, Inc. | Method and apparatus for automatic vehicle event detection, characterization and reporting |
| US6323125B1 (en) * | 1999-03-29 | 2001-11-27 | Chartered Semiconductor Manufacturing Ltd | Simplified dual damascene process utilizing PPMSO as an insulator layer |
| US6144086A (en) | 1999-04-30 | 2000-11-07 | International Business Machines Corporation | Structure for improved latch-up using dual depth STI with impurity implant |
| JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-06-29 US US09/895,680 patent/US6599813B2/en not_active Expired - Fee Related
-
2002
- 2002-06-25 JP JP2002184179A patent/JP3880466B2/ja not_active Expired - Fee Related
- 2002-06-28 TW TW091114350A patent/TW548786B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254949A (zh) * | 2011-08-01 | 2011-11-23 | 上海宏力半导体制造有限公司 | 绝缘体上硅mos晶体管结构 |
| CN108831830A (zh) * | 2012-02-21 | 2018-11-16 | 日立化成株式会社 | 研磨剂、研磨剂组和基体的研磨方法 |
| CN108831830B (zh) * | 2012-02-21 | 2024-05-17 | 株式会社力森诺科 | 研磨剂、研磨剂组和基体的研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3880466B2 (ja) | 2007-02-14 |
| JP2003078003A (ja) | 2003-03-14 |
| US20030003678A1 (en) | 2003-01-02 |
| US6599813B2 (en) | 2003-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW548786B (en) | Method of forming shallow trench isolation for thin silicon-on-insulator substrates | |
| US6468853B1 (en) | Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner | |
| US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
| US5786262A (en) | Self-planarized gapfilling for shallow trench isolation | |
| US5926722A (en) | Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing | |
| US6495430B1 (en) | Process for fabricating sharp corner-free shallow trench isolation structure | |
| US6146975A (en) | Shallow trench isolation | |
| JPH04250650A (ja) | 完全に凹設した分離絶縁体を有する集積回路の平坦化 | |
| JPH1056058A (ja) | 集積回路のトレンチ分離製作方法 | |
| US6015757A (en) | Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer | |
| US20080197448A1 (en) | SHALLOW TRENCH ISOLATION FILL BY LIQUID PHASE DEPOSITION OF SiO2 | |
| US6638866B1 (en) | Chemical-mechanical polishing (CMP) process for shallow trench isolation | |
| JP2001267413A (ja) | 実質的に平坦なトレンチ分離領域を有する半導体デバイス及びその製造方法 | |
| US6475875B1 (en) | Shallow trench isolation elevation uniformity via insertion of a polysilicon etch layer | |
| US6277710B1 (en) | Method of forming shallow trench isolation | |
| JP4592262B2 (ja) | フラッシュメモリ素子のフローティングゲート形成方法 | |
| JP2001517873A (ja) | シリコン基板内にトレンチ構造部を形成するための方法 | |
| US6103594A (en) | Method to form shallow trench isolations | |
| US6368973B1 (en) | Method of manufacturing a shallow trench isolation structure | |
| US6586314B1 (en) | Method of forming shallow trench isolation regions with improved corner rounding | |
| US7071072B2 (en) | Forming shallow trench isolation without the use of CMP | |
| KR100468681B1 (ko) | 트랜치소자분리방법 | |
| KR100499408B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100365093B1 (ko) | 반도체 제조공정에 있어서 샐로우 트렌치 분리 구조를제조하기 위한 방법 | |
| JP4258159B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |