546483 A7 __B7_ 五、發明説明（1 ) (本發明所屬之技術領域） (請先閲讀背面之注意事項再填寫本頁) 本發明係有關於半導體積體電路的測試方法以及在該 測試方法中所使用的測試圖案產生方法以及半導體積體電 路。 (習知技術） 用來檢查半導體積體電路是否良好的測試方法，則以 儲存測試（stoved )方式與內建自我測試（Built-In，Self-Test,BIST )方式爲代表。儲存測試方法，則是一針對所假 設的故障，藉由算術來求取測試圖案，藉由已經將其記憶 的測試裝置施加在測試對象電路，而將來自測試對象電路 的響應圖案與期待値作比較的測試方法。B I S T方式， 則是一將疑似亂數圖案產生器與編碼壓縮器內藏在半導體 積體電路，而對測試對象電路提供大量的疑似亂數圖案， 且將響應圖案的壓縮結果與期待値作比較的測試方法。 經濟部智慧財產局員工消費合作社印製 在史特亞得測試方式中，爲了要針對大規模的測試對 象電路得到高的故障檢測率，乃有測試圖案數或測試資料 量增加，而無法全部記憶在半導體積體電路測試裝置的問 題。在B I S T方式中，由於採用在線性回饋暫存器（ L F S R )中所產生的疑似亂數圖案，因此雖然測試資料 量少，但是會有對於大規模的測試對象電路，無法以數目 有限的疑似亂數圖案來獲得高的故障檢測率的問題。 又，爲了要改善B I ST方式的故障檢測率，乃提出 有許多提案。在特開平1 0 - 1 9 7 6 0 1號公報或特開 本紙張尺度適用中國國家g準（CNS ) A4規格（210X297公釐） λ · 546483 A7 B7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 平1 1 一 1 4 2 4 8 1號公報中所記載的檢查點插入方式 ，藉由將稱之檢查點的電路附加在測試對象電路中，即使 是亂數圖案，也可以得到高的故障檢測率。在文獻 Proceeding of Design Automation Conference 97(1 997年） 472〜477頁所記載的K.H.Tsai等的論文'' STARBIST: Scan Autocorrelated Random Pattern Generation ” 中所記述的方式，爲了要以特定的機率來產生針對成爲基 準之1個圖案，1位元1位元地反轉的鄰近圖案，乃在掃 描鏈（scan chain )的中途附加有用來控制LFSR產生之亂 數圖案之加權比重的電路，以及用來控制位元反轉的電路 ，而有效率地檢測出故障。在文獻 Proceeding of International Test Conference 98(1998年）1057 〜1064頁所記載 的 G.Kiefer 等的論文、' Deterministic BIST With Multiple Scan Chains 〃中所記述的方式，爲了要將在L F SR中所 產生之疑似亂數圖案變更成近似的測試圖案，乃附加有用 於讓一部分的位元反轉的邏輯。在文獻Proceeding of International Test Conference 92(1992年）120〜129頁所記載之 S.Helleboand 的論文、、Generation of vector pattern through reseeding of multiple-polynomial linear feedback shift registers 〃中所記述的Reseeding方式，則是從所要產生的 測試圖案來計算L F S R的初始値（稱爲s e e d )，且 將該s e e d逐一地更換。 (本發明所要解決的課題） -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（3 ) 用來改善上述之BIST方式之故障檢測率的任一方 法’在應用在大規模的半導體積體電路時也會有問題。首 先’檢查點插入方式，爲了要將檢查點插入到測試對象之 半導體積體電路（以下簡稱爲測試對象電路）中之路徑， 則有使電路的動作速度變慢之過頭（overhead )問題，此 外’由於必須根據測試對象電路來變更檢查元，因此，若 是不決定檢查點的插入位置時，則會有測試對象電路的佈 局或配線局部無法決定，而導致半導體積體電路之設計期 間拉長的問題。 又’ K.H.Tsai等的方法以及G.Kieger等的方法，針對 測試對象電路，必須根據花時間之測試圖案產生處理結果 ’改變用來控制位元反轉等的電路，以及掃描鏈，而有無 法實施佈局或配線，導致設計期間拉長的問題。此外，當 測試對象電路成爲大規模電路時，則H.Tsai等的方法，會 因爲對掃描鏈之貼法的限制而導致配線的overhead情形增 加，而G.Knefer等的方法，則有用來控制位元反轉的電路 加大的情形。更者在Reseeding方式中，相較於原來的 BIST方式，雖然在硬體方面的overhead以及設計期間 拉長方面不會有問題，但seed數目可以預測出會與斯特亞 得圖案的數目相同，而有減少B I S T方式本來希望削減 測試資料量之效果的問題。 本發明之主要目的在於實現一可以以少的測試資料量 獲得高的故障檢測率之半導體積體電路等的測試方法，特 別是利用B I S T方式的測試方法。 — i— —ii 11 -- - 1 II ϋ— 二 1= n (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 546483 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（4 ) 本發明之其他的目的在於實現一爲了要實施上述測試 方法而附加的電路不會依存於測試對象電路，而容易設計 出用於測試之電路的半導體積體電路裝置。 本發明之又一其他的目的在於實現一不會因爲爲了實 施上述測試方法而附加的電路造成動作速度的過頭 (overhead)，連閘極或配線之硬體所造成的過頭（overhead)情 形也會小之用於測試的電路構成。 (解決課題的手段） 爲了要達成上述目的，本發明之半導體積體電路的測 試方法，其主要係針對一將作爲疑似亂數圖案的測試圖案 信號（以下只稱爲測試圖案）施加在測試對象電路，而將 該測試對象電路的響應圖案與期待値作比較的測試方法。 用來產生上述測試圖案的步驟，則具有：產生1次以 上爲由集合多個一定之位元數以及時刻數之圖案列而成的 圖案列群，且在該圖案列群內的圖案列爲全部相同之爲同 一圖案列的圖案列群的第一步驟，讓在上述圖案列群內之 圖案列中之一部分的位元反轉的第2步驟，以及根據上述 圖案列群，圖案列群內圖案列編號、圖案列內時刻’來變 更作反轉之圖案內位元位置的第3步驟。 又，本發明之半導體積體電路測試方法的最好的實施 形態，將由集合多個由掃描鏈數目及外部輸入端子數目的 決定的位元數，以及由最大掃描鏈長度及單位測試系列長 度所決定的時刻數的圖案列而成的圖案列施加在沏I試對象 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
546483 A7 B7 五、發明説明（5 ) 電路1次以上，而在圖案列群內存在有1個成爲基準的圖 案列’而利用針對該成爲基準的圖案列，沒有反轉位元的 圖案列，1個圖案的一部分或全部的位元已反轉的圖案列 ’連續或具有所設定之圖案數目之間隔之多個圖案的一部 分或全部的位元已反轉之圖案列的全部，或一部分的圖案 列。 又，爲了要實施上述半導體積體電路的測試方法，本 發明之測試圖案產生電路，其主要係針對一可產生〜1次 以上之由集合多個一定的位元數以及時刻數之圖案列而成 的圖案列群的電路，其特徵在於： 具有： 上述圖案列群內之圖案列全部都相同的同一圖案列產 生部及； 將由上述同一圖案列產生部所產生的圖案列群當作輸 入，讓在上述圖案列群內之圖案列中的一部分的位元反轉 ，根據圖案列群，圖案列群內圖案列編號，以及圖案列內 時刻，而變更作反轉之圖案內位元位置之電路的位元反轉 〇 與測試對象電路當作單一的半導體積體電路而構成的 情形，將上述圖案產生電路的位元反轉控制部與測試對象 電路作單一半導體積體電路而構成的情形，將上述圖案產 生電路當作與測試對象電路呈獨立的半導體積體電路而構 成的情形，而與上述測試對象電路分離的圖案產生部，或 圖案產生電路，則構成包含該些的半導體積體電路測試裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 8 _ — l·----11,#! (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 B7 五、發明説明（6 ) 置，而將構成半導體電路測試裝置的探針連接到上述測試 對象電路之外部輸入端子，而實施測試。 (請先閲讀背面之注意事項再填寫本頁) 又，同一圖案列產生部具有線性回饋移位暫存器，以 存在產生1個圖案群的期間，用於保持該線性回饋移位暫 存器之初始値的暫存器，更者，具有可呈序列或並列地複 製到線性回饋暫存器內之暫存器的功能。又，爲了要產生 上述多個的圖案列，也有設置保存多個上述線性回饋移位 暫存器內之暫存器之初始値的暫存器的情形。 (發明之實施形態） 以下請參照圖面來說明本發明之實施形態。 圖1爲用於實施本發明之測試方法之電路之一實施例 的構成。 經濟部智慧財產局員工消費合作社印製 爲了要實施本測試方法，電路係由同一圖案（pattern)列 產生部1 1 0、位元反轉控制部1 2 0，以及測試對象電 路1 3 0所構成。同一圖案列產生部1 1 〇的輸出線群 P T 1、P T 2、…···…P 丁 η則被輸入到位元反轉控制 部1 2 0，位元反轉控制部1 2 0的輸出線群則被輸入到 測試對象電路1 3 0的輸入端I Ν 1、 I Ν 2、 I Ν η。 同一圖案列產生部1 1 〇則同步於時脈，而輸出將輸 出線數η當作位元寬度的圖案。當將作爲產生部1 1 〇所 輸出的圖案，所定之時刻數的圖案當作圖案列時，則會依 序輸出多個同一的圖案列，將該多個的同一的圖案列稱爲 圖案列群，而從位元反轉控制部1 2 0依序輸出不同的圖 -9- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 546483 A7 B7 五、發明説明（7 ) 案列群。 位元反轉控制部1 2 0係一針對所輸入之圖案列群的 各圖案，根據圖案列編號以及圖案列內時刻，而將圖案中 之一部分的位元反轉的電路。位元反轉控制部1 2 0具有 :針對各時刻，輸出已經表現出在輸入圖案中之位元反轉 位置之圖案（只有與位元反轉位置對應的位元才是邏輯値 1 )的反轉控制電路1 2 1，以及將位元反轉控制部 1 2 0之輸入圖案的各位元，根據由反轉控制電路1 2 1 所輸出之圖案的各位元，而得到排他性邏輯和的電路 1 2 2 〜1 2 4。 更者，由反轉控制電路1 2 1所輸出的圖案列群，則 包含有：具有全部爲邏輯値0之成分的圖案列、只有1個 圖案，其一部分或全部的位元爲邏輯値1的圖案列、連續 或是隔著所設定之圖案數的間隔之多個圖案的一部分或全 部的位元爲邏輯値1之圖案列的全部或一部分的圖案列。 此時，由位元反轉控制部1 2 0所輸出之各圖案列群，係 由：針對成爲1個基準的圖案列而沒有反轉位元的圖案列 ，以及連續或隔著所設定之圖案數的間隔的多個圖案的一 部分或全部的位元已經反轉的圖案列的全部、或是一部分 所構成。測試對象電路1 3 0爲在邏輯設計者所設計的電 路中作爲測試之對象的半導體積體電路等。 圖2 ( a )爲上述測試對象電路的第一電路例。第一 電路例爲經全掃描（full scan )設計的測試對象電路 2 0 0，針對在測試對象電路2 0 0中之全部的記憶元件 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —卜——丨丨―I- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -10- 546483 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8 ) (211、212、......... 2 3 3 )，如在測試中可進行 設定，讀取般地附加掃描（scan)功能，而將測試對象電路 2 0 0當作組合電路來實施測試。圖2 ( b )爲附設上述 掃描功能之記憶元件的電路2 4 0。針對具有時脈輸入C 、資料輸入D、輸出Q的記憶元件2 4 1附加選擇器 2 4 2，當輸入線S E的輸入爲邏輯〇時，則爲儲存輸入 線D之輸入的一般動作，而當輸入線S E的輸入爲邏輯値 1時，則爲儲存輸入線S I之輸入値的掃描動作。 回到圖2 ( a )，附設有掃描功能的記憶元件2 1 1 〜213、221〜223、231〜233則分別被串 聯連接到掃描鏈（scan chain) 201、202、203上。 此外，在圖中只記載有記憶元件，而省略了在一般動作中 所使用的組合電路部分。邊界掃描（boundary scan)記憶元件 則被插入到外部輸出入端子（未圖示）。測試對象電路 2 0 0的動作，當端子2 0 4的掃描致能（scan enable)信號 SEN爲〇時，若是在端子2 0 5出現時脈CLK，則成 爲電路本來的一般動作，而當信號S E L爲1時，若出現 時脈CLK，則在各掃描鏈201、 202、 203上進 行掃描移位（scan shift)動作•在作掃描移位時，則測試對象 電路200的輸入INI、 IN2、 .........INn成爲有 效。 圖2 ( c )爲上述測試對象電路的第二電路例。第二 電路例爲一經非掃描（non scan)設計的測試對象電路2 6 0 ，而未針對記憶元件2 5 1、2 5 2、261、2 6 2、 — l·----— i — (請先閲讀背面之注意事項再填寫本頁) 訂 L#. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 546483 A7 __________B7 _ 五、發明説明（9 ) 271、 272等附加掃描功能，而將與外部輸入端子呈 (請先閲讀背面之注意事項再填寫本頁) 等效的信號線設成測試對象電路2 6 0。的輸入I Ν η。 此時，測試對象電路2 6 0則當作順序電路來進行測試。 如上所述’根據本實施形態，對於經全掃描設計或非 掃描設計的任何一電路，藉由備有同一圖案列產生部 1 1 0與位元反轉控制部1 2 0的圖案產生電路，由於可 以產生當作測試圖案，而對於故障檢測設爲有效的鄰近圖 案，亦即，針對成爲基準的1個圖案，有數個位元已經反 轉的圖案，因此，藉著與Reseeding方式的組合，可以以 B I S T方式得到高的故障檢測率。 在此首先說明作爲同一圖案列產生部1 1 〇之構成例 之一部分的線性回饋移位暫存器（以下簡稱爲L F S R ) 〇 經濟部智慧財產局員工消費合作社印製 圖3爲線性回饋移位暫存器的電路例，而與以往已知 圖案產生器相同。L F S R 3 0 0則將作爲移位暫存器而 動作之記憶元件群3 0 1〜3 0 3 ，以及用於取最下段之 記憶元件3 0 3的値與特定之記憶元件之値的排他性邏輯 和的電路304、 305的輸出，通過選擇器306回饋 (feedback)到最上段的記憶元件3 0 1。此外，記憶元件 3 0 1〜3 0 3則設成當時脈輸入變化時會將資料輸入取 入的邊緣觸發（edge trigger)型。在以下的說明中，則將 LFSR300內的移位暫存器的狀態稱爲s e e d。 圖9的（a )的LFSR3 00的動作模式，當將輸 入INTSEL設成邏輯値1時，則稱爲初期設定模式，記憶元 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐) 77^1 " 546483 A7 B7_ 五、發明説明（1〇 ) (請先閲讀背面之注意事項再填寫本頁) 件群3 0 1〜3 0 3則會同步於輸入BRC而移位，而可 根據輸入SEEDIN來設定seed的初始値。當輸入INTSEL設 爲邏輯値0時，則稱爲圖案產生模式，而同步於輸入 B R C，從各記憶元件的輸出P T 1、P T 2、......... Ρ Τ η產生疑似亂數圖案。 L F SR的性質，在用於將η位元的L F S R中之記 憶元件的輸出加以回饋，而以邏輯値0、 1來表現是否要 應用在排他性邏輯和之輸入的η個的位元列，當爲2的餘 數系（residue)，從η次多項式的1次開始，讓η次的係數（ 0或1 )對應時，則該η次多項式爲原始多項式，亦即， 若爲不同約分（irreducible)時，則當η位元的L F S R的 seed成分全部都不是邏輯値0時所產生的圖案的週期爲最 大，亦即成爲從2的η次方減去1的數。例如，當爲2的 餘數系，由於4次多項式X 4 + X + 1 = 0爲原始多項式， 因此，若將L F SR 3 0 0設成4位元時，若是將輸出 Ρ 丁 1與ρ Τ 4的排他性邏輯和加以回饋，則所產生之型 樣的週期最大爲1 5。 經濟部智慧財產局員工消費合作社印製 圖4、圖5、圖6、圖7、以及圖8 ，皆表示有上述 本發明之實施例中的同一圖案列產生部1 1 0的電路例。 圖4爲同一圖案列產生部1 1 〇之第一電路構成例， 係一可實施並列式seed復元的LFSR400。將當作移 位暫存器而動作的記憶元件群4 0 1〜4 0 3，以及最下 段之記憶元件4 0 3的値與特定之記憶元件的値的排他性 邏輯和404、 405，通過選擇器406回饋到最上段 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) :彳3_ 546483 A7 B7 五、發明説明（11 )
之記憶元件4 0 1之部分的構成，則與圖3之L F SR (請先閲讀背面之注意事項再填寫本頁) 3 〇 0相同。爲了要記億seed，乃備有分別與記憶元件群 40 1〜403對應的記憶元件群407〜409 ，而藉 由選擇器4 1 0〜4 1 2來控制seed的復元。 將LFSR400的動作模式表示在圖9 (b)。當 輸入INTSEL爲邏輯値1、輸入RDSEL爲邏輯値 〇 ’而被施加時脈B R C時，則稱爲初期設定模式，記億 元件群4 0 1〜4 0 3則同步於時脈B R C而移位，而從 輸入SEED IN來設定seed的初始値。將該seed呈地複 製到記憶元件群4 0 7〜4 0 9。而當輸入INTSEL爲邏輯 0、 RDSEL爲邏輯0時，貝(1稱爲圖案產生模式，同步於時 脈BRC，從各記憶元件40 1〜403的輸出PT1、 P T 2 , ......... Ρ Τ η產生疑似亂數圖案，而記憶元件群 4 0 7〜4 0 9的値會被保持。當輸入INTSEL爲〇、 RDSEL爲1時，則稱爲seed復元模式，同步於時脈 經濟部智慧財產局員工消費合作社印製 B R C，記憶元件群4 0 7〜4 0 9的値會當作seed呈並 列地（一起地）在記憶元件群4 0 1〜4 0 3中被復元。 當輸入INTSEL爲1、RDSEL爲0，而未施加時脈BRC時 ，則稱爲seed更新模式，而將記憶元件群4 0 1〜4 0 3 的値呈並列地複製到記憶元件群4 0 7〜4 0 9。 圖5爲同一圖案列產生部11〇的第二電路構成例， 係一可進行序列式seed復元的LFSR420。將當作移 移位暫存器而動作的記憶元件群4 2 1〜4 2 3，以及最 下段之記憶元件4 2 3的値與特定之記憶元件的値的排他 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) _ 14- ' 546483 A7 B7 五、發明説明〇2 ) 性邏輯和424、 425的輸出，通過選擇器426回饋 (請先閱讀背面之注意事項再填寫本頁) 到最上段之記憶元件4 2 1之部分的構成，則與圖3之 L F S R 3 0 0相同。爲了要記憶seed ，乃備有分別與記 憶元件群4 2 1〜4 2 3對應的記憶元件群4 2 7〜 429，而藉由選擇器430來控制seed的復元。 將LFSR420的動作模式表示在圖9 (c)。當 輸入INTSEL爲邏輯値1、輸入RDSEL爲邏輯値 〇，而被施加時脈B R C時，則稱爲初期設定模式，記憶 元件群4 2 1〜4 2 3則同步於時脈BRC而移位，而從 輸入S E E D I N來設定seed的初始値。將該seed呈序列 地複製到記憶元件群4 2 7〜4 2 9。而當輸入INTSEL爲 邏輯〇、RDSEL爲邏輯〇時，貝IJ稱爲圖案產生模式，同步 於時脈B R C，從各記憶元件4 2 1〜4 2 3的輸出 PT1、 PT2、 .........PTn產生疑似亂數圖案，而記 經濟部智慧財產局員工消費合作社印製 憶元件群4 2 7〜4 2 9的値會被保持。當輸入INTSEL爲 〇、RDSEL爲1時，則稱爲seed復元模式，同步於時 脈BRC，記憶元件群427〜429的値會當作seed呈 序列地（一起地）在記憶元件群4 2 1〜4 2 3中被復元 0 圖6爲同一圖案列產生部11〇的第三電路構成例， 係與經並列式seed復元之多個的多項式對應的L F S R 4 4 0。圖中係表示4位元的例子。將當作移位暫存器而 動作之記憶元件群4 4 1〜4 4 4 ’及最下段之記憶元件 4 4 4的値與最上段之記憶元件4 4 1的値的排他性邏輯 本紙張尺度適用中國國家標準^奶^私見格。10、〆29^^*) -15- 546483 A7 ___B7_ 五、發明説明（13 ) 和電路4 4 5，通過選擇器4 4 6回饋到最上段之記億元 件4 4 1的構成，用於記億seed的記憶元件4 4 7〜 (請先閲讀背面之注意事項再填寫本頁) 4 5 0、以及用於控制seed之復元的選擇器4 5 1〜 454，皆與上述LFSR400相同。在LFSR 4 4 0中，則追加一將AND元件4 5 6的輸出端連接到 排他的邏輯和4 4 5的輸入，且根據由記憶元件4 5 5所 設定的値，將使用在排他性邏輯和之輸入之一部分遮蓋（ m a s k )的構成。 根據該構成，可以擁有多個與L F S R對應之2的餘 數系的多項式。在圖的例子中爲x4+x+1=0(原始多 項式），與χ4+1 = 0 (移位暫存器）。又，LFSR440的 動作則大致上與L F S R 4 0 0的動作相同，不同的點在 於在初期設定模式時，必須要設定用於控制使用在回饋之 排他性邏輯和之輸入的記憶元件4 5 5的値。 經濟部智慧財產局員工消費合作社印製 圖7爲同一圖案列產生部110之第4電路構成例， 係一可實施並列式seed復元以及可藉由移位（shift )而產 生圖案的LFSR460。LFSR460的4位元的移 位暫存器部分4 6 1〜4 6 4以及s e e d復元功能 467〜470的構成則與上述LFSR440相同。但 是在圖案產生模式中，當記億元件4 7 5的値爲邏輯値0 時，會對記憶元件4 6 1與4 6 4的値的排他性邏輯和回 饋（feed back )到記憶元件4 6 1，而當記憶元件4 7 5 的値爲邏輯値1時，則會使來自輸入SEEDIN的値從旁經過 (bypass )記憶元件4 7 5，而輸入到移位暫存器4 6 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 _____B7_ 五、發明説明（14 )
〜4 6 4。而此，之後，則在具有圖1 7所示之多個 L F S R的同一圖案列產生部中，當利用其他之L F S R 的狀態時被使用。 圖8爲同一圖案列產生部1 1 0之第五電路構成例， 係表示移位暫存器480。記憶元件群481、 482、 483與選擇器484、記憶元件485、 486、 487與選擇器488，、記憶元件489、 490、 49 1與選擇器492，當輸入INTSEL爲1時，藉 由同步於輸入B R C而移位，而根據輸入群SEEDIN1、 SEEDIN2、......... SEEDINn來設定初始値，當輸入 I N T S E L爲邏輯0時，則分別當作移位暫存器而動作 ，而從輸出PT1、 PT2、 .........PTn輸出由最終記 憶元件4 8 3、4 8 7、4 9 1的値所構成的圖案信號。 針對以上之同一圖案產生部1 1 〇之5個電路構成例 整理其優點如下。第一電路構成例LFSR400，由於 可以呈並列地進行s e e d的復元，因此可縮短測試時間 。第二電路構成例LFSR420，由於s e e d的復元 係呈序列地，因此，雖然測試時間變長，但gate overhead 情形較L F S R 4 0 0爲小。第三電路構成例LFSR460可以 具有多個L F S R多項式。第四電路構成例LFSR4 80，當具 有多個的L F S R時，可以利用其他之L F S R的狀態來 產生圖案。第五電路構成例，雖然gate overhead及設定在 所有記憶元件的資料量大’但當作圖案列’可以表現出全 部的組合。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -_ (請先閲讀背面之注意事項再填寫本頁) •41· 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 _______B7_ 五、發明説明（15 ) 接著，則說明反轉控制電路1 2 1之詳細的構成。此 外’圖案列內的圖案數爲2 5 6個。 (請先閲讀背面之注意事項再填寫本頁) 圖1 0爲反轉控制電路1 2 1之第一電路構成例。反 轉控制電路6 0 0會將只有1個圖案，其全部的位元爲邏 輯値1的圖案列2 5 6種加以輸出。反轉控制電路6 0 0 ’則備有具有輸出C 1 - C 2的圖案列內時刻用8位元計 數器601、具有輸出C1 一 C2的圖案列編號用8位元 計數器602，以及用於得知2個計數器60 1與602 的値是否成爲一致的比較器6 0 4，其輸出，則通過遮蓋 (mask )用的AND元件6 0 5，而被分配給η個的輸出 RVS1、RVS2、......... RVSn。時脈 BRC，則 被當作圖案列內時刻用計數器6 0 1的時脈來使用，而圖 案列編號用計數器6 0 2的時脈C，則由時脈B R C與輸 入HCCKEN的邏輯積元件6 0 3所供給。 使用在反轉控制電路6 0 0的η位元計數器的電路例 則表示在圖1 4 ( a ) 。η位元計數器7 0 0係由表示計 經濟部智慧財產局員工消費合作社印製 數器之狀態的記憶元件7 0 1〜7 0 4、用於求取排他性 邏輯和的元件7 1 2〜7 1 4，用於實施計數器之0重置 (reset )的元件7 2 1〜7 2 4、以及用於選擇是作當作 計數器的動作或移位動作的選擇器7 3 1〜7 3 4所構成 ，將計數器的狀態根據η個的輸出C 1、C 2、......... C η加以輸出。 圖14(b)表示計數器700的動作模式。當輸入 SFTEN爲邏輯値1、輸入R爲邏輯値0時稱爲移位模 i紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' 546483 A7 B7 五、發明説明（16 ) 式（shift mode )會藉著從輸入S F I TN開始，同步於計 數器的初始値，使計數器內記憶元件7 〇 1〜7 0 4移位 ，而來設定計數器的初始値。當輸入S F T E N爲邏輯値 0、R爲邏輯値1時稱爲重置模式（rest mode )，會同步 於時脈C，將計數器設定爲0。當輸入SFTEN爲邏輯 値0、R爲邏輯値0時稱爲增數模式（increment mode ) ’ 會同步於時脈C，將計數器的値加1。 回到反轉控制電路6 0 0說明其動作模式。當輸入 INTSEL爲邏輯値1、輸入RDSEL爲邏輯値0、 輸入HC CKEN爲邏輯値1時，由於2個計數器6 0 1 、602內之記憶元件的內容會同步於時脈BRC而移位 ，因此可從輸入C T I N開始設定該些的初始値。當輸入 INTSEL爲邏輯0、輸入RDSEL爲邏輯値1時， 則同步於時脈B R C，將圖案列內時刻用計數器6 0 1設 定爲0 (所有的記憶元件皆爲0 )。當輸入I N T S E L 爲邏輯値0、輸入RDSEL爲邏輯値0時，若輸入 HCCKEN爲邏輯0時，則根據時脈BRC，只讓圖案 列內時刻用計數器6 0 1增數，若輸入HC CKEN爲邏 輯1時，則根據時脈B R C，讓2個計數器6 0 1、 6 0 2皆增數。更者，在圖案列內，當輸入NB EN經常 爲進輯値1時，只有當2個計數器的値爲一致時，才會輸 出成分全部是邏輯値1的圖案，其他的圖案，則輸出全部 是邏輯0的圖案。在圖案列內，當輸入NBEN經常是邏 輯値0時，則輸出具有邏輯値0之成分全部的圖案列。 — l·----：——#1 — (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19 - 經濟部智慧財產局員工消費合作社印製 546483 A7 B7 五、發明説明（17 ) 圖1 1爲反轉控制電路1 2 1之第二電路構成例。反 轉控制電路，會將只有1個圖案，其一半的位元爲邏輯値 1圖案列，以5 1 2種形式加以輸出。反轉控制電路 6 2 0備有：圖案列內時刻用計數器6 2 1 ，以及比較器 6 2 4 ，遮蓋（mask )用的AND元件625，輸入 HCCKEN的邏輯積元件6 2 3，則與位元反轉控制部 600的AND元件605，以及邏輯積元件603相同 。圖案列編號用計數器6 2 2，則是一在反轉控制部6 〇 0之圖案列編號用計數器6 0 2追加第9個位元C 9的擒 成，通過與位元C 9的邏輯値，或其反轉値的邏輯積元件 626〜630，而連接到η個的輸出RVS1、 RVS2、 .........RVSn。當爲圖11的電路時，若圖 案列編號用計數器6 2 2的第9個位元C 9爲邏輯値0# ，則只有RV S 1、RV S 3、.........會輸出具有邏輯値 1的圖案，若第9個位元C 9爲邏輯値1時，則只有 RV S 2、RV S 4、......... RV S η .........會輸出具有 邏輯値1的圖案。 圖1 2爲反轉控制電路1 2 1之第三電路構成例。& 轉控制電路，會將只有1個圖案，其全部位元爲邏輯値1 的圖案列2 5 6種，具有週期1 2 8的間隔，且其2個瞎( 案的全部位元爲邏輯値1的圖案列2 5 6種，共計5 1 2 種加以輸出。反轉控制電路6 4 0備有圖案列時刻用計數 器6 4 1，遮蓋（mask )用的AND元件645、輸入 HCCKEN的邏輯積元件6 4 3，則分別與上述的位元 —---------— (請先閲讀背面之注意事項再填寫本頁，> -訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -20- 546483 A7 ___ B7 五、發明説明（18 ) 反轉控制部6 0 0的AND元件6 0 5，以及邏輯積元件 6 0 3相同。 (請先閲讀背面之注意事項再填寫本頁) 圖案列編號用計數器6 4 2，則在AND元件6 0 5 以及邏輯積元件6 0 3追加第9個位元C 9，電路6 4 4 則變更上述比較器6 0 4之一部分的功能。電路6 4 4， 當圖案列編碼用計數器6 4 2的第9個位元C 9爲邏輯0 時，雖然會作與以往之8位元比較器相同的動作，但是當 該第9個位元C 9爲邏輯値1時，則成爲下位7位元的比 較器。結果，當圖案列編碼用計數器6 4 2的第9個位元 C 9爲邏輯値0時，則輸出只有1個圖案，其全部的位元 爲邏輯値1的圖案列，而當圖案列編碼用計數器6 4 2的 第9圖位元C 9爲邏輯値1時，會輸出在週期1 2 8內會 出現2個圖案的全部位元爲邏輯値1的圖案列。 經濟部智慧財產局員工消費合作社印製 圖13爲反轉控制電路121之第四電路構成例。反 轉控制電路6 6 0，則將只有1個圖案，其全部位元爲邏 輯値1的圖案列2 5 6種，在時間上連續2個圖案之全部 位元爲邏輯値1的圖案列2 5 6種，具有間隔爲1個時刻 2個圖案的全部位元爲邏輯値1的圖案列2 5 6種，以及 具有間隔爲2個時刻之2個圖案的全部位元爲邏輯値1的 圖案列2 5 6種，共計1 0 2 4種的圖案列加以輸出。 反轉控制電路6 6 0備有：圖案列內時刻用計數器 661、比較器664、遮蓋（mask )用的A N D元件 6 5 5、以及輸入HCCKEN與信號BRD之邏輯積電 路6 6 3。該些則分別與上述反轉控制電路6 0 0之圖案 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（19 ) 列內時刻用計數器601、比較器604、遮蓋（mask) 用的AND元件6 0 5、以及邏輯積電路6 0 3相同。圖 案列編碼用計數器6 6 2，則是在反轉控制部6 0 0之計 數器602追加第9、 1〇位元C9、 CIO，AND元 件6 6 6、6 6 7、6 6 8則控制第9、 1 0位元C 9、 C10對計數器602的輸出情形。當上述第9、 10位 元C9、 C10的邏輯値皆爲〇時，則AND元件666 、667、 668的輸出全部是邏輯値0,當第9位元 C9爲邏輯値1，第10位元C10爲邏輯0時，則只有 AND元件666的輸出會成爲邏輯値1 ，當第9位元 C9爲邏輯値〇，第10位元C10爲邏輯値1時，則只 有AND元件667的輸出爲邏輯値1，而當上述第9、 第10位元C9、C10均爲邏輯値1時，則只有AND 元件6 6 8的輸出成爲邏輯値1。 記憶元件6 6 9〜6 7 2，則依序記憶在此時點的時 刻、1時刻前、2時刻前、3時刻前之比較器6 6 4的輸 出値。在OR元件6 7 3，則有4個輸入，亦即，比較器 6 6 4的輸出値，具有1個時刻前之比較器6 6 4之輸出 値的記憶元件6 7 0與A N D元件6 6 6之輸出値的邏輯 積，具有2個時刻前之比較器6 6 4之輸出値的記億元件 6 7 1與AND元件6 6 7之輸出値的邏輯積，以及具有 3個時刻前之比較器6 6 4之輸出値的記憶元件6 7 2與 AND元件6 6 8之輸出値的邏輯積，若其中有1者爲1 時，則將邏輯値1傳到輸出RV S 1、RV S 2、......... 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 ____B7_ 五、發明説明（20 ) RVSn。結果，當圖案列編號用計數器662的第9、 10位元C9、 C10的邏輯値皆爲〇時，則輸出只有1 (請先閱讀背面之注意事項再填寫本頁) 個圖案之全部位元爲邏輯値1的圖案列，當第9位元C 9 邏輯値1 ，而第1 0位元C 1 0爲邏輯値0時，則輸出在 時間上連續2個圖案之全部位元爲邏輯値1的圖案列，當 第9位元C9爲邏輯値0，第10位元C10爲邏輯値1 時，則輸出具有間隔爲1個時刻之2個圖案之全部位元爲 邏輯値1的圖案列，而當第9、10位元C9、C10均 爲邏輯値1時，則輸出具有間隔爲2個時刻之2個圖案之 全部位元爲邏輯値1的圖案列。 在此，反轉控制電路1 2 1內之計數器的位元數，雖 然例如在反轉控制電路6 0 0，將圖案列內時刻用計數器 6 0 1的位元數設爲8，但由此數所求得之計數器的週期 則意味著圖案列內之圖案數上限，而未限定於8。若圖案 列內的圖案數較圖案列內時刻用計數器6 0 1的週期爲大 時，則反轉控制電路6 0 0會依序輸出全部位元皆爲邏輯 値1的圖案會以該週期而出現的圖案列。 經濟部智慧財產局員工消費合作社印製 另一方面，反轉控制電路6 0 0，雖然將圖案列編號 用計數器6 0 2的位元數設爲8，但由此數所求得之計數 器的週期2 5 6則意味著圖案列群內之圖案列的個數上限 ，也可以不是8。由於當圖案列群內之圖案列的個數較圖 案列編號用計數器6 0 2的週期爲大時只會出現相同的圖 案列，因此，此時不作推測。有關對於以上之計數器之位 元數的注意事項，則在反轉控制電路1 2 1之其他的構成 -23- 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 546483 A7 B7 五、發明説明（21 ) 例中亦相同。 - (請先閲讀背面之注意事項再填寫本頁) 最好的實施形態則是上述各圖案產生部、位元反轉控 制部、反轉控制電路部，係在單獨或是組合的形態下，以 單一的半導體積體電路來構成。以下則說明本發明之半導 體積體電路。 圖1 5 ( a )係表示具有本發明之測試圖案產生電路 之半導體積體電路之第一實施例的構成。半導體積體電路 8 0 0係將同一圖案列產生部8 1 0、位元反轉控制部 8 2 0，圖案產生控制部8 3 0當作1個半導體積體電路 (測試圖案產生器）來構成。同一圖案列產生部8 1 0， 則爲圖4、圖5、圖6所不之同一圖案列產生部400、 420、 440之其中一者。在位元反轉控制部820內 之反轉控制電路8 2 1 ，則爲圖1 0、圖1 1、圖1 2、 圖13所示之反轉控制電路600、 620、 640、 經濟部智慧財產局員工消費合作社印製 6 6 0之其中一者。圖案產生控制部8 3 0爲一可從2個 的輸入 BINIT、NHGEN，將輸出 INTSEL、RDSEL、NBEN 、HCCKEN設定爲4個信號的解碼器，將針對上述2個輸入的 輸出的組合以及動作模式的稱呼表示在圖1 5的（b )。 在初期設定模式8 4 1中，針對在同一圖案產生部 8 1 0以及反轉控制電路8 2 1內的記憶元件，從輸入 SEEDIN開始呈序列地設定同一圖案產生電器8 1 0的初始 値。在圖案產生模式8 4 2中，同一圖案產生部8 1 0當 作L F S R而動作，而依序產生疑似亂數圖案，爲了使反 轉控制電路8 2 1持續地輸出全部的成分R V S 1、 RVS2 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（22 ) 、.........RV S η爲邏輯値0的圖案，圖案產生器8 0 0 (請先閲讀背面之注意事項再填寫本頁) 會直接輸出由同一圖案產生部810所產生的疑似亂數圖 案。在s e e d復元模式8 4 3中，會呈並列地或序列地 在已經記憶有同一圖案產生部內之s e e d的暫存器中被 復元，而將在反轉控制電路8 2 1內的圖案列內時刻用計 數器重置爲0。 在鄰近圖案產生模式8 4 4中，針對鄰近圖案時，亦 即成爲基準的圖案列，產生沒有反轉位元的圖案列、1個 圖案的一部分或全部的位元已反轉的圖案列、連續或具有 所設定之圖案數的間隔之多個圖案的一部分或全部的位元 已反轉之圖案列的全部、或一部分的圖案列。此外，在以 下的說明中，在圖案產生器8 0 0所產生之鄰近圖案群之 中，將作爲基準的圖案列稱母圖案，而將其他之作爲基準 的圖案列與一部分的位元已反轉之圖案列稱爲子圖案。 經濟部智慧財產局員工消費合作社印製 圖1 6爲具有本發明之測試圖案產生電路之半導體積 體電路之第二實施例的構成。半導體積體電路9 0 1係由 圖案產生器9 0 1與測試對象電路9 0 2所構成。圖案產 生器901的構成則與圖15 (a)的圖案產生器800 相同，同一圖案列產生部8 1 0與位元反轉控制部8 2 0 的組合可爲上述電路之任一組合。測試對象電路9 0 2可 爲圖2 ( a )、 （ c )所示之測試對象電路2 0 0、 2 6 0之任一者。在本實施例中，由於可以產生對於檢測 故障爲有效的鄰近圖案，因此，可以以少的測試資料量得 到局的故障檢出率。 -25- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 _— —__B7 五、發明説明（23 ) 圖17爲具有本發明之圖案產生電路之半導體積體電 路之第三實施例的構成。半導體積體電路9 2 0係由多個 (請先閲讀背面之注意事項再填寫本頁) 的圖案產生器9 2 1 ......... 9 2 1與1個的測試對象電路 9 2 3所構成。圖案產生器9 2 1 ......... 9 2 1分別與上 述圖案產生電路8 0 0相同，而同一圖案產生部8 1 0與 位元反轉控制部8 2 0的組合可爲任一組合。測試對象電 路9 2 3可爲如圖之2 ( a )、 （ c )所示之測試對象電 路200、 260之任一者。在本實施例中，除了可以以 少的測試資料量得到高的故障檢測率的效果外，藉由擁有 多個小尺寸的圖案產生器，且將之分散配置在半導體積體 電路內，可以減低用於配線出測試對象電路內之掃描鏈（ scan chain )的過頭（overhead )情形。 經濟部智慧財產局員工消費合作社印製 圖1 8爲表示本發明之圖案產生電路之半導體積體電 路之第四實施例的構成。半導體積體電路9 4 0，乃由圖 案產生器941、測試對象電路942、以及圖案壓縮器 9 4 3構成1個半導體積體電路。本實施例則是一根據本 發明之B I ST方式之標準的構成。圖案產生部9 4 1的 構成則與上述圖案產生器8 0 0相同，同一圖凜產生部 8 1 0與位元反轉控制部8 2 0的組合可爲任一組合。測 試對象電路9 4 2的構成則與圖2 ( a )所示之經全掃描 (full scan )設計的測試對象電路2 0 0相同。 圖1 9表示圖1 8的圖案壓縮器的電路。圖案壓縮器 9 4 3的電路的構成爲B I ST方式，而與一般所使用之 Multiple Input Signature Register(MISR)相同。Μ I S R 係一 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) .〇6 - 546483 Α7 Β7 五、發明説明（24 ) 其中由記憶元件9 6 1〜9 6 4、排他性邏輯和9 6 5、 966、以及其回饋（feedback )所形成的部分爲 LFSR，而將各輸入SA1、 SA2、 .........SAn的 邏輯値，在各記憶元件9 6 1〜9 6 4的正前方取排他性 邏輯和967〜980的構成。使從輸入SA1、 SA2
、.........S A η所輸入的圖案列，依序同步於時脈B M C ，而編碼（壓縮）在記憶元件9 6 1〜9 6 4。若與 L F S R對應的2的餘數系的多項式爲原始多項式時，則 已知失誤（當輸入圖案列有錯誤時，在最終的記憶元件 9 6 1〜9 6 4的位元列不會有錯誤）的機率非常的小。 亦即，只將Μ I S R之最終狀態的期待値與所讀取的結果 比較，則意味著具有與在與各圖案的期待値作比較時同等 的故障檢測能力。因此，以圖1 9的電路構成，能夠以更 少的測試資料量得到高的故障檢測率。 圖2 0爲具有本發明之圖案產生電路之半導體積體電 路之第五實施例的構成。半導體積體電路9 8 0係由初始 値保存暫存器981、圖案產生電路941、測試對象電 路942、以及圖案壓縮器943所構成。相較於上述第 四實施例的半導體積體電路9 4 0，其不同點在於：在輸 入T D I與圖案產生器9 4 1之間追加一初始値保存暫存 器9 8 1 ，而與第四實施例之半導體積體電路9 4 0相同 的部分，則以相同的符號來表示。初始値保存暫存器 981，當輸入ΒΙΝΙΤ爲邏輯値1，而輸入NHGEN爲 邏輯値0的初期設定模式時，則同步於時脈B R C當作移 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） .27 - (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 B7 五、發明説明（25 ) 位暫存器而動作。記憶元件9 8 3〜9 8 5的數目則爲在 圖案壓縮器9 4 3內的記億元件數，而儲存圖案壓縮器 9 4 3的初始値。記憶元件9 8 6〜9 8 8、9 8 9〜 991、 992〜994的數目，則分別是在圖案產生電 路9 4 1內的記憶元件數，而儲存圖案產生器9 4 1的第 1次的初始値、第2次的初始値、第s次的初始値。此外 ，s爲圖案列群的數目。在上述第四實施例中，由於針對 各圖案列群，從半導體積體電路測試裝置給予圖案產生器 9 4 1的初始値·因此，在與半導體積體電路測試裝置的 介面會發生overhead情形。但是在第五實施例中，由於最 初可儲存圖案產生器9 4 1針對多個的圖案列群的初始値 ’因此，在與半導體積體電路測試裝置之介面上的 overhead情形會變小。 在以上之第一至第五的半導體積體電路的構成中，雖 然本發明之同一圖案產生部1 1 0與位元反轉控制部 1 2 0係被內藏在半導體積體電路測試裝置內，但該些也 可以當作有別於測試對象電路的其他的半導體積體電路測 g式裝置來構成。又’上述半導體積體電路測試裝置則內藏 有同一圖案產生部1 1 0，但成爲測試對象的半導體積體 電路也可以內藏有位元反轉控制部1 2 0。更者，同一圖 案列產生部1 1 0或位元反轉控制部1 2 0，則形成於半 導體積體電路之外的晶圓部分，即使是應用在所謂晶圓上 的半導體積體電路測試裝置，也不會喪失其效果。 接著則利用時序圖來說明具有本發明之圖案產生電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -28- 546483 A7 B7 五、發明説明（26 ) 的半導體積體電路的動作。 (請先閲讀背面之注意事項再填寫本頁) 圖2 1爲表示圖1 8所示之半導體積體電路9 4 0之 基本的動作的時序圖。首先，在BIST初期設定模式 1 0 0 1中，將圖案產生器（與圖1 5的800相同）內 的圖案產生控制部8 3 0設定在初期設定模式8 4 1 ，以 相當於圖案產生器9 4 1與圖案壓縮器9 4 3之記憶元件 數目，交互地對時脈BMC與時脈BRC提供脈衝，而從 輸入TD I開始，依序將包含s e e d在內之圖案產生器 9 4 1與圖案壓縮器9 4 3的初始値輸入。 在母圖案設定模式1 0 0 2中，將圖案產生器9 4 1 內的圖案產生控制部8 3 0設定在圖案產生模式8 4 2， 將掃描致能（scan enable) SEN設定成邏輯値1，藉由交 互地以相當於最大的掃描鏈長度的數目對掃描鏈移位（ scan chain shife )用時脈C L K與時脈B R C提供脈衝， 而將邏輯値設定在測試對象電路9 4 2內的全部的記憶元 件，成爲針對測試對象電路9 4 2進行測試的母圖案。 經濟部智慧財產局員工消費合作社印製 在時脈前進（clock advance )以及s e e d復元模式 1 0 0 3中，則將圖案產生器9 4 1內的圖案產生控制部 8 3 0設定在s e e d復元模式8 4 3，將掃描致能 S E N設定爲邏輯値〇 ，而各提供1次資料捕獲（data capture)用的時脈CLK與s e e d復元用的時脈BRC的 脈衝。 在鄰近圖案設定•壓縮模式1 0 0 4中，將在圖案產 生器9 4 1內的圖案產生控制部8 3 0設定在鄰近圖案產 -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 ___B7_ 五、發明説明（27 ) (請先閲讀背面之注意事項再填寫本頁) 生模式8 4 4 ’將掃描致能SEN設定爲邏輯値1，以相 當於最大的掃描鏈長度的數目，依序對時脈BMC、掃描 鏈移位用時脈CLK、時脈BRC提供脈衝，而同時進行 時脈前進（clock ad vance)結果的壓縮與接下來之子圖案的設 定。此外，將模式1 0 0 3與模式1 0 〇 4反覆一相當於 1次用於母圖案與多次用於子圖案的次數。依據到此爲止 的模式1 0 0 1〜1 0 0 4的流程，在圖案產生器9 4 1 產生1個圖案群，測試對象電路9 4 2，則根據1個母圖 案與子圖案群進行測試，且將其響應圖案結果壓縮成圖案 壓縮器9 4 3的最終狀態（全部記憶元件的値）。 經濟部智慧財產局員工消費合作社印製 將到該模式1 0 0 1〜1 0 0 4爲止的流程重覆一相 當於s e e d數，亦即，圖案列群的數目的次數。此外， 在第2次以後之B I ST初期設定模式1 〇 〇 1中，在設 定圖案產生器9 4 1與圖案壓縮器9 4 3的初始値的同時 ，也會讀取作爲已經將測試之響應圖案壓縮之結果的圖案 壓縮器9 4 3的最終狀態。外外，有關最後一次反覆進行 上述流程，則是在壓縮結果抽出模式1 0 0 5中讀取圖案 壓縮器9 4 3的最終狀態。 在此，以圖1 8所示的半導體積體電路9 4 0與圖 2 1所示的時序圖，來說明可以以何種的圖案來針對測試 對象電路9 4 2進行測試，爲了說明起見，將爲全掃描設 計之測試對象電路9 4 2的掃描鏈長度設成2 5 9 ，而將 掃描鏈數目設成η個。因此，由圖案產生器9 4 1所產生 之圖案列內的圖案數爲2 5 9。在1個圖案列群中，針對 -30- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 546483 A7 B7 五、發明説明（28 ) (請先閱讀背面之注意事項再填寫本頁} 將成爲基準之圖案列作掃描展開的圖案，亦即，母圖案會 產生何種子圖案，則請參照圖2 4〜圖2 7來說明圖1 0 〜圖1 3所示的各反轉控制電路。 圖2 4〜圖2 7之各圖爲簡圖2 ( a )所示之測試對 象電路2 0 0的圖，1個1個的小的正方形則對應於附設 掃描功能的記憶元件，當有陰影時，則表示母圖案與已反 轉的位元。又，子圖案的編號，即表示當產生該子圖案時 之圖案列編號用計數器的値。 圖2 4爲當採用反轉控制電路6 0 0時之2 5 6個子 圖案。子圖案0 — 2爲一週期爲256 ，而2列已反轉的 圖案，而子圖案3〜2 5 5爲只有1列已反轉的圖案。 圖2 5爲當採用反轉控制電路6 2 0時之5 1 2個子 圖案。 具有反轉位元的列，其中子圖案0〜2 5 5與子圖案 2 5 6〜5 1 1對應於圖2 4。但是在列內之反轉的位元 ’在子圖案0〜255爲奇數行（在以INI、 IN3、 .........所連接之掃描鏈上的記憶元件），而在子圖案 經濟部智慧財產局員工消費合作社印製 2 5 6〜5 1 1 ，則爲偶數行（在以I N 2、 I N 4、··· ......所連接之掃描鏈上的記憶元件）。 圖2 6表示當採用反轉控制電路6 4 0時之子圖案 2 5 6〜3 8 4。在3 8 4個子圖案中，由於子圖案0〜 255與圖24相同，因此省略。子圖案256〜258 爲週期爲128，而3列已反轉的圖案，而子圖案259 〜3 8 3爲週期爲1 2 8之2列已反轉的圖案。 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 546483 A7 B7 五、發明説明（29 ) 圖2 7爲在當採用反轉控制電路6 6 0時之1 〇 2 4 個子圖案中的子圖案2 5 6〜1 0 2 3。由於子圖案0〜 255與圖24相同，因此省略。子圖案256〜511 爲週期爲2 5 6之連續2列反轉的圖案，子圖案2 5 9〜 5 1 1爲2列已反轉的圖案，子圖案5 1 2計4列、子圖 案513、 514計3列、子圖案515〜767爲2歹！] 已反轉的圖案。子圖案7 6 8〜1 0 2 3爲週期爲2 5 6 之具有2列間隔之2列已反轉的圖案，子圖案7 6 8〜 770計3列、子圖案771〜1023爲2列已反轉的 圖案。 圖2 8爲具有本發明之圖案產生電路之半導體積體電 路之第六實施例的構成。半導體積體電路1 2 0 0係由圖 案產生器1 2 1 0與測試對象電路1 2 2 0所構成。測試 對象電路1 2 2 0則具有8個的記憶元件1 2 2 1〜 1228，以該些之輸出xl〜x8作爲輸入的AND元 件1229、以及以AND元件1229的輸出x〇作爲 輸入的記憶元件1 2 3 0，而記憶元件1 2 3 0的輸出
y 0則被施加在記憶元件1 2 2 1〜1 2 2 8的各輸入D 〇 測試對象電路1 2 2 0係經全掃描（full scan )設計 ’記憶元件1 2 3 0係位於掃描鏈1 2 3 1上，而記憶元 件1221〜1228係位於掃描鏈1232上。圖案產 生電路1210的構成則與圖15所示之圖案產生器 8 0 0相同。但是’其所產生的圖案的位元數則爲輸出 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -32· 546483 A7 B7 五、發明説明（30 ) PGl、 PG2、 PG3、 PG4的4位元。同一圖案產 生部8 1 〇的構成，則與圖6所示之同一圖案列產生部 4 4 0相同。反轉控制電路8 2 1的構成’則與圖1 〇所 示之反轉控制電路6 0 0相同，2個計數器6 0 1、 6 0 2的位元數均爲3位元。 圖2 8 ( b )則表示在測試對象電路1 2 2 0中，當 X 8、y 0假設 (請先閲讀背面之注意事項再填寫本頁) 針對記憶元件的輸出X 0、xl、 ◦退縮故障（stuck-at fault )與1退縮故障時之測試圖案 的集合。列1 2 4 1爲各測試圖案的編號，列1 2 4 2爲 以針對記憶元件輸出名的邏輯値組來表現各測試圖案、列 1 2 4 3爲以「信號線名/退縮値」來表現可爲各測試圖 案所檢測出的退縮故障。此外，在列1 2 4 2中之所以邏 輯値成爲X，係表示其爲一不定値，亦即，可爲邏輯値〇 ，亦或邏輯値1。 經濟部智慧財產局員工消費合作社印製 以下則說明圖2 8 ( b )所示之測試圖案集合的性質 。圖案編號2〜9的圖案，則爲針對記憶元件之輸出X 1 〜X 8的8位元全部爲邏輯値1的圖案編號1的圖案，一 次反轉1位元的圖案。亦即，可知在與圖案編號1之圖案 的漢明距離（Hamming distance )爲1的鄰近圖案可以檢測 出幾乎大部分的故障。若根據上述K.HTsai等的論文，則 指出針對大多數的電路，可將鄰近圖案有效地當作測試圖 案。 圖2 9爲在上述半導體積體電路1 2 〇 〇在作測試時 之詳細的動作。時序圖雖然是根據圖2 1所示者，但由於 -33- 546483 A7 B7 五、發明説明（31 ) II----1 10 — (請先閲讀背面之注意事項再填寫本頁) 未具有圖案壓縮器，因此沒有時脈BMC。圖中的「P 係表示針對時脈供給脈衝。又，有關圖案產生器的初始値 ，則將回饋致能（feedback enable )用的記憶元件的値設 爲0，將LFSR部分的seed設爲（1 ，1 ，1 ，1 )、將圖案列編號用3位元計數器的値設定爲7。此外， 圖案列內時刻用3位元計數器的値，由於每當子圖案出現 皆會被重置爲0，因此不需要進行初始化。 時刻1〜1 1爲圖案產生器的初始値設定，在時刻 11，則結束上述的設定。時刻12〜19爲根據掃描的 移位來設定母圖案，在時刻1 9，則設定記憶元件y 〇、 x 1、......... x 8的母圖案。在時刻2 Ο，則根據時脈前 進（clock advance )，將針對母圖案的響應結果儲存在記憶 兀件y〇、xl、 .........χ8。在時刻21〜28，在藉 由掃描的移位，在外部輸出端子2 1〜2 8讀取針對母圖 案的響應結果的同時，也將子圖案〇 (只有X 8反轉成邏 輯値0 )設定在時刻2 8的記憶元件X 0、xl、......... 經濟部智慧財產局員工消費合作社印製 X 8。如此般，反覆地進行時脈前進（clock advance )， 與子圖案設定。讀取結果。在時刻91，則將子圖案7設 定在記憶元件y 0、X 1、......... X 8，而在時刻9 2， 則根據時脈前進，將響應圖案儲存在記憶元件y 〇、x ! 、.........X 8。此外，最後則在時刻9 3〜1 〇 〇，讀取 子圖案7的響應圖案。 根據以上的動作所能夠實現的測試圖案，則涵蓋了圖 2 8 ( b )所示之測試圖案集合的全部。亦即，母圖案涵 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（32 ) (請先閱讀背面之注意事項再填寫本頁) 蓋了圖案編號1與圖案編號10、子圖案〇涵蓋圖案編號 2與圖案編號10、子圖案1涵蓋圖案編號3與圖案編號 10、子圖案2涵蓋圖案編號4與圖案編號1〇、子圖案 3涵蓋圖案編號5與圖案編號10、子圖案4涵蓋圖案編 號6與圖案編號1〇、子圖案5涵蓋圖案編號7與圖案編 號10、子圖案6涵蓋圖案編號8與圖案編號1〇、子圖 案7涵蓋圖案編號9與圖案編號11. 因此，用於測試半導體積體電路1 2 0 0之全部之退 縮故障的測試資料量，則爲圖案產生器1 2 1 0之初始値 的1個seed、 10個位元（包含計數器的初始値）。 另一方面’假設測試對象電路1 2 2 0 ，以儲存測試（ stewed test )方式來測試全部之退縮故障時的測試資料量， 則爲1 1個圖案，共計7 4個位元。如此般，採用本發明 的半導體積體電路，可以顯著地減少對於該測試爲必要的 資料量。 接著，則說明讓本發明之半導體積體電路產生疑似亂 數圖案的時序圖，複雜的時序圖，與此時的測試圖案。 經濟部智慧財產局員工消費合作社印製 圖2 2爲以圖1 8所示之半導體積體電路9 4 0爲例 ’產生與以往的L F S R同樣之疑似亂數圖案的時序圖。 首先，B I S T初期設定模式1 〇 1 1與初期圖案設定模 式1 0 1 2 ，則分別與圖2 1的模式1 0 0 1、 1002 相同。時脈前進模式1 0 1 3與亂數圖案設定。壓縮模式 1014，則設定成圖案產生模式842 (圖15 (b) )。此時，由於圖4〜圖7所示之同一圖案列產生部 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（33 ) 4 0 0 ' 420、440、460 均作與 LFSR 相同的 動作’因此’其輸出圖案成爲疑似亂數圖案。最後的壓縮 (請先閲讀背面之注意事項再填寫本頁) 結果判定模式1 0 1 5，則與圖2 1的模式1 0 0 5相同 〇 圖2 3表示針對圖1 8所示之半導體積體電路9 4 0 的複雜的時序圖的例子。圖1 8相較於圖2 1所示的時序 圖’其母圖案設定模式1022〜1025，鄰近圖案設 定。壓縮模式1 027〜1 030則變得複雜，而seed更 新模式1 0 3 1係新追加的。以下，只針對有變更的部分 加以說明。 經濟部智慧財產局員工消費合作社印製 在母圖案設定模式中，由於在空轉1 〇 2 2中，只有 針對時脈B R C給予脈衝，因此只會讓L F S R的狀態遷 移，而掃描鏈不會移位。而此一動作則反覆執行所指定之 空轉次數。在空送1 0 2 3中，由於只對時脈C L K給予 脈衝，因此，L F S R的狀態不會改變而只有掃描鏈會移 位，且反覆執行相當於空送的次數在設定1 0 2 4中，藉 由針對時脈C L K與時脈B R C交互地給予脈衝會使掃描 鏈移位，而連L F S R的狀態也會遷移。反覆執行以上 1 0 2 2〜1 0 2 4的模式，直到將邏輯値設定在測試對 象電路9 4 2內之全部的記憶元件爲止。之後，在追加空 送1 0 2 5中，由於只針對時脈C L K給予脈衝，因此， 只有掃描鏈會移位，且反覆執行一相當於追加空送的次數 。此外，空轉數必須在掃描鏈以下，而空送數必須在最大 掃描鏈長度以下’追加空送數必須在空送數以下。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）·36 546483 A7 B7 五、發明説明（34 ) (請先閲讀背面之注意事項再填寫本頁) 又’連鄰近圖案設定•壓縮模式1 〇 2 7〜1 0 3 〇 ，除了讓圖案壓縮電路9 4 3動作的時脈BMC之外，其 他則與母圖案設定模式1 〇 2 2〜1 〇 2 5相同。至於 s e e d更新模式1 〇3 1 ，則由於將在圖案產生器 9 4 1內的圖案產生控制部8 3 0設定在初期設定模式 841，而未對時脈BRC給予脈衝，因此，將LFSR 的狀態複製到s e e d保存用記憶元件群。
以下則說明上述之所謂「空轉」、「空送」、「 s e e d更新」的動作。此外，有關「空轉動作」則記載 於上述特開平10—170609號公報。以圖18所示 的半導體積體電路9 4 0爲例，圖案產生器9 4 1則與以 4位元的LFSR爲基礎之同一圖案產生器440 (圖6 )相同，將測試對象電路9 4 2內的掃描鏈數設成4個， 將掃描鏈長度全部設成5個。此時，將在測試對象電路 9 4 2中所設定的測試圖案、與設定完成時之L F S R的 狀態表示在圖3 1〜3 2。在圖中，表現出圖案產生器 941內之邏輯値的部分1401 ，則只記載了LFSR 經濟部智慧財產局員工消費合作社印製 的4個位元，而將回饋控制1402與s e e d輸入 1 4 0 3加以模式化。L F S R的初始値（s e e d ) ’ 則 si、s2、 s3、 s4 依序從 seed 輸入 1403 呈序列地被設定，而在設定好L F S R的初始値後’以 rl、 r 2 , r3、.........來表現所產生的亂數列。若回 饋控制1 4 0 2的輸入爲0時，則爲r 1二s 1、 r 2二 s 2 r 3 = s 3 .........。若回饋控制1402的輸入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -37 - 546483 A7 ___B7_ 五、發明説明（35 ) 爲1時，則爲rl=sl+s4、 r2=s2+rl、 r3 = s3 + r2o (請先閲讀背面之注意事項再填寫本頁) 圖31 (a)爲空轉數=1、空送數二〇時，在測試 對象電路1 4 1 1中所設定的測試圖案，可知具有從右上 方到左下方之記憶元件間的相關性。當空轉數=0、空送 數二0時，則在測試對象電路1 4 1 1中所設定的測試圖 案，可知具有從右上方到左下方之之記憶元件間的相關性 。圖3 1 (b)爲當空轉數=1、空送數=0時，在測試 對象電路1 4 1 2中所設定的測試圖案，具有由右上方到 左下方之隔著1列之記憶元件間的相關性。圖3 1 ( c ) 經濟部智慧財產局員工消費合作社印製 爲當空轉數二0、空送數=1、追加空送數=0時，在測 試對象電路1 4 1 3中所設定的測試圖案，在掃描鏈之移 位方向設定2個2個相同的邏輯値，而具有從右上方到左 下方的相關性。圖3 1的（d )爲當空轉數=0、空送數 =1、追加空送數=1時，在測試對象電路14 14中所 設定的測試圖案，由於是將在測試對象電路1 4 1 3中所 設定的測試圖案向右移位1個，因此可知記憶元件間之相 關性會改變。又，圖3 1的（e )係表當空轉數=0，空 送數=0，而進行s e e d更新的情形，在測試對象電路 1 4 1 5中所設定的測試圖案爲由L F S R所產生之疑似 亂數圖案的第2個，而可視爲當將L F S R的初始値設定 爲r2、 r3、 r4、 r5時的測試圖案。 如此般，「空轉」動作會改變在測試圖案中之記憶元 件的相關性，而具有可提高故障檢測率的效果。「空送j -38- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 B7 i、發明説明（36 ) (請先閲讀背面之注意事項再填寫本頁) 動作，則具有可以抑制在掃描鏈移位中或時脈前進時之遷 移信號產生之比例的效果，可以減低在作測試時的雜訊。 「追加空送」動作，則改變在「空送」動作中的產生之記 憶元件的相關性，而可以提高故障檢測率。 更者，則說明其他的實施例，如圖1 7所示之半導體 積體電路9 2 0般，當具有多個的圖案產生器時之測試圖 案與其效果。各圖案產生器9 2 1〜9 2 2，在產生圖案 時，可以切換產生疑似亂數與移位動作的同一圖案列產生 部460 (圖7)。測試對象電路923的掃描鏈爲12 個，而4個4個地連接到圖案產生電路921〜922， 將掃描鏈長度設成5。此時，將當將邏輯値〇設在全部之 同一圖案列產生部4 6 0之記憶元件4 7 5時的測試圖案 表示在圖3 2的（a)，只有最接近於初期設定用之輸入 TD I的圖案產生器1 4 2 3的記憶元件4 7 5爲邏輯値 0，而將當將邏輯値1設定在其他之圖案產生器1 4 2 1 、1 4 2 2之記憶元件4 7 5時的測試圖案表示在圖3 2 的（b )。 經濟部智慧財產局員工消費合作社印製 將在同一圖案產生部1421、 1422、 1423 內之LFSR的初始値依序設成（si 1、si 2、 sl3、sl4)、 （s21、s22、s23、s 2 4 )、（s31、 s32、s33、 s 3 4 )。又，將在設 定好L F S R之初始値後所產生的亂數列依序設成（ r 1 1、r 1 2、r 1 3、.........）、（ r 2 1、r 2 2 、r 2 3、 .........）、 （ r 3 1、 r 3 2、 r 3 3、...... 本纸張尺度適用中國國家標準（cns ) A4規格（210X297公釐） 546483 A7 B7 五、發明説明（37 ) …），而該些値，則分別以（s 1 1、s 1 2、 s 1 3、 (請先閲讀背面之注意事項再填寫本頁) s 1 4 ) x (s21、s22、s23、s24)、（ s31、 s32、 s33、 s34)的一次式來表現。 在此，則比較圖3 2 ( a )的情形與圖3 2 ( b )的 情形來說明s e e d轉換的容易性。在測試圖案中應設定 之記憶元件的集合，則假設位在從1個的圖案產生器所連 接之掃描鍵上。此時在記憶兀件群1 4 3 1、1 4 3 2、 1433、 1434中的次元數，亦即，在建立聯合一次 方程式時之變數的數目爲4 ’而在記憶元件群1 4 4 1、 1442中的次元數爲8 (在記憶元件群1441中的變 數爲sll、 sl2、 sl3、 sl4、 s21、 s22 、s23、 s24。在記憶元件群1442中的變數爲 s21、s22、s23、s24、s31、s32、 s33、 s 3 4 )。由於次元數愈大，seed轉換成功 的可能性愈高，因此，藉由圖3 2 ( b )的移位動作來產 經濟部智慧財產局員工消費合作社印製 生圖案，可以說是有利於作s e e d轉換。如此般，在產 生圖案時，可以進行疑似亂數產生與移位動作之同一圖案 列產生部4 6 0，當具有多個的圖案產生期時’則具有可 提高s e e d轉換成高之可能性的效果。 以下，則說明對於本發明之半導體積體電路之測試方 法爲必要之資料的抽出方法’特別是在同一圖案列產生部 110中所產生之圖案列的決定方法的一實施例。 作爲說明之前提的硬體構成’同一圖案列產生部 110係一如同一圖案產生部400、 420、 440、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（38 ) 4 6 0般之以L F S R作爲基礎的構成者，而測試對象電 路則是如測試對象電路般之經全掃描設計者。 測試手續，爲了要有效率地得到接近於1 0 0 %之故 障檢測率，首先，針對在以B I S T方式，在圖2 2所示 之亂數圖案產生模式1 0 1 4下，經測試所設定數目的圖 案後，則執行如圖2 1所示的鄰近圖案產生模式1 0 0 4 ，最後，才彌補由B I S T方式所執行之故障檢測率的儲 存測試方式來進行測試的前提來加以說明。因此，所應該 求取的資料有在同一圖案產生部中所使用的s e e d集合 ，與用於彌補故障檢測率的追加測試圖案集合。此外， s e e d集合之各要素爲圖案產生器的初始値，而各初始 値，除了 LFSR的s e ed外，也包含了空轉數，空送 數、追加空送數、LFSR多項式切換、圖案列編號用計 數器的初始値。 首先，將用於求取s e e d集合以及追加測試圖案集 合之手續的槪略內容表示在圖33。在步驟1501 ，則 執行在BIST方式之亂數圖案模式中的期待値計算與故 障模式，而輸出故障檢測資料1 5 1 2。在步驟1 5 0 2 ，則針對由故障檢測資料1 5 1 2即知的未檢測故障，進 行測試圖案的產生或是多餘判定，在輸出測試圖案集合 1 5 1 3的同時，也將多餘判定結果反映到故障檢測資料 1 5 1 2。在步驟1 5 0 3，則利用測試圖案集合1513， 產生作爲鄰近圖案之中心圖案的母圖案，而輸出母圖案集 合1 5 1 4。在步驟1 504，則將母圖案集合1 5 1 4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · 41 - —l·----—IL·#! (請先閲讀背面之注意事項再填寫本頁)
、1T 546483 A7 B7 五、發明説明（39 ) (請先閲讀背面之注意事項再填寫本頁) 轉換作爲可執行B I ST鄰近圖案產生模式之資s e e d 集合1 5 1 5，而執行此時的期待値計算與故障模擬，而 更新故障檢測資料1 5 1 2。在步驟1 5 0 5，則從測試 圖案集合1 5 1 3與故障檢測資料1 5 1 2抽出對於彌補 故障檢測率爲必要的測試圖案’而輸出追加測試圖案集合 1 5 1 6，更新故障檢測資料1 5 1 2。 在產生步驟1 5 0 2的測試圖案時，爲了要使在之後 之母圖案產生步驟1 5 0 3中的圖案群集（pattern cluster )成爲有效，則使不需要設定各圖案的記憶元件儘可能地 成爲不定値地產生。例如，利用現存之測試圖案產生算法 來產生針對1個故障的測試圖案，而不需要設定的記憶元 件，則在不定値的情況下進行故障模擬，而同時找到所檢 測出來的故障，而反覆地進行上述處理。但是最好是不要 進行諸如利用所產生之圖案的不定値部分來配合（match ) 之所謂的測試圖案壓縮。 ’ 經濟部智慧財產局員工消費合作社印製 圖3 4爲表示上述母圖案產生處理1 5 0 3的流程， 在步驟1 7 0 1中，將測試圖案集合分割成已經設好各測 試圖案之邏輯値〇或1之記憶元件的集合成爲一致的群（ group )。在步驟1 702中，更將在步驟170 1中所求 得的圖案的群加以分割，而將所分割出來之各群內的測試 圖案設成根據所使用之反轉控制電路1 2 1之功能所決定 之漢明距離以下，當爲反轉控制電路6 〇 〇、6 2 0時， 漢明距離在1以下，而當爲反轉控制電路6 4 0、660 時’則漢明距離最好是設在2以下。將如此所產生的1個 -42 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公着） 546483 A7 B7 五、發明説明（40 ) (請先閱讀背面之注意事項再填寫本頁) 1個的測試圖案的群稱爲圖案群集（pattern cluster )。在 步驟1 7 0 3 ，則針對各圖案群集，將由針對各位元取多 數決而求的圖案稱爲母圖案。 經濟部智慧財產局員工消費合作社印製 圖3 5爲表示上述s e e d集合產生處理1 5 0 4的 流程。在步驟1 8 1 1，則從母圖案集合1 5 1 4選出未 嘗試的母圖案，在步驟1 8 1 2，則從由空轉數、空送數 、追加空送數、L F S R多項式所給予的圖案產生條件之 中選出未嘗試的條件。針對所選出的母圖案，圖案產生條 件進行以下的處理。在步驟1 8 1 3，則檢查掃描鏈的連 接和與空轉數、空送數、追加空送數有關之記憶元件間的 相關性。若判斷是無法實現的圖案時，若在步驟1 8 1 4 中具有未嘗試的圖案產生條件時，則回到步驟1 8 1 2， 若是不具有未嘗試的圖案產生條件時，則前進到步驟 1 8 2 0。若在步驟1 8 1 3中的相關性檢查沒有問題時 則前進到步驟1 8 1 5，而如從由所選出之L F S R多項 式產生的亂數列實現母圖案般地，利用連合一次方程式的 解法來求取LFSR的s e e d。若不存在有滿足條件的 s e e d時’則從步驟1 8 1 6前進到步驟1 6 1 4。若 存在有滿足條件的s e e d時，則前進到步驟1 8 1 7， 針對母圖案以及根據所使用之反轉控制電路1 2 1的功能 而產生的子圖案進行故障模擬。此時，在步驟1 8 1 8中 若沒有新被檢測出來的故障時，則前進到步驟1 8 2 0。 若有新被檢測出來的故障時，則記憶有效的子圖案的編號 的集合。此外，在步驟1 8 1 9中，在採用LF SR的 -43- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公餐） 546483 A7 B7 五、發明説明（41 ) (請先閲讀背面之注意事項再填寫本頁) s e e d、用來指定由所選出之LFSR多項式所的 L F S R回饋位置的記憶元件的値，以及從由有效的子圖 案的最初的編號所求得的圖案列編號用計數器的値而求的 圖案產生器的初始値之外，也記憶有包括空轉數、空送數 、追加空送數、以及從有效的子圖案的最初的編號與最後 的編號，在該些的差加上1所求得之値的子圖案數。在步 驟1 8 2 0中，若有未嘗試的母圖案時，則回到步驟 1 8 1 1 ’若針對全部的母圖案皆完成嘗試時，則結束處 理。 經濟部智慧財產局員工消費合作社印製 圖3 6爲上述追加測試圖案產生處理1 5 0 5的流程 。在步驟1 9 3 1中，則從測試圖案集合1 5 1 3選出未 嘗試的測試圖案，針對該圖案，在步驟1 9 3 2中進行故 障模擬。在步驟1 9 3 3中，當新檢測出故障時，則前進 到步驟1 9 3 4，若沒有時，則前進到步驟1 9 3 7。在 步驟1 9 3 4中當可以配合（match)已經保存有在嘗試中 的測試圖案的圖案時，則在步驟1 9 3 6中進行配合（ match )，若不行時’則在步驟1 9 3 5中，將該圖案加以 保存。在步驟1 9 3 7中，若有未嘗試的測試圖案時，則 前進到步驟1 9 3 1 ，若針對測試圖案集合1 5 1 3的全 部測試圖案皆完成嘗試時，則結束處理。 在此’以針對圖2 8所示之半導體積體電路1 2 0 0 執行步驟1 5 0 2、 1 5 0 3、 1 5 0 4爲例加以說明。 首先’作爲測試圖案產生處理1 5 〇 2之結果的測試圖案 集合1513 ，則爲圖28 (b)的測試圖案1242。 -44- 本紙張尺度適用中國國家標準（CNS )八4規格（21〇χ；297公釐） 546483 A7 B7 - — --—-—-— 五、發明説明（42 ) 接著，則說明在母圖案產生步驟1 5 0 3中的處理’根據 步驟1 7 0 1 ，將測試圖案的編號1〜1 1分類爲必須要 (請先閲讀背面之注意事項再填寫本頁) 設定信號線xl、 x2、 .........x8之圖案編號1〜9的 群（group)、與必須要設定信號線y 〇之圖案編號1 〇〜 1 1的群。在步驟1 7 0 2中，當將所設定的漢明距離設 爲1時，則由於圖案編號1〜9的群會在圖案編號1 〇的 附近，而圖案編號1 0〜1 1的群會在圖案編號1 〇的附 近，因此各個群可以成爲圖案群集（pattern cluster ) °根 據步驟1 7 0 3 ，在圖案編號1〜9的群中，若是針對各 個位元取多數決時，則母圖案會與圖案編號1成一致’同 樣地，在圖案編號1 0〜1 1的群中，母圖案會與圖案編 號1 0成一致。 經濟部智慧財產局員工消費合作社印製 接著，則前進到s e e d產生處理1 5 0 4。在步驟 1 7 1 1中選出作爲母圖案的圖案編號1，而在步驟 1712中，則選擇空轉數=0、空送數=〇、 LFSR 多項成爲x4+1=0 (當作移位暫存器來動作）。在步驟 1 6 1 3中，雖然是進行記憶元件間之相關性檢查，但是 在測試對象電路1 2 2 0中也可以不具相關性。在步驟 1615 中，當將 seed 設成（sl、 s 2 , s3、 s 4 )時，則針對記憶元件1 2 2 8〜1 2 2 1的條件， 依序成爲sl=l、 s2=l、 s3=l、 s4=l、 rl = l、r2 = l、r3 = l、r 4 = 1 . r5 = l， 而解該連合一次方程式。但是rl、 r 2 . ......... ι·5爲 在設定好L F S R之初始値後所產生的亂數列，爲r 1 = 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） •45- 經濟部智慧財產局員工消費合作社印製 546483 A7 ________B7_ 五、發明説明（43 ) sl、r2 = s2、r 3 = s 3 . r4=s4、r 5 = s 5 °該連合一次方程式的解存在，爲s 1 = 1、 s 2 = 工、s3=l、 s4=l。亦即，由於seed轉換已成 功’若在步驟1 6 1 7中，針對由該s e e d所產生的母 圖案與8個子圖案進行故障模擬時，由於會出現圖2 9所 示的測試圖案，因此檢測出全部的退縮故障。在步驟 1619中，則採用該seed，亦即seed (1 ，1 ’ 1 ’ 1 )與圖案產生條件，而記憶空轉數=0、空送數 =〇、 LFSR多項式爲x4+l=〇的資料。此外，則回 到步驟1 6 1 1 ，而針對作爲母圖案之圖案編號1 0的處 理’則前進到步驟1 6 1 2、1613、1615、 1616、 1617，雖然可以求得（X、 1、X、X) 的s e e d，但由於在步驟1 6 1 8中沒有作新故障檢測 ，因此不採用該s e e d。 圖3 7爲在本發明之測試圖案產生電路中之反轉控制 電路的其他的電路。在圖1 1的電路中，如圖2 5所示， 可實施在偶數列或奇數列中的反轉控制。相較於此，在圖 3 7的電路中，則可以針對任意的列進行反轉控制。圖案 列內時刻用計數器6 8 1 ，圖案列編號用計數器6 8 2、 比較器6 8 4、A N D元件6 8 5，則分別爲具有與圖 1 0所示之圖案列內時刻用計數器6 0 1、比較器6 0 2 、A N D元件6 0 5相同功能的構成要素’在此則省略其 說明。本構成電路的特徵即在於爲了要針對各列來控制反 轉，乃設有反轉資料暫存器6 9 4。反轉資料暫存器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -46 - (請先閲讀背面之注意事項再填寫本頁)
546483 A7 B7 五、發明説明（44 ) (請先閲讀背面之注意事項再填寫本頁) 6 9 4包含n個的暫存器，而各暫存器的輸出與and元 件6 8 5的輸出的邏輯積，則被輸出到各輸出rv s 1、 R v S 2、......... R V S η。 從輸入C Τ I Ν，將列反轉圖案輸入到反轉資料暫存 器694。圖38爲表示針對（暫存器1、暫存器2、暫 存器3、.........、暫存器η)(此外，暫存器i爲與輸出 RVSi對應的暫存器），當將（1，1，〇，......... 1 )當作列反轉圖案輸入時之子圖案的輸出情形。此時在反 轉行（例如在子圖案〇中的第3行）中，第1、2、n、 列爲母圖案的反轉圖案，第3列爲非反轉圖案。當然，本 構成電路，也可以利用圖1 2的電路構成，將作反轉的行 的週期加以改變，或也可以利用圖1 3的電路構成，將作 反轉的行設成多行。此時，在反轉行中，所設定的列成爲 非反轉圖案。 經濟部智慧財產局員工消費合作社印製 又’儲存在反轉資料暫存器的値，雖然是設成儲存在 暫存器的値，但也可以針對各子圖案而變化，此時，必須 另外將用於形成所希望之列反轉圖案的電路附加在反轉資 料暫存器6 9 4。又，在圖3 7的電路構成中，雖然另外 要將反轉資料暫存器694、計數器681、 682連接 到1個掃描鏈上，但針對反轉資料暫存器6 9 4，也可以 有別於計數器另外輸入初始値。此時，反轉資料暫存器 6 9 4與計數器可以獨立地控制其値。如上所述，根據以 上的處理，可以計算對於本發明之半導體積體電路的測試 方法爲必要的資料，亦即，圖案產生器初始値。 -47- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546483 A7 _ B7 五、發明説明（45 ) (發明的效果） 本發明之半導體積體電路，藉由與測試對象電路呈獨 立地附加用來產生鄰近圖案的電路，因此不會有加長設計 時間的問題，不會有測試對象電路之動作速度過頭（ overhead )的問題，可減小硬體的過頭情形，此外，能夠 以少的測試資料量來獲得高的故障檢測率。 圖面之簡單說明 圖1爲用於實施本發明之測試方法之電路之一實施例 之構成的說明圖。 圖2上述測試對象電路之電路的說明圖。 圖3爲LFSR (LFSR)之電路圖。 圖4爲本發明之圖案產生電路之實施例中之同一圖案 產生部的第一電路構成例的電路圖。 圖5爲本發明之圖案產生電路之實施例中之同一圖案 產生部的第二電路構成例的電路圖。 圖6爲本發明之圖案產生電路之實施例中之同一圖案 產生部的第二電路構成例的電路圖。 圖7爲本發明之圖案產生電路之實施例中之同一圖案 產生部的第四電路構成例的電路圖。 圖8爲本發明之圖案產生電路之實施例中之同一圖案 產生部的第五電路構成例的電路圖。 圖9爲同一圖案產生部之動作的說明圖。 ΐ紙張尺度國國家標準（CNS)A4規格（210x297公釐1 ~" (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 ____B7 五、發明説明（46 ) 圖1 0爲本發明之圖案產生電路之實施例中之反轉控 制電路的第一電路構成例的電路圖。 (請先閲讀背面之注意事項再填寫本頁) 圖1 1爲本發明之圖案產生電路之實施例中之反轉控 制電路的第二電路構成例的電路圖。 圖1 2爲本發明之圖案產生電路之實施例中之反轉控 制電路的第三電路構成例的電路圖。 圖1 3爲本發明之圖案產生電路之實施例中之反轉控 制電路的第四電路構成例的電路圖。 圖1 4爲被使用在上述反轉控制電路之η位元計數器 的電路圖與其動作的說明圖。 圖1 5爲具有本發明之圖案產生電路之半導體積體電 路（圖案產生器）的第一電路構成例的構成以及其動作的 說明圖。 圖1 6爲具有本發明之圖案產生電路之半導體積體電 路的第二實施例的構成的說明圖。 圖1 7爲具有本發明之圖案產生電路之半導體積體電 路的第三實施例的構成的說明圖。 經濟部智慧財產苟員工消費合作社印製 電 積 體 導 半 之 路 電 生 產 案 圖 之 明勺 發成 本構 有的 具例 爲施 8 實 1 四 圖第 的 路 圖 明 說 1 2 五 2 圖 圖圖第圖序 的 時 路 的 電 積 體 導 半 〇 r-T之 了 It i產 縮案 i 圖 脣Tj 案之 圖明 之發 8 本 1有 圖具 爲爲 的示 成所 構 8 的 1 例圖 施爲 說 之 作 的 本 基 之 路 重 賃 體 積 SB 圖導 明半 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -49- 546483 A7 B7 五、發明説明（47 ) 圖2 2爲用於產生圖1 8所示之半導體積體電路之疑 似亂數圖案的時序圖。 圖2 3爲用於產生圖1 8所示之半導體積體電路之疑 似亂數圖案的時序圖。 圖2 4爲當使用圖1 〇之反轉控制電路時之子圖案之 情形的說明圖。 圖2 5爲當使用圖1 1之反轉控制電路時之子圖案之 情形的說明圖。 圖2 6爲當使用圖1 2之反轉控制電路時之子圖案之 情形的說明圖。 圖2 7爲當使用圖1 3之反轉控制電路時之子圖案之 情形的說明圖。 圖2 8爲具有本發明之圖案產生電路之半導體積體電 路的第六實施例的構成以及動作的說明圖。 圖2 9爲圖2 8之半導體積體電路在測試時之詳細的 動作的說明圖。 圖3 0爲圖2 8之半導體積體電路在測試時之詳細的 動作的說明圖。 圖3 1爲用於說明在本發明之半導體積體電路中，® 據圖案產生條件之動作的差異的模式圖。 圖3 2爲用於說明在本發明之半導體積體電路中，® 據圖案產生條件之動作的差異的模式圖。 圖3 3爲對於本發明之半導體積體電路之測試爲必_ 之資料的抽出方法之一實施例的處理流程圖。 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） -5〇 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546483 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（48 ) 圖3 4爲圖3 3之母圖案產生處理的詳細的處理流程 圖。 圖3 5爲圖3 3之S E ED集合產生處理的詳細的處 理流程圖。 圖3 6爲圖3 3之圖案產生處理的詳細的處理流程圖 圖3 7爲本發明之圖案產生電路之實施例中之反轉控 制電路之其他的電路圖。 圖3 8爲 的說明圖。 當使用圖之反轉控1 符號的說明： 110 同一圖案列產生部 120 位元反轉控制部 121 反轉控制電路 1 22,1 23,1 24 排他邏輯和電路 130 測試對象電路 800 圖案產生器 -- (請先閲讀背面之注意事項再填寫本頁) 、訂 iA· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 51 -