TW544688B - Semiconductor memory device - Google Patents

Description

544688 五、發明說明（1) 本發明係有關於一種半導體記憶裝置，特別是一種内 具可程式元件（programmable element)以儲存故障 (defect)位址值，並可置換（replace)故障之援備電 路(redundant circuit ) 〇

隨著半導體裝置曰益微型化，半導體記憶裝置，如 DRAM等，之記憶容量亦隨之遽增。但因需微型化裝置結構 之尺寸，例如減小記憶陣列之區域，製程故障發生之機率 亦會增加，進而降低產品良率並增加製程成本。因此，在 大型記憶單元中基本上會配置援備電路以置換一或多個發 生故障之記憶單元。半導體裝置之一援備電路包括一援備 列（row )與一援備行（column )，相對對應至記憶單元 陣列中一正常（no rma 1 )列與一正常行。此援備電路還包 括一偵測結構用以比對一應用位址（applieci address ) 與一儲存故障位址（stored defective address)之一位 址。當執行位址比對時，援備行或列將取代對應正常行或 列。利用此方法，具故障單元之半導體記憶裝置仍能繼續 正常使用，並可增加製程良率。

以下將描述習知偵測應用位址，如外部位址，是否與 儲存故障位址相符之技術。 請蒼考第9 ( a )圖，係顯示習知故障偵測電路7 〇 〇之 區塊圖。 此習知故障偵測電路70 0偵測到應用位址（AO-An )與 儲存故障位址間之一位址比對，並產生一符合偵測信號

7061 -4544-PF(N);ahddub.p t d 第5頁 544688 五、發明說明（2) ：測電路7〇0包括符合偵測電路70 0A與位址韓施 、〆 〇B。符合偵測電路70 0A可偵測一外'部幹、 (AO-An )與一儲^ 4昧 丨只巧外—輸入位址 新的外部輸入位址子之„早重位之相符程度。根據每接收-符合偵測電路70 0A )信號而起始化此 -位:可偵測外部輪 圖。明 > 閱第9(b)圖，係顯示符合偵測電路7〇〇a之電路 極接ίν口電路7〇〇A包括一P型場效電晶體TP 700，盆源 接至VDD，汲極連接至内部端點〇， 桩、、 重置信號Or。P型塭兮Φ日_ ^ ^ ^ j位則逑接以接收 1场效電晶體於内部端點ND與VDD之間形 成一預充電（Precharge)路徑。每接收一 二= 點ND與VSS間即有兩放雷w , Λ ^ 内邛‘ t，第一放雷攸 rge )路徑。對位址Α0而

二且：，Ϊ 係由㈣場效電晶體聰與熔絲電路F〇T 路係、由ν型場效電晶體TNGN與溶絲電 路F0N所、、且成。N型場效電晶體TN〇T具一源極連接至 :C f 一第一熔絲電路端點，1-閘極連接以接收 二二二:址A〇T。、溶絲電路F〇T具連接至内部端點ND之 第一熔4電路端點。N型場效電晶體TN〇N具一源極連接 以及一閘極 至VSS，一汲極連接至一第一熔絲電路端點_夂一 w你 連接以接收互補（complementary)位址A0N。熔絲F⑽具 一第二熔絲端點連接至内部端點ND。同樣地，N型場效電 晶體（TN1T-TN1N 至 TNnT-TNnN)以及熔絲（F1T —F1N 至 FnT-FnN)對應每一位址（A1-An)分別於内部端點帅與

544688 五、發明說明（3) ，任何時間僅會啟動一你狀％ a〜 v 丨卩又右位址A 為邏輯高準位（level)時，真貫位址AOT為向準位，且n 型電晶體TNOT被開啟，而N型場效電晶體TNOT與熔絲F〇T形 成之放電路徑亦被開啟。而互補位址A Ο N為低準位，且n型

VSS間產生兩放電路徑。但不論對應位址為邏輯1或邏輯 0，任何時間僅會啟動一條放電通道。例如，假若位址A 2电葫i iM u 1很w松L ’ 叫iN 2 %从q 成之放電路徑亦被開啟。而互補位址A U IN為低準位，且n型 電晶體TNON被關閉，而N型場效電晶體TNON與熔絲F〇T形成 之放電路徑亦被關閉。但假若位址A 0為低準位，互補位址 AON為高準位，且N型電晶體TNOT被關閉。真實位址Α〇τ為 低準位，且N型電晶體TNOT被關閉，而N型場效電晶體TN〇T 與熔絲F0T形成之放電路徑亦被關閉。接收真實與互補位 址位元（A1T-A1N至Ant-AnN )之放電路徑具相似特性。 針對每一位址（A0至An )程式化邏輯i或〇之保護線路 對儲存故障位址予以程式化。舉例來說，假若儲存故障妒 置位址具邏輯1之位址A〇，此熔絲F〇T為熔斷或衣 ;以’當所接收之位址A0為高準位時，真實位址tn心； 準位但既使Ν型場效電晶體TNOT被開啟，炼呼F〇T二了 t ^TN〇T # ^ „F〇T ^ ^ ^ ^ ^ T , 7ϋ ’假若儲存故障裝置位 此炼絲FGN為炼斷或斷路狀態 ，位址A。，. 為低準位日寺，互補位址A〇N為高準位。；斤=收'位址A0 體AON被開啟’熔絲F〇N可 場效電晶 麵所構成之放電路徑被啟動體_與炫 方式予以程式化，使 ，、他儲存位址可依相同 址間比對符人砗 田w用位址（A0_An)以及儲存位 對付口日守，可關閉戶;及储存位

儿、择符内部端點ND 7061-4544-PF(N)；ahddub. ptd 麵 第7頁 ^1^ 544688 五、發明說明（4) 於高準位狀態。 re緩衝器BF 70 0接收内部端點⑽並提供符合偵測信號 以下將描述第9圖中第一習知技術實例之操作。 苢先，以一探針測試決定出故障位址。 (FOT-FON 至 FnT-FnN) 旁士今 p音 、木、 ’ ^ ^ /j£ Mfe ,, ^ X 被選擇性地截斷或炫 斷並k供儲存故障位址於符合偵測電路7〇〇a中。，合 故障位址之最後特徵位元為邏輯！時’熔絲F〇t 田 與F0N)之—，會被載斷或㈣。 隹士:: 放電路徑之熔絲F〇T在真實位址AOT為高 準位％為辦路狀態’且構成放電路徑之熔絲f〇N在互補位 址AON為高準位時為維持原狀。對應之熔絲（FiT_FiN至 FnT-FnN)可根據故障位址之其他邏輯值予以程式化。 如上所述，儲存故障位址於符合偵測電路被程式 化。在操作期間，每當接收位址（AO-An )之值變化時， 比較儲存故障位址接收位址（A0_An )。換言之，例如， 假若外部位址A0由邏輯〇轉變為！時，位址轉變偵測電路 70 0B會測得變化（轉變）並輸出低準位脈衝（㈣)作 為重置信號Φγ。依據重置信號φΓ，符合偵測電路7〇〇八中 型場效電曰曰曰體ΤΡ70 0會被暫時開啟，並對内部端點〇之 寄生電容充電（預充電）至高準位。 虽位址Α0變為邏輯1時’真實位址AQT變為高準位，且 Ν型場效電晶體ΤΝ0Τ開啟。但因熔絲F〇T為中斷狀能，由Ν 型場效電晶體ΤΝ0Τ與熔絲F0T所構成之放電路徑並“未導通

五、發明說明（5) 電流。因位址AO為低準位， 關閉N型場效電晶體TN〇N。*立補位址AON維持低準位，並 態，由N型場效電晶體TN〇 型場效電晶體TN〇T為關閉狀 未導通電流。因兩放電路句、☆炫絲F0N所構成之放電路徑並 址（A1 - An )因與對應之，隹持關閉（且假設其他對應位 部端點ND維持於高準位，：子故障位址比對而關閉），内 位址。根據高準位之内部所接收之位址與儲存狀態 具高準位之符合偵測信號二糊，緩衝器會輸出一 然而，當位址A0由邏輯j赫作达λ 士 AON將成為高準位。因補位 k為〇 0守，互補位址信號 電晶體TN0N開啟，且内部端胃號A〇N為高準位，N型場效 TN0N與炫絲F0N構成之放路將經由^型場效電晶體 用位址（AHn)未符合放!。同樣地，當應 電路徑亦會開啟。 十應之儲存故P早位址時，其他放 奸士利用此方法，當應用位址（A〇_An)未與儲存位址相 付N· ’内部端點ND變為低準位，且緩衝器BF7G()輸出低準 位之符合偵測信號RE。但當應用位址（A〇_An )與儲存位 ，相符時’内部端點ND變為高準位，且緩衝疆7㈣輸出 尚準位之符合偵測信號RE。 在第9所不之第一習知實例中，重置信號φ r為一低準 位進行脈衝，且P型場效電晶體TP7〇〇僅在脈衝低週期期間 會被開啟。利用此方法，並無靜電流流經熔絲VDD至”8 , 且可降低習知故障偵測電路7〇〇之電流耗損。 請參考第1 〇 ( a )圖，係顯示第二習知技術之實例故

544688 五、發明說明（6) P早偵測電路8 0 〇之電路圖。 習知故障偵測電路8 0 0之特徵，係根據 位址位兀之對應熔絲之程式狀態選 早 --1 ^ ^ 10 (a) 址A0部分之電路圖。習知故障偵測電物Q包括熔絲 ^言號選取電路8〇〇B以及邏輯產 炫 ^ Ρ早位址值FA0，且根據故障位址值以 邏輯2電路朦一真實位讓或—互補 ί路丄mAi:An)提供一熔絲電路8m與信號選取 。邏輯產生電路由對應之信號選取電賴gb接收 ^ 1或互補位址（A0T/A0N至AnT/AnN)，並 合偵測信號RE。 攸供付 信號選取電路80 0B包括N型場效電晶體（8〇16與8〇28 )與反相器（ 80 3B與804B) 型場效電晶體8〇1B具一源 極以接收應用位址A0，一汲極連接至邏輯產生電路8〇〇c'、， 以及一閘極連接以接收故障位址值FA〇。N型場效電晶體 820B具一源極連接以經由反相器8〇3β接收應用位址a〇，一 汲極連接至N型場效電晶體80 1B之汲極，以及一閘極連接 以經由反相器8 〇 4 B接收故障位址值a 0。 睛參考第1 0 ( b )圖，係顯示熔絲電路8 〇 〇 A之電路 圖0 溶絲電路8 0 0 A包括溶絲8 0 1 A、電阻（8 〇 2 A、8 0 3 A )、 反相器804A、與N型場效電晶體8〇5A。熔絲801 A具一端點

M4688 五、發明說明（7) 連接至VDD，以及另一端點連接 一端點連接至VSS，以及另一 f至一連接端。電阻8 02人具 器8 0 4 A具一輸入端連接至連接沪έ、連接至一連接端。反相 故障位址值FAO。Ν型場效電晶:輸出端連接以提供 vss，一沒極連接至連接端電曰曰以體月805A具一源極連接至 位址值FAO。電阻8 03A具—端閘極連接以接收故障 接至故障位址值FA0。〜點連接至VDD以及另一端點連 入媳未截斷時（維持原狀），反相器80 4A之輸 入知因炼48G1A而引導為高準位。當高準位輸人時反相 = 804A將提供-具低準位之故障位址值·。此時溶絲 電路80 0A中對應位址A〇之儲存位址& ϋ㈣i 碎8。〗當截斷或斷路時，反相器8〇4Α之輸入端因熔 = 導為低準位。當低準位輸入時，反相謂㈣ =-具焉準位之故障位址值FA〇。此時，故障位址值fa〇 03A拉升。當故障位址值_升高超越1^型場效電晶 體80^之臨限電壓（thresh〇ld v〇ltage)而高於vss時’ N型％效電晶體8 05A會被開啟並在反相器8〇4a之輸入端擷 取（latch) —邏輯低準位信號。此時，熔絲電路8〇〇a中 對應位址A0之儲存位址位元具邏輯丨且故障位址值fa〇具高 準位。 因此，熔絲電路800 A之特徵係根據熔絲8〇丨A之狀態 (原狀或斷路）儲存並輸出具邏輯值（1或0 )之故障位址 值FA0。 以下將敘述第丨〇圖所示之習知故狀偵測電路8〇 〇之操

7〇61-4544-PF(N);ahddub.ptd 第11頁 544688 五、發明說明（8) 作。 立§所有輸入至邏輯產生電路8〇〇c之作穿 故p早位址偵測電路800供應一具高 °符。為同準位時， RE ^ (A；：；n 符。因此，當應用位址（A0_An)具盘Ani =否相 J ^ ^ ^ E ^ ^ t ^〇；β"；7Λ4? 立址（Α〇 —Αη )以及對應熔絲電路80 0Α之故障位η。〇應 (FA〇_FAn)，而故邏輯產生電路80 0C轉變為舌準彳t值 ==絲電路_中符合應用位址（A〇-二…因 化儲存故p早位址以決定選取狀態。 裎式 當炫絲8GGA被程式化成為邏輯㈣（料8() ί /Λ障位址FA〇為低準位。目故障位址值FA〇為低準 ,:N型场效電晶體8〇1B被關閉。反相器8〇4β提供邏-1 (咼準位值）至N型場效電晶體8〇2B之閘極。所以 ίΐδΙίΓΓ6 ° 0Ν^#^1θΘθΜ8〇ιβμγ^ν^^ =體80 2β開啟，信號選取電路80 OB提供互補位址，經 裔8 03B之輸出端送至邏輯產生電路8〇〇(：之輸入端。利用此 方法’當熔絲電路80 0A具程式化之邏輯〇時，僅在應用位 址A0為邏輯〇日守信號選取電路8〇〇B才輸出高準位至邏 生電路80 0C中。 當熔絲電路8〇〇A具程式化之邏輯0時（熔絲8〇1 A為截 斷或斷路）’故ji早位址值F A 〇為南準位。因故障位址值f a 〇 為高準位，N型場效電晶體801B被開啟。反相器8〇“提供 邏輯〇 (低準位值）導至N型場效電晶體802B之閘極。所以 第12頁 7061-4544-PF(N)；ahddub.ptd 544688 、發明說明（9) ^閉了 N型％效電晶體8〇23。因N型場效電晶體8〇1B開啟 1場效電晶體8 0 2 B關閉，信號選取電路8 〇 〇 B提供真 =導至邏輯產生電路80 0 C之輸入端。利用此方法/當熔 ^路80 0A具程式化之邏輯}時，僅在應用位址A〇為邏輯工’、 =j信號選取電路80 0B才輸出高準位至邏輯產生電路8〇叱 其他包括熔絲電路8 0 0A與信號選取電路8〇〇6之應用 址（A1 - An )相關操作皆與上述相類似。 〜 因此，僅在應用位址（A0_An )之結合邏輯值 ^combination of logic value)與儲存故障位址 ，輯值相符時，邏輯產生電路80(^之所有輸入端轉變為 準位，且輸出具邏輯高準位之符合偵測信號re。利：: =^依據符合偵測信號RE偵測已被援備電路置換之位址二 習知實例之操作速度優於第9圖所示之第一習知: 在第10圖所示之第二習知實例中並不需要前述根 置信號ΦΙ·而對内部端點充電之操作。所以第1〇 據重 第二習釦眚你I夕榀Αώ作丄Λ姑η π 一 # $之 例 之操作速度 請參考第11圖，係顯示第三習知實例中一用以 否已使用援備電路之熔絲電路。此熔絲之圖是標號2不是 1100。此熔絲電路η00之技術係揭示於日本早期:二 第Hei 5-89696號。 開專利 熔絲電路1 1 00包括串接於電源供應與地端之 (FA、FB )。任一熔絲FA或FB會依據是否已使用接供熔絲 叉1鸯電路

706l-4544-PF(N);ahddub.ptd 第13頁 544688 、發明說明（ίο) 而截斷或斷路。刹田LL 一 位VI即可表示接J ! 法，位於熔絲FA與以間接點之電 位p表不杈備電路之使用狀態。 利用此方法可鹿 (FA或FB)之接電源供應電位經原始狀態之熔絲 狀態可於開啟電源供；：m。所“’援備電路之使用 設定電路發生故障之風險。 向”、、而承擔供應電源 口月 > 考第1 2圖’係顯示第四習知 900之電路圖。 貝位址柱式電路 溶 絲：二“'心9°〇係係：以程式化故障位址，包括-對 位址位元數。炫絲（901、9 02 ) ;換板,電路之 )形式操作，當故障電路 早兀對（uni t pa 1 r 一 又1早玉路以備杈備電路置換 位址位70值截斷一熔絲（901、9 02 )單元對。 Μ (術當二以存^^顧成為邏輯…溶絲 π對中炫絲9 〇 1將被截斷。έ士 ， (9。卜902 )間連接點之電位固定成地端電:果= 故障位址AX0S成為邏輯〇。 位，並使儲存 俗、、糸C 90 1 902 )早几對中熔絲9〇 絲（901、90 2 )間連接點之電 皮載斷° ^果’熔 並使儲存故障位址AX0S成為邏輯工。“；'、供應端電位， 以下將簡述位址程式電路9〇〇之 間P型場效電晶體9 03係為關閉狀態m在重ώ置操作期 (901、902 )之電流雖可消除電冶才Ρ制流經熔絲 自除電“耗’但在正常操作模

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五、發明說明（π) 式下，P型場效電晶體9 0 3係為開啟狀態。故輸出成為： 故障位址（AXOS-AX7S )之程式化邏輯值（〇 总、/儲存 熔絲（9 0 1、9 0 2 )之狀態而決定。 豕 根據第1 2圖所示之習知實例，設定儲存故障位址 (AXOS-AX7S )之邏輯值係與供應電源開啟ρ型場效電曰 903同步。利用此方法，針對互異儲存位址之存取時 互為獨立事件。 a將 此處值付注意的是’依據第9圖所示之第一習知廢例 所揭示，在比較應用位址（Α0-Αγι)與儲存故狀位址二9 前’必須根據位址轉換偵測電路700 B偵測得應用位址 (AO-An)之變化，產生重置信號φΓ以對符合偵測電路 700Α之内部端點充電。所以，需要一時間延遲的操作直到 產生付合偵測佗號RE為止。此舉將進一步地影響援 之操作速度。 ’ 依據第1 0圖所示之第二習知實例所揭示，當未截斷熔 絲電路80 0之熔絲801Α時，電流將持續地流經位於電源供 應端與電端間之熔絲801 Α與802Α。亦因反相器8〇4Α在此狀 態下輸出一低準位，電流將持續地流經位於電源供應端盥 電端間之電阻80 3A與反相器804A。因此，援備電路中電流 消耗之增加將對備用（standby )與操作電流造成負面影 、—此外，依據第1 1圖所示之第三習知實例所揭示，當欲 决定疋否需使用援備電路而進行電路測試時，兩熔絲 (FA、FB )處於原始狀態。在此期間，電源供應端與地端

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間將經由熔絲（FA、FB ) 流(excessive current 準位產生漂移（fluctuat 體性發生負面效應。曰本 亦揭示一實例，係採用電 electrode )錯位之設計 之連接（電極）得以浮動 此例所揭示之技術，電極 部端點。所以必須提供與 此電極之需求。此舉將對 依據第12圖所示之第 否品使用挺備電路而進行 )亦處於原始狀態。所以 炼絲將流經過度電流。此 生漂移現象，並對故障測 由上述幾項習知實例 種半導體記憶裝置，可將 速操作之援備電路。且目 置，可不需過度電流即可 之整體性發生負面影響。 根據本發明之一目的 單元陣列與複數援備記憶 址程式化故障位址儲存電 閉可控制阻抗裝置以降低 呈現短路狀態，因而產生過度電 )。此舉將使測試期間電源供應 10 η )現象，並對故障測試之整 早期公開專利第Hei 5 -89 696 = 源供應至熔絲之墊電極（pad ，使得在故障測試期間電源供應 (f loating )操作。然而，根^康 品在故p早測試完成後連接至一外 正常電極相同標準之設計以符合 晶片佈局產生負面影響。 四習知實例所揭示，當欲決定是 電路測試時，兩熔絲（9 0 1、9 0 2 ’當P型場效電晶體90 3開啟時， 舉將使測試期間電源供應準位產 試之整體性發生負面效應。 之討論可知，目前仍急需提供一 故障電路置換成具低耗能且可高 前仍急需提供一種半導體記憶裝 完成故障測試，避免對故障測試 丄一半導體記憶裝置包括一記憶 單元。根據記憶單元陣列故障位 路中儲存故障位址。選擇性地關 通過原始狀態炫絲之電流。可控

544688 五、發明說明（13) 制阻抗裝置之關閉動作係根據電極之電位、控制信號之預 設組合、或由重置電路上電源所產生之重置信號。利用此 方法，當故障位址儲存電路無儲存故障位址時可進一步降 低電流流量。降低電流流量亦可改進半導體裝置之操作特 性。 為達本發明之一目的，本發明提供一種一種半導體記 憶裝置，包括：一故障位址記憶電路，可程式化以儲存一 故障位址，該故障位址係對應一記憶單元陣列中至少一正 常記憶單元之一位址處，其中至少以一援備記憶單元予以 置換；該故障位址記憶電路包括：第一與第二熔絲相互電 性串接，並耦接於一第一供應電位與一第二供應電位之 間，其中當至少一正常記憶單元被至少一援備記憶單元置 換時，截斷該第一與第二熔絲之一；以及一電流截斷電 路，用以在特性化（c h a r a c t e r i z a t i ο η )該半導體記憶裝 期間截斷通過該第一與第二熔絲之一電流。 根據本發明之一特徵，其中該電流截斷電路在該故障 記憶電路未儲存故障位址時，截斷通過該第一與第二熔絲 之該電流。 根據本發明之一另特徵，其中該電·流截斷電路包括第 一與第二場效電晶體，具複數電流路徑並與該第一與第二 熔絲相耦接；一電極，耦接至該第一場效電晶體之一控制 閘；一負載裝置，耦接於該第一供應電位與該電極間；以 及一熔絲電路，耦接至第二場效電晶體之一控制閘，根據 該等故障記憶電路是否儲存故障位址以決定該第二場效電

7061-4544-PF(N);ahddub.ptd 第17頁 544688 五、發明說明（14) 晶體之一導通狀態。 根據本發明之一另特徵，其中該電流截斷電路包括一 場效電晶體，具一電流路徑且與耦接該第一與第二熔絲相 串接；以及一正反器（f 1 i p - f 1 ο P )電路，耦接至該場效 電晶體之一控制閘。 根據本發明之一另特徵，其中該電流截斷電路還包括 一模式餽入（m 〇 d e e n t r y )電路，用以偵測一電流截斷模 式以設定當該場效電晶體關閉時該正反器之一狀態。 根據本發明之一另特徵，其中該電流截斷電路包括一 可程式裝置，以防止該測試模式餽入電路設定該正反器之 狀態。 根據本發明之一另特徵，其中當當開啟電源時，該正 反器係設定為該場效電晶體開啟之狀悲。 根據本發明之一另特徵，其中該電流截斷電路還包括 一重置電路，偵測一電源啟動操作，並供應一重置信號以 設定該正反器之狀態。 為達本發明之另一目的，本發明提供一種半導體記憶 裝置，包括一故障位址記憶電路，可程式化以儲存一故障 位址，該故障位址係對應一記憶單元陣列中至少一正常記 憶單元之一位址處，其中至少以一援備記憶單元予以置 換；該故障位址記憶電路包括複數可程式元件對，每一可 程式元件對包括相串接之第一與第二可程式元件，並耦接 於一第一供應電位與一第二供應電位之間，其中當至少一 正常記憶單元被至少一援備記憶單元置換時，根據該故障

7061-4544-PF(N);ahddub.ptd 第18頁 544688 五、發明說明（15) 位址之一對應位元之一邏輯值程式化該第一可程式元件與 4第一可私式元件其中之一成為一非導電狀態；以及一電 流截斷電路，耦接至該内部供應電位端點，並在特性化該 半導體記憶裝期間截斷通過該複數可程式元件對之一電 流。 —根據本發明之一另特徵，其中該電流截斷電路包括一 第一場效電晶體，耦接於該内部供應電位端點於一第二供 應電位之間。 根據本發明之一另特徵，其中該電流截斷電路包括一 棟針墊（probe pad)，耦接至該場效電晶體之一控制 根 模式電 控制信 根 行該半 根 存電路 根 當每一 時，該 流；以 電路儲 過該等 據本發 路，用 號至該 據本發 導體記 據本發 耦接至 據本發 該等故 電流截 及在該 存一對 可程式 明之一另特 以偵測一特 第一場效電 明之一另特 憶裝置之特 明之一另特 該電流截斷 明之一另特 P早位址儲存 斷電路戴斷 正常操作模 應故障位址 元件對之該 徵，其 徵化魏 晶體之徵，其 徵化。徵，其 電路。徵，其 電路並 通過該 式中，時，該 電流。 中該電流截斷電路包括一 入模式，且耦接以提供一 控制閘。 中在儲存該故障位址前執 中還包括複數故障位址儲 中在一正常操作模式中， ί儲存—對應故障位址 A y轾式元件對之該電 :母—該等故障位址儲存 電流戴斷電路並未截斷通 544688 五、發明說明（16) 為達本發明之另一目 裝置，包括一故障位址記 位址，該故障位址係對應 憶單元之一位址處，其中 換；該故障位址記憶電路 程式元件對包括相串接之 於一第一供應電位與一第 正常記憶單元被至少—援 位址之一對應位元之一邏 該第，一可程式元件其中之 流截斷電路’包括一截斷 應電位端點與_第二供廣、 記憶裝期間關閉該截斷電 根據本發明之一另特 可程式元件，根據至少一 記憶單元予以程式化；以 少一正常記憶單元未被至 斷電路電流路#。 根據本發明之一另特 一第二可程式電流路徑， 供應電位之間；以及該截 憶裝期間關閉該第三可程 根據本發明之一另特 墊’用以在特性化該半導 的’本發明 憶電路，可 一記憶單元 至少以一援 包括複數可 第一與第二 一供應電位 備兄憶單元 輯值程式化 一成為一非 電路電流路 電路之間， 路電流路徑 徵，其中該 援備電路是 及當該第三 少一援備電 徵，其中該 耦接於該第 斷電路用以 式電流路徑 徵，其中該 體記憶裝期 提供一種半導體記憶 程式化以儲 陣列中至少 備記憶單元予以置 程式元件對 可程式元件 之間，其中 存一故障 一正常記 每一可 並I馬接 當至少一 置換時，根據該故障 該第一可程式元件與 導電狀態；以及一電 徑，耦接於 並在特性化 該内部供 該半導體 截斷電路包括一第三 否置換該至少一正常 可程式元件指示該至 路置換時，關閉該截 第三可程式元件形成 一供應電位與謗第二 在特性化該半導體' 〇 戴斷。電路包括—樓 間接收一外部應用電

7061-4544-PF(N);ahddub. Ptd 第20頁 544688 五、發明說明（17) ------- 位。 :據士發明之一另特徵，其中在選擇性程式化該可程 式兀件之前執行該半導體記憶裝置之特徵化。 強且ί讓本毛明之上述和其他目的、特徵、和優點能更明 .、、、 ’下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： u 、 许w平 實施例： 明參考第1圖，第1圖係顯示一實施例中半導體記憶 置100之區塊圖。 砂此半導體記憶裝置丨〇 〇包括記憶單元陣列MARY、列解 碼器XDEC、行解碼器YDEC、援備列“⑽、故障位址偵測電 路FAD、故障位址儲存電路pRG、以及位址比較電路⑶？。 列解碼？§ XDEC接收一列位址αχ並啟動記憶單元陣列 MARY中σ己憶單元之列（未示於圖中）。故障位址偵測電路 FAD接收列位址Αχ並產生符合偵測信號RE。符合偵測信號

Rj，έ啟動援備列信號以及一關閉列解碼器XDAC之 信號。行解碼器YDEC接收一行位址AY並提供記憶單元陣列 MARY中被選取之行（未示於圖中）與輸出腳位一 料路徑。 ^貝 在此例中，記憶單元陣 記憶單元。每一記憶單元儲 配置（disposed)並耗接至 列M A R Y包括位於行列矩陣中之 存一位元之資料。字元線將被 列方向中之§己憶單元。位元線

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將被配置並耦接至行方向中之記憶單元。 列解碼器XDEC選取（依據列位址AX )記憶單元之列並 驅，"己憶單兀中之一預設字元線。行解碼器YDEC選取（依 據打位址AY )記憶單元之行並由字元線中輸出腳位 存取路徑。 援備列RROW包括援備記憶單元群，對應記憶單元陣列 MARY中正常記憶單元之至少一列。援備列“⑽電性連接至 位元線，與記憶單元陣列MARY中正常記憶單元之列相同。 故障位址偵測電路FAD包括一故障位址儲存電路pR(i與 一位址比較電路CMP。故障位址偵測電路FAD偵測列位址Αχ 與已儲存之故障位址FA是否相符，並輸出一符合偵測信號 RE。=障位址儲存電路PRG可由可程式元件，如熔絲等裝 置所提供，得以儲存以供應儲存故障位址F A。利用可程式 熔絲之狀悲將儲存故障位址j? A程式化。熔絲可為截斷（關 閉）狀悲或處於初始狀態。位址比較電路CMp用以比較列 位址AX與故障位址FA，並於前述位址（Αχ與以）相符（具 相同值）時提供具高準位之符合偵測信號RE。 在此例中僅顯示一援備列Μ⑽。然而此例可援用於複 數援備電路中。同樣地可以援用於複數援備行取代行故障 亦/或單位元故卩早之兩種實例中。此時，對應故障位址電 路FAD之電路可包括每一援備行與援備列。 請參考第2圖’係顯示第一實施例中故障位址儲存電 路PRG之電路圖。 故障位址儲存電路PRG包括炫絲（j? 〇 1 — J? 〇 2至Fn 1 -F n2

7061-4544-PF(N);ahddub.ptd 第22頁 544688 五、發明說明（19) = = ：對⑽，）串接於電 應端，且另—： = 成-端連接至電源供 端。炫絲F02之—端連接至内部早位址^0 j 一連接 形成儲存故障位址FA〇之一連 、，且另一知連接至 (F 0 1、F 0 2 )邮r二、、 妾、。利用此方法，由熔絲

之連接端胃έ ^ 、之熔絲對提供形成儲存故障位址FAO

In / ;用相同物，由炼絲（F" ”至 FA1至ΡΑΠ11之連1形成之熔絲分別對提供形成儲存故障位址 接於雷端點。每一儲存故障位址具有-熔絲對串 接於電源供應與内部地線以之間。 電流截斷電路CCA包括電阻RR、 晶體（TNO、TN1 )盥熔碎雷敗ΡΓ ^ w ^ %效電 ⑴η π" 與垃4電路FC。炫絲電路代包括炼絲 (FEO、FE1 )與N型場效電晶體TNE。電阻rr之一 電源供應端，且另一端連接至電極與N型場效 二TNO、TNE)之問極。炫絲FE〇之一端連接至電“應 鈿，且另一碥連接N型場效電晶體TN1之閘極。熔緣fei之 -端N型場效電晶體TN1之閘極，且另一端連接至請場效 電晶體TNE之汲極。N型場效電晶體TNE之源極連接至地 端，且汲極連接至N型場效電晶體TN0之源極。N型場效電 晶體T N 0之沒極連接至内部地線g L。 * 當執行故障偵測時，依據電極PD與電阻共接端上护 成之信號SS關閉N型場效電晶體TN0。信號“之^位可經= 電極PD或電阻RR來設定。利用此法可大量降低電流消耗。 此外’根據是否運用援備電路置換故障電路來開啟或關閉

7061-4544-PF(N);ahddub.ptd 第23頁 544688 五、發明說明（20) 。N型場效電晶體TN1之狀 心狀恕則由熔絲電 ，必須使㈣援備電路心卩μ㈣電 憶兀件100仍位於晶圓上時合 電料半導體裝置10心;乂= 之用。故電極PD之尺寸可小於正常用於 進一步地改進晶片尺寸。 路CCA中，Ν型場效電晶體ΤΝ〇、電極 係用以當執行決定是否存在狀電路之測 絲（F01-F11至Fnl-Fn2 )之電流。熔絲 必須使用挺備電路而截斷上述電流。 式化儲存故障位址之方法 N型場效電晶體TN1 路F C決定。 在執行測試中 極PD。當半導體記 試方式執行測試。 設定做為導線熔接 、嫁'接之電極。故可 在截斷電流電 PD、與負載電阻 試時’截斷通過溶 電路FC則依據是否 以下將詳述程 絲對（F〇1-F11sFnl-Fn2)之熔絲會依據對應 故卩早位址而予以截斷（斷路），以程式化故障位址電路 PRG中之^儲存故障位址。可執行探針測試得知故障位址。 例如儲存故障位址FAG之邏輯值為邏輯1，則截斷（斷 路）溶絲F02。因溶絲F〇2被截斷，電源電& (邏輯高準位 )=紅由原始狀態熔絲F 0 1導至熔絲對（F 0 1、F 0 2 )之連 接知點。利用此方法，儲存故障位址F A 0可程式化成為邏 輯1 〇 、 相反地’若儲存故障位址FA0之邏輯值為邏輯0則截斷 、;（斷路）溶絲F 0 1。因熔絲F 0 1被截斷，地端電位（邏輯低 準位）將經由原始狀態熔絲F02導至熔絲對（F01、F02 ) 之連接端點。利用此方法，儲存故障位址F A 0可程式化成

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為邏輯1。 ^同樣地剩餘之儲存故障位址（FA1 -FAn )可依據故 障位址值分別被程式化成邏輯〇或i。 试特=Ϊ 係顯，故障位址储存電路PRG使否用以確 :(二。二1 f ’故巧用援備電路。此舉可利用截斷熔絲 _ . i/p- 之一熔絲而達成。此時熔絲電路FC包含有 士：二早位址處之熔絲FE1會被截斷。當截斷熔絲FE1 =，電源電位（高準位）、經由炫絲FE〇導入N型場效電晶體 之甲亟因閘極導入而準位，N型場效電晶體τΝ1會被 開啟相反地田未使用故障位址儲存電路prg時可確認 ，疋故P早位址，故並未採用援備電路時，熔絲F E 〇被截 斷。此時，高電位（電源供應電位）經由電阻“導入N型 場效電晶體TNE之閘極。利用此高電位之閘極，開啟N型場 效電晶體TNE並將地端電位經由原始狀態熔絲FE i與N型場 效電晶體TNE導入N型場效電晶體TN1之閘極。利用此方 法’ N型場效電晶體ΤΝ1將被關閉。此舉可消除自電源供應 電位經溶絲（F0 1-F11至Fnl-Fn2 )至地端電位之電流〜 利用供應至電極PD之低電位可選擇性地n型場效電晶 體（TNO、TN1 )。當導入低電位至電極pD時，n型場效電 晶體（TNO、TNE )之閘極為低電位。利用此低閘極電位可 關閉N型場效電晶體（TNO、TNE)。在任何熔絲（FE〇 —FE1 與FΟ 1 -F 11至Fn 1 -Fn2 )截斷前，元件特性化測試期間自電 源供應電位經嫁絲（F E 0 _ F E 1與F Ο 1〜11至f n 1 - j? n 2 )至地 端電位之電流可被消除。

7061-4544-PF(N);ahddub.ptd 第25頁 544688 五、發明說明（22) 然而’當電極PD為浮動（π oat ing )時，端點ss可經 由電阻RR拉升至高電位。所以N型場效電晶體（TN〇、TNE )之閘極亦為高電位。利用此高閘極電位可開啟N型場效 電晶體（TNO、TNE )。利用此方法，n型場效電晶體TN1之 狀態（開啟或關閉）可由前述熔絲（FEO、FE1 )來決定。 以下將詳述第2圖實施例之操作流程。 首先，半導體記憶裝置1 0 0係設定用以決定故障位址 儲存電路PRG是否應包括儲存故障位址，以下將詳述故障 位址之確認。 ^執彳于測试時’例如探針測試，係針對半導體記情、事 置1 0 0確認出故障位元是否需被援備電路置換，測試器之 探針會與電極P D進行電接觸。利用此方法，測試器會導入 低準位至電極PD。最後，低準位會導至信號SS，且n型場 效電晶體（T N 0、T N E )之閘極為低電位。所以，n型場效 電晶體（TNO、TNE)會被關閉。因N型場效電晶體（TNO、 TNE )被關閉，高準位會經由原始狀態之熔絲FEO導入N型 場效電晶體T N 1之閘極。然而，因N型場效電晶體τ n 〇與N型 場效電晶體TN1串接，内部地線GL將會被截斷。所以，當 執行測試以針對半導體記憶裝置1 〇 〇確認出.故障位元是否 需被援備電路置換時’故障位址儲存電路PRG並不包括由 電源供應端經原始狀態熔絲（FEO-FE1與F01-F1 1至 F η 1 - F η 2 )至地端的電流路徑。此因N型場效電晶體 (TNE、ΤΝΟ )關閉而關閉此電流路徑。 因低準位會由外部導入電極PD，橫跨電阻RR兩端將產

7〇61-4544-PF(N);ahddub.ptd 第 26 頁 544688 五、發明說明（23) 生電壓差，並於電源供應端經電阻RR至電極pD之路彳①上產 生一電流。然而，因電流係流出至外部裝置，如測試哭， 故得以與流至半導體記憶裝置1 〇 〇之内部地端匯流排°° (ground bus )之電流相隔離。利用此方法可消除雜訊改 應（noise effect )的發生。且由特徵電流所擷取得°之電 流可提供更多正確的電流資料。假若負載電阻RR之設定值 夠大’作用於電源供應電位之影響則可以忽略。利用此方 法，既使將低準位導入電極pD，亦不會對半導體記憶裝 1 0 0之測試產生不良影響。 決定半導體記憶裝置為良品，以援備電路修復故障並 進行封裝測試。因決定半導體記憶裝置為良品，故熔絲 (F01-F11至Fn卜Fn2 )保持原狀，且截斷熔絲FE〇已 故障位址儲存電路PRG。然而在封裝前，預定可修復故 之半導體記憶裝置可依故障位址選擇性地 ⑴卜川至Fnl-Fn2)，並提供儲存故障位 動故障位址儲存電路PRG。例如可採用雷射 衣 aser trimming device)截斷熔絲。 綱程式化儲存故障位址時故障位址儲存電 假設探針測試期間取得 二 ：子故p手位址。事先 中予以程式化 "早位址已於故障位址儲存電路 為簡化描述，假設故障位址（FA〇，FA1,. ·，—）為

7061 -4544-PF(N);ahdd ub.p t d 第27頁 544688 五、發明說明（24) (I 〇, · · ·，〇 )。利用此方法，熔絲（F0卜Fnl )中僅連接 至電源供應端之熔絲F01，以及於熔絲（F〇2_Fn2)中連 至内部地線GL之熔絲（F12 —Fn2)為原始狀態。連接至内 部地線GL之熔絲F02與連接至電源供應端之熔絲（fu —Fni )為被截斷狀態。且熔絲電路FC中熔絲FE1亦為被 態。 一在第2圖中，因電極？1)為浮動狀態，電源供應電位 (咼準位）經由負載電阻RR導至N型場效電晶體TN〇之閘 極。所以，N型場效電晶體TN0為開啟狀態。因熔絲fei被 截斷，電源供應電位導至N型場效電晶體TN j之閘極。所 以，N型場效電晶體TN1為開啟狀態。利用此方法，内部地 線G L可經由N型場效電晶體（τ n 〇、τ N1 )接至地端。 如前所述，熔絲F02被截斷，且原始狀態之熔絲F〇i提 供電源供應與儲存位址F A間之連接。利用此方法可將邏輯 1導入儲存位址FA0。在熔絲對（ρ01 - F1! sFrn — Fn2 )中， 連接至電源供應端之熔絲（F11—Fnl )將被截斷。而連接’ 至内部地線GL之熔絲（F12-Fn2 )為原始狀態。連接至内 部地線GL之熔絲（F12-Fn2)為原始狀態並對應地提供低 準位至儲存位址（pAhFAri )。利用此方法，故障位址儲 存電路PRG可輸出儲存故障位址（FA〇 —FAn )。 : 接著’在第1圖所示之半導體記憶裝置丨〇 〇操作期間， 故障位址偵測電路FAD中位址比較電路CMP會接收儲存位址 (FAO-FAn )與應用位址（列位址^ )，若接收位址彼此 相符時提供一符合偵測信號。利用此方法，若應用位址

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應至發生故障、 MARY之一列，貝ij 號RE。 且匕被援備列RR0W取代之記憶 故障位址相電路FAI)將輸出;;;陣^ 根據符合偵測信號RE以關閉列解 =單=列隨中故障之正常列的；取動作： 打’丨ptn於付合偵測信號1^而選取援備列RR0。結果，由广5 代動作蚪：會由援備列RR〇w取代此故障之正常列。利 法，可由援備列RROW選取之援備記憶單元中讀取或寫入次 料DQ :因此，既使記憶單元陣列MARY中存在故障元件，二 可將資料轉而儲存於依據儲存故障位址FA所選取之援備圮 憶單元中，藉此可提供故障之替換。 當應用位址（列位址Αχ )與儲存故障位址FA不符時， 位址比較電路CMP所輸出之符合偵測信號RE為低準位。所 以’列解碼XDEC依據列位址Αχ之值而選取記憶單元陣列 MARY之正常列，而未選取援備列RR〇w。利用此方法可引導 執行正常列之存取而不執行援備列之存取。 以下將詳述援備列RROW為用於取代正常列之操作。 請參考第2圖，以下將詳述當記憶單元陣列MAR Y中無 故障存在之操作情形。此時熔絲]^^^為關閉狀態。電極pD 並未導入外部電位，且N型場效電晶體TNE之閘極經由電阻 RR拉升電位。所以可開啟N型場效電晶體TNE，並經由原始 狀態熔絲FE1將地端電位導至n型場效電晶體TN1之閘極。 所以可關閉N型場效電晶體TN1。利用此方法可截斷内部地

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戶:„01_F02至FrU_Fn2)維持原始狀態。此 線GL。 時，每一儲存 存故障位址將 故障位址比較 忽略，故不論 為何，將修正 可因由溶絲電 關閉。因符合 據列位址AX之 援備列RROW則 備列RROW。 故障位址（FAO- FAn)之輸出為邏輯j。此儲 如第1圖所不導至位址比較電路CMp。然而， 電路CMP為關閉狀態，且儲存故障位址將被 列位址A X與儲存故障位址（f a 〇 — a η )之值 付合偵測#號R Ε。故障位址比較電路◦ μ ρ如 路FC輸出至Ν型場效電晶體TN1閘極之信號而 偵測#號RE處於低準位，列解碼器可依 值以選取記憶單元陣列MARY中一正常列，而 維持未選取狀態。利用此方法可永久關閉援 如第2圖所示之實施例所述，儲存故障位址（FA〇_FAn )可由電源供應或地端經由預設原始狀態之炼絲 (F01-F02至Fn卜Fn2 )直接提供。利用此方法，故障置換 可採用低電流消耗與高速之操作。 、 、同樣如第2圖所示之實施例所述，當執行測試以決定 半導體電路100中是否存在故障時，供應至電極PD之低電 位將使内部地線GL與地端呈現斷路狀態。此舉截斷地端經 原始狀態溶絲（F(H-F02至Fnl-Fn2 丫至地端之電流路徑: 故可消除特性上之不良影響。此舉將可改進半導體記^裝 置1 0 0之正確特性。 同樣如第2圖所示之實施例所述，電極pD並不限定於 線路連結。所以電極PD之尺寸可減小已與探針之設計特性

7061-4544-PF(N);ahddub.ptd 第30頁 544688 五、發明說明（27) 相符。因電極PD而增加之尺寸亦將得以限制。 以下將詳述本發明之第二實施例。 上ΐ二實施例中’除第2圖所示之故障位址儲存電路 PRG由第3圖所示之故障位址儲存電路⑼㈣代之外，盆餘 、:構皆與第1圖所示第一實施例之半導體記憶裝置丨。。相 請參考第3圖，係顯示第二實 = 故障位址儲存電路⑽與第2圖 故Ρ早位址儲存電路PRG具相同元件與對應符號。 電路PRG2包括炫絲（F〇i，至 )以及電肌截斷電路CCB。炼絲對（F{)1、m)串接 =應=部之一端連接至電源供 端。炫絲m之-料接至内部地㈣，且另 = (F〇1、F〇2)所形成之炫：\利用此方法，由熔絲 之連接Π二ί 供形成儲存故障位址“Ο (FA1至FAn)之連接端點。每 丨如供形成儲存故障位址 ^ ^ 母一儲存故障位址呈右一护炫斜 串接於電源供應與内部地線GL之間。 a …、 電流截斷電路CCB包括N型場效雷s ^TM1 FC。炼絲電路Fc包括炫絲（FE{) mTN 〇與料電路 TNE。熔絲FEO之一端連接至雷、、J _型場效電晶體 型場效電晶體TN10之閘極。熔^FE1'"端，且另一端連接\ ㈣熔絲FE1之一端N型場效電晶體 第31頁 7061-4544-PF(N);ahddub.ptd 544688 五、發明說明（28) =Λ閘二二Γ端連接刻型場效電晶體tne…。 N孓场效電曰曰體TNE之源極連接至地端 信號S。N型場效電晶體TN1 n々％托々# Η連接以接收 人电日日篮1 Μ 1 〇之源極連接至Ν型 ΤΝΕ之汲極〇 Ν型場效電〇日n々乂 土 土琢双玉日日篮 主琢政冤日日體TN10之汲極連接至内部地線 b L ° 第3圖所示之位址儲存電路PRG2與上述位址儲存電路 PRG具相同之功能。 吝外部來源經由外部輸人端，或依據測試模式 =二/Λ信號：在第3圖中’在測試半導體記憶裝 置100中疋否存在故Ρ早期間，電流截斷電路咖 溶絲（FE0_FE1與F01-Fn至Fnl_Fn2)之電流。^未阶使/ 如故障位址儲存電路PRG2之援備電路時，電流截曰路 CCB亦會截斷通過熔絲（F01_F11至以卜以〗）之電流。 以下將詳述第3圖所示之第二實施例之操作。 首先，半導體記憶裝置1 00係設定用以決定故障位址 儲存電路PRG2是否應包括儲存故障位址，以下將述故 位址之確認。 、u ，早 當執行測試時’例如探針測試，係針對半導體記憶装 置1 00確認出故障位元是否需被援備電路置換，信號S ^二 為低準位。當進入測試模式時，由測試器之探針或内部 路提供信號S。當信號S成為低準位時，N型場效電晶體tne 會被關閉。 θθ 因Ν型場效電晶體Τ Ν 1 0與Ν型場效電晶體τ ν ε串接，内 部地線GL將與地端截斷。所以，當執行測試以決定是否存

7061-4544-PF(N);ahddub.ptd 第32頁 544688 五、發明說明（29) " 在而被置換之故障位址時，故障位址儲存電路pRG2並不包 括電源供應端經原始狀態熔絲（FE〇_FE1與”丨―FU至 F η 1 F η 2 )之電流路徑。此類電流路徑將由關閉n型場效電 晶體ΤΝΕ而消除。 以下將詳述當程式化儲存故障位址時故障位址儲存電 路PRG2之操作流程。 故障位址可經由上述探針測試取得。在故障位址儲存 電路PRG2中程式化故障位址以形成一儲存故障位址。根據 故障位址選擇性地截斷熔絲（F〇1_F〇2 。旅截 斷炼絲電路F C中之熔絲F E1。結果，供應電壓會經由原始 狀態熔絲FEO導至N型場效電晶體TN1 0之閘極。 信號S亦被驅動成高準位。因信號s為高準位，N型場 效電晶體TNE得以開啟。因N型場效電晶體TNE與N型場效電 晶體TN 1 0開啟，故内部地線GL接至地端。因此可根據對應 溶絲對（F 0 1 - F 0 2至F η 1 - F η 2 )之程式化狀態而輸出儲存故 障位址（FAO-FAn )。以下將詳述援備列rr〇w為用於取代 正常列之操作。 請參考第3圖，以下將詳述當記憶單元陣列％ a R γ中無 故障存在之操作情形。此時熔絲FEO為關閉狀態。信號s亦 被驅動成高準位。因信號S為高準位，N型場效電晶體τ N E 得以開啟。結果，供應電壓會經由原始狀態熔絲FE 1導至N 型場效電晶體ΤΝΕ之閘極，且關閉N型場效電晶體TN10。利 用此方法，内部地線GL將與地端截斷。 所有熔絲（F(H-F02至Fn卜Fn2 )維持原始狀態。此

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第33頁 544688 五、發明說明（30) 時，每一儲存故障位址（FA〇_FAn )之輸出為邏輯i。此儲 存故障位址將如第1圖所示導至位址比較電路CMp。然而， 故障位址比較電路CMP為關閉狀態，且儲存故障位址將被 忽略’故不論列位址AX與儲存故障位址（FA〇 —FAn )之值 為何，將修正符合偵測信號⑽。故障位址比較電路CMp如 可因由熔絲電路FC輸出至N型場效電晶體TN1〇閘極之信號 而關閉。因符合偵測信號RE處於低準位，列解碼器XDEC可 ，依據列位址AX之值以選取記憶單元陣列MARY中一正常列， 而援備列RROW則維持未選取狀態。利用此方法可永久關 援備列RROW。 a根據上述第3圖所不之第二實施例中，依據信號s而消 除k經原始狀態熔絲（fe〇 — fe1與F〇1-Fn至Fni_Fn2)至 地知之電流。所以不需額外提供獨立電極，並進一步地減 少佈局上的限制。既传梦署士处 七办一 ^ 士 兄便衣置兀件已封裝完成，仍可消除此 ^ ^ "田已刀析出故障時（在特性測試時而燒 入發生故障），流經、这絲夕φΜ \ ^ '、、；、、、糸之電、机部分可得以消除。此舉可 進一步改進電路特性。 第3圖所示之實施例亦包合 __ L7 ΠΓ ^ ^ 』匕3弟2圖所不貫施例之效能。 以I將砰述本發明之第三實施例。 PRG ^例中i除第2圖所示之故障位址儲存電路 ^ ^不之故障位址儲存電路PRG3取代之外，直餘 結構皆與第1圖所示第一與 1 /、餘 弟 貝化例之半導體記憶裝置1 〇 〇相 问。 睛參考第4圖，係顯干筮-a 不弟二貫施例中故障位址儲存電

544688 五、發明說明（31) 始产3之電路圖。故障位址儲存電路PRG3與第2圖所示之 卩早位=儲存電路PRG具相同元件與對應符號。 故P早位址儲存電路PRG3包括熔絲（F(H—F〇2至FrU — Fn2 i =電流截斷電路CCC。溶絲對（FG1、FG2)串接於電 雁嫂了與内部地線GL之間。炫絲F〇 1之一端連接至電源供 Μ 且另一端連接至形成儲存故障位址FA〇之一連接 端。熔絲F02之一端連接至内部地線“，且另一端連接至 =儲ί故障位址FA〇之一連接端。利用此方法，由溶絲 、F〇2)所形成之熔絲對提供形成儲存故障位址fa() 之連接端點。利用相同的方法，由熔絲（FU、)至 、Fn2 )所形成之熔絲分別對提供形成儲存故障位址 c 1至FAn)之連接端點。每一儲存故障位址具有一熔續掛 串接於電源供應與内部地線GL之間。 … 電流截斷電路CCC包括N型場效電晶體TN〇、電阻RR、 、以及電極PD。電阻RR之一端連接至電源供應端， 且另一=連接至N型場效電晶體TN〇之閘極與電極pD。熔絲 而連接至地it而，且另一端連接至n型場效電晶體τ n 〇、 之源極。N型場效電晶體TN〇之汲極連接至内部地線以。 第4圖所示之位址儲存電路pRG3與第2圖所述位址儲 電路PRG具相同之功能。 ' 在測試半導體記憶裝置100中是否存在故障期間，電 流截斷電路CCC截斷流經熔絲（F01-F02至Fnl-Fn2) 。♦ 未使用如故障位址儲存電路PRG3之援備電路時，電流截田斷 電路ccc亦會截斷流經熔絲（F01—F02至Fnl—Fn2)。

7061-4544-PF(N);ahddub.ptd 第35頁 544688 五、發明說明（32) " " ----- 以下將洋述第4圖中第三實施例之操作流程。 百先’半導體記憶裝置丨〇 〇係設定用以決定故障位址 儲存電路PRG3是否應包括儲存故障位址，以下將詳述故 位址之確認。 平 當執行測試時，例如探針測試，係針對半導體記憶裝 f 1 0 0確認出故障位元是否需被援備電路置換，測試器之 楝針會與電極PD進行電接觸。利用此方法，測試器會導入 低準位至電極PD。結果開啟N型場效電晶體TNO。因N型場 效電晶體TNO連接以供應地端電位至内部地線GL，内部地 線GL將與地端呈現截斷狀態。所以，當當執行半導體記憶 1置1 0 0之測試以決定故障位元是否需要被援備電路置換 時，故障位址儲存電路PRG3並不包括由電源供應端經原始 狀悲（FE與F(H-F0 2至Fnl-Fn2 )之電流路徑。此電流路徑 係因關閉N型場效電晶體TN〇而被消除。 以下將詳述當程式化儲存故障位址時故障位址儲存電 路PRG3之操作流程。 故障位址可經由上述探針測試取得。在故障位址儲存 電路PRG3中程式化故障位址以形成一儲存故障位址。根據 故障位址選擇性地截斷熔絲（F〇1—F〇2至Fnl—Fn2 )。熔絲 FE為原始狀態。 外部並未供給信號至電極pD。所以，供應電位經由電 阻RR導至N型場效電晶體TNO之閘極，並開啟N型場效電晶 體TNO。因開啟N型場效電晶體TN0且熔絲FE()為原始狀態， 内部地線GL接至地端。所以，可根據對應熔絲對

544688 五、發明說明（33) (F01 F02至Fnl-Fn2)輸出儲存故障位址（fa〇—FAn)。 以下將詳述援備列RR0W為用於取代正常列之操作。 請參考第4圖，以下將詳述當記憶單元陣列^^中無 故障存在之操作情形。Λ時炫細為關閉狀態。利用此方 法可使内部地線以與地端呈截斷狀態。 士 =有熔絲（F01 - F02至Fru-Fn2)維持原始狀態。此 =# ί /儲存故障位址（FA〇-FAn )之輸出為邏輯1。此儲 Ι ρ Γ立址將如第1圖所示導至位址比較電路CMP。然而， =位址比較電路CMp為關閉狀態，且儲存故障位址將被 心，故不論列位aAX與儲存故障位址（FAO-FAn )之值 ί :，多正符合偵測信號RE。因符合偵測信號RE處於低 陳列M A Μ *碼裔XDEC可依據列位址AX之值以選取記憶單元 Μ ^ 正常列，而援備列RR〇W則維持未選取狀態。 利用此方法可永久關閉援備列RROW。 —根據第4圖所示之第三實施例所示，上述第一盥第二 貫施例可採用最少元件而形成。 /、 =下將詳述本發明之第四實施例。 電路^ :考第5圖，顯示第四實施例中狀態控制電路CNT之 阻RlufiH2圖所示之第一實施例中，電極⑼與負載電 態。^ Ϊ 是否導至電極PD而提供信號SS之準位或狀 i所示之篦方Ϊ :控制N型場效電晶體TN〇。然而，在第5 第5圖所。四貫施例中並未提供電極PD。取而代之的是由 θ斤不之狀態控制電路⑽提供信挪。信號ss係用以

544688 五、發明說明（34) 控制N型場效電晶體τ N 〇。 狀態控制電路CNT包括測試狀態餽入電路TME、熔絲 F50、電阻R50、以及n型場效電晶體TN50、電容（C50、 C51 )、反相器（I ν5〇、ιπι、I V52 )。測試狀態媿入電 路TME接收控制信號（cs、〇E、WE等）並產生測試模式信 號ST。熔絲F 5 0之一端接收測試模式信號ST，另一端連接 至電阻R50之端點與n型場效電晶體TN50之閘極。電阻R50 之一端接至地端。N型場效電晶體TN 5 0之源極接地端，汲 極連接至内部端點ND50。電阻C5 0之一端接至電源供應 端’且另一端接至内部端點50。反相器IV51之輸入端接至 内部端點ND51 ’且輸出端接至内部端點〇5〇。電容51之一 端接至地端’且另一端接至内部端點ND51。反相器IV52輸 入端接至内部端點ND51，且輸出端連接以產生信號SS。 當控制信號如選擇晶片信號cs、啟動輸出信號〇E、與 啟動寫入信號WE相結合而符合預設條件時，測試模式餽入 電路TME會產生測試模式信號s丁。 反相器（IV50、IV51 )形成一正反器（f 1 ip-f lop )° N型場效電晶體TN5〇之電流容量大於反相器IV51。利 用此方法’ N型場效電晶體TN5〇可設定由反相器（丨V5〇、 IV51 )所’形成之正反器（f丨ip —f 1〇p )之狀態。 由測試模式餽入電路TME輸出重置信號ST之經由熔絲 F5 0導至N型場效電晶體TN5〇之閘極。當熔絲5〇截斷時，測 试k式信號ST並未對狀態控制電路cΝτ發生作用。當熔絲 50截斷時’ N型場效電晶體TN50之閘極經由電阻R50拉至電

第38頁 544688 五、發明說明（35) 端電位，且關閉N型場效電晶體T N 5 0。 以下將詳述第四實施例之操作流程。 首先，半導體記憶裝置1 0 0係設定用以決定故障位址 儲存電路P R G (如第2 .圖所示）是否應包括儲存故障位址， 以下將詳述故障位址之確認。 请參考弟5圖’當執行測試時，係針對半導體記憶裝 置1 0 0確認出故障位元是否需被援備電路置換，熔絲F 5 〇為 原始狀態。控制信號（CS、〇E、WE等）為預設狀態，測試 模式餽入電路Τ Μ E產生具高準位之測試模式信號§ τ。所以n 型場效電晶體ΤΝ50被開啟。 當Ν型場效電晶體ΤΝ50開啟時，端點Ν5〇之電位下降。 由反相器（I V50、IV51 )形成之正反器在内部端點〇5〇擷

取出低準位，而在内部端點〇51擷取出高準位，且反相哭 IV52提供出具低準位之信號ss。 W 因化唬SS為低準位，N型場效電晶體TN〇 (第2圖所示 )被關閉。所以，當執行測試，針對半導體記憶裝置丨0 0 確認出故障位元是否需被援備電路置換時，故障位址儲存 電路PRG並不包括由電源供應端經原始狀態熔絲 至Frn-Fn2 )至地端的電流路徑。此因N型場效 ^ ^ N ^ t, mN0, , , „ , 以下不將：广、控制電路CNT提供具低準位之信號SS。 f 狀態控制電路CNT之正常操作。 、p半‘體3己憶裝置1 〇 〇是否發生故障之測試—忐 後，熔絲F50被截斷。处田L、 丨手 < 列式70成 …果，由測試模式餽入電路TME輪出

544688 五、發明說明（36) . 之測試模式信號ST與N型場效電晶體TN5〇之閘極呈現斷路 狀態。利用此方法可防止錯誤地輸入測試模式。請參考第 2圖’半導體記憶裝置1 〇 〇被視為無故障之良品，係因熔絲 (F(H-F02至Fnl-Fn2)保持原狀，而截斷熔絲FE〇關閉故 障位址儲存電路PRG。然而，在封裝之前，已被設定具可 修復熔絲之半導體記憶裝置，具對應故障位址而選擇性截 斷之熔絲（F01-F02至Fnl-Fn2)以提供儲存故障位址之 用。細1被截斷以啟動故障位址儲存電綱G。 TEf) = f考第5圖，當炫絲50截斷時，N型場效電晶體 TN50之閘極經電阻r5〇拉至地 體TN50。當當電源供應端起 ’並^酬型場效電晶 ND50隨電源供應端而升至‘:，谷C50使内部端點 端點〇51隨地端而降至低2位。此日守，電容⑸使内部 (IV50、R51)所利用此方法，反相器

準位，而自端點ND51擷取出彻、^構而自端點ND50擷取出高 為高準位。 低準位。所以擷取出之信號SS 因信號SS為高準位，第2 圖 固定於開啟（0n )狀態。利回斤不之N型場效電晶體TNO 障位址儲存電路PR G正常地運此方法可使第2圖所示之故 以下將詳述本發明之 第6圖係顯示第五實施例^:例。 狀悲控制電路CNT2之電路 在上述第5圖所示之第四每 、 號（CS、〇E、WEf)輸入 彳中，根據外部控制信

1吴工、且狀態控制電路cNT

7061-4544-PF(N);ahddub.ptd 544688 五、發明說明（37) 中正反器會擷取出狀態。然而，在第五實施例中，如第6 圖所示將偵測升壓電源供應以設定狀態控制電路CNT2中正 反器之起始狀態。 狀態控制電路CNT2包括電源開啟重置電路PON、熔絲 F60、以及N型場效電晶體（TN60、TN61 )、反相器 (IV60、IV61、IV62) 型場效電晶體TN60之源極連接 至地端’沒極連接至熔絲F 6 0之端點，閘極連接以接收重 置信號SR。熔絲F60之另一端連接至内部端點ND60。反相 器IV60之一輸入端連接至内部端點ND60，且一輸出端連接 内部端點ND61。反相器I V61之一輸入端連接至内部端點 ND61，且一輸出端連接内部端點ND60。N型場效電晶體 TN61之源極接地端，汲極連接至内部端點ND61，且閘極用 以接收重置信號SR。反相器IV62之一輸入端連接至内部端 點N D 6 1 ’且輸出端連接以產生信號s S。 反相為（IV60、IV61)形成一正反器（flip-flop )。N型場效電晶體TN60之電流容量大於反相器IV61，且N 型場效電晶體TN61之電流容量大於反相器I V60。利用此方 法，N型場效電晶體（TN60、TN61 )可設定由反相器 (IV60、IV61 )所形成之正反器（fiip-fi〇p )之狀態。 信號SS係用以控制第2圖中故障位址儲存電路prg之N 型場效電晶體TN 0之狀態。此值得注意的是在第五實施例 中，N型場效電晶體TN0之源極接地。所以N型場效電晶體 TN1與熔絲電路FC可予以忽略。 請參考第7 ( a )圖，係顯示第五實施例中電源開啟重

7〇61-4544-PF(N);ahddub.ptd 第41頁 544688 五、發明說明（38) 置電路之電路圖。第7 ( b )圖係顯示在開啟電源操作中重置 信號SR對電源供應之比較圖。 電源啟動重置電路PON對應啟動電源供應之偵測而輸 出一類似脈衝（pulse-like)之重置信號M。電源啟動重 置電路P0N之特性係設定為單穩態（monostable)之正反 器，故在開啟電源供應之後，重置信號SR會暫時隨電源供 應電位上升。 電源啟動重置電路包括電容（C70、C71) 、N型場效 電晶體TN70、二極體D70、以及反相器（IV70、IV71、 IV72)。電容C70之一端接地，另一端接至二極體D70、反 相器I V70之輸入端、以及電阻R70。N型場效電晶體TN70之 源極接地，汲極接至電阻以〇之另一端，且閘極接收反相 器IV70之輸出端。二極體!)70之一端接至電源供應端。電 谷C 7 1之一端接至電源供應端，且另一端接至反相器I v 7 〇 之輸出端。反相器IV71之輸出端接收反相器IV70之輸出 端’且其輸出端接至反相器IV72之輸入端。反相器IV72係 以信號SR作為輸出。 反相器I V70、N型場效電晶體TN70、以及電阻R7〇係構 成單穩態正反器。反相器（I V 7 0、I V 7 1、I V 7 2 )可為如 CMOS等元件而構成。 . 以下將簡述電源啟動重置電路p〇N之操作。 此值得注意的是，當電源供應電壓接近”時，反相器 會因構成之場效電晶體之閘極臨界電壓（thresh〇u voltage)而無法正常操作。但為簡化描述，反相器

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將視為可在〇 V至電源供應電位下正常操 五、發明說明（39) (I V70-IV72 作0 在電源供應至半導體記憶裝置1 00之前，電源供應電 位係接近地端電位。當電源供應至半導體記憶裝置丨0 0 時，電源供應電位開始上升。反相器Iy70之輪出會因電容 C 7 0之故隨電源供應電位而上升。 谷 但反相器I V 7 0之輸出會因電容C 7 1之故而維持在地端 點電位。當反相器IV70之輸出電壓到達n型場效電晶體而 TN70之臨界電壓時，n型場效電晶體TM70被開啟。利用此 方法可形成自反相器IV70之輸入端經電阻!^7〇型 晶體TN70至地端之一電路路徑，以維持反相器1¥7〇:== 為二端：：。結果’由反相器IV70、_場效電晶體’ 組成之回饋系統可操取住電源開啟準 1並於反相器IV72之輸出端提供具高準位之重 當電源供應電位進一步祕乳古》 D70之陴陽击托不山r 也升冋’並提供超過二極體 之陰％兩極兩端壓差之臨 壓）時，電流將自電源供應#奸電(如ρ—η接面之阻障電 反相哭Τ V 7 η々认υ 八…而丄一極體留置電容c 7 0 ’使 反相态IV70之輸出隨供應電 合 便 端點電位超過反相器IV70之=士 3 ；:早反相器1V70之輸人 低準位輪出並可關閉N型場效^電體壓^’反相™提供 號SR成為低準位。利用此電日日㈣70。結果，重置信 據供應電位之上升而提供保^，電源啟動重置電路PON根 在電源供應端提供一電壓，'苴=尚準位之重置信號別’並 ”向於反相器〗V7〇之臨界電

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壓、且為二極體D7〇之最 送出-低準位信號。所以低之//於特定期間傳 7(b)所示之類似脈衝可作為重置信號別。 七、如弟 以下將詳述第五實施例之操作流程。 首先，半導體記憶裝置1〇〇係設定用以決 儲存電路PRG (如第2圖所示）是否庫勺杠抑、六文早位址 ^ u r/T不）疋否應包括儲存故障位址， 以下將詳述故障位址之確認。 早议址 請參考第6圖，當提供電源至半導體記憶裝置iqq (第 1圖）時，電源啟動重置電路P0N可偵測電源供應之開啟並 輸出具高準位之重置信號SR至N型場效電晶體（TN6〇、 TN61)。當重置信號SR超過N型場效電晶體之臨界電壓 時，開啟N型場效電晶體（TN60、TN61 )。因溶絲F6〇為原 始狀悲’ N型場效電晶體T N 6 0會降低内部端點n d 6 〇之電# 、 位。此時’ N型場效電晶體T N 6 1會降低内部端點n d 6 1之電 位。此日守’反相器（I V 6 0、I V 6 1 )分別嘗試升高内部端點 (ND61、ND60 )之電位。 在此例中，内部端點N D 6 0電位由反相器I v 6 1與N型場 效電晶體TN60之電流容量決定。内部端點ND61電位由反相 器IV60與N型場效電晶體TN61之電流容量決定。反相器 I V 6 0與I V 6 1之電流容量可預設為相等。但N型場效電晶體 TN60之電流容量需大於N型場效電晶體TN61。所以，内部 端點ND60之電位會低於内部端點ND61。 當供應電位升至一預設準位時，重置信號SR轉換為低 準位，並關閉N型場效電晶體（TN60、TN61 )。因此時内

7061-4544-PF(N);ahddub.ptd 第44頁 544688 五、發明說明（41) 部端點ND60之電位會低於内部端點ND61，在端點ND6〇為低 準位而内口 [5 i而點N D 6 1為咼準位時，反相器（I y 6 〇、I v 6 1 ) 構成之正反器穩定於一狀態下。此時，信號ss為低準位且 N型場效電晶體TNO (第2圖）為關閉狀態。所以，當執行 測試以針對半導體記憶裝置丨〇 〇確認出故障位元是否需被 援備電路置換時，故障位址儲存電路pRG並不包括由電源 供應端經原始狀態熔絲（F01—F〇2至Fnl—Fn2)至地端的電 流路徑。此因第6圖所示狀態控制電路CNT2所供應具低準

位之信號SS而關閉N型場效電晶體TN〇，進而關閉此電流路 徑。 以下將詳述當程式化儲存故障位址時故障位址儲存 路PRG之操作流程。 故障位址可經由上述探針測試取得。在故障位址儲存 電路PRG中程式化故障位址以形成一儲存故障位址。根據 故障位址選擇性地截斷熔絲（F〇1_F〇2至以卜以〗）。

，制電路CNT中熔絲F6G亦被截斷。當初始時，電源啟“ 電路PGN輸出重置信細，供應至半導體記憶裝置i ， 場效電晶體（TN60 'TN61 )會被開啟。因熔絲ρ6〇被截 斷’ N型場效電晶體TN60並未降低内部端點〇6〇之電位。 但N型場效電晶體TN61卻降低内部端點肋61之電彳立。 、、’。^:&相( I V6 0、IV6 1 )所構成之正反器會穩定 於一狀態下，而端點ND60為高準位，B ^ λ " 準位。此時信號ss為高準位，ί 内部端點_為低 r ^ Λ /门平徂立開啟Ν型場效電晶體ΤΝΟ (弟2圖）。所以利用㈣位址儲存電路哪，可根據對應

544688 五、發明說明（42) 障 ::Γ::二2一2)之程式化狀態輪出赌存故 以下將詳述未利用援備電路RR0W取代正常列之 在此例中，熔絲F6〇維持原始狀態。 ^ ^ (Ρ〇ι-Ρ〇2,Ρη1-ρηηνΛ；Λ 悲。當電源啟動重置電路ρ⑽輸出重置信號別做為口， 導至半導體記憶裝置100時，狀態控制電路CNT2之操作盥 決定故障是否存在半導體記憶裝置i 00中之情形相同”斤 以，反相器IV62可輸出低準位之信號ss，並關閉1^型場效 電晶體TNO (―第2圖）。所以並未利用到援備電路之功能4。 如第五實施例所示，基於如上述第一至第四實施例中

電源啟動狀態而決定不需導入外部信號條件，可利用對N 型場效電曰曰體TNO之控制，而消去故障位址儲存電路中 流經原始狀態熔絲（F〇1—F〇2至以卜Fn2 )至地端之電流。 不論是否啟動援備電路皆僅由熔絲F6〇設定。利用此 方法所需之熔絲數目可低於用以程式化儲存故障位址之熔 絲數目。 以下將詳述本發明第六實施例。 在上述第五實施例中，單一故障位址儲存電路pRG係 根據單一故障位址而儲存一位址。但在第六實施例中係儲 存複數故障位址以作為援備取代之用。 明參考第8圖’係顯示第六實施例中故障位址儲存電 路之電路圖。 第8圖所示之故障位址儲存電路包括電極pD8〇、負載

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電阻R80、P型場效電晶體TP80、熔絲（F81-F86 )、以及 位址程式電路（PRG80-PRG83 )。位址程式電路 (PRG8 0-PRG83 )之特性與第2圖所示之故障位址儲存電路 相似，除省略了電極PD、電阻RR、N型場效電晶體TN〇、以 及溶絲電路F C。N型場效電晶體T N 1亦連接於内部地線G L與 地端之間。 ' 電極PD80連接至P型場效電晶體TP8〇之閘極。負載電 阻R 8 0之一端連接至地端，另一端連接至ρ型場效電晶體” ΤΡ80之閘極。Ρ型場效電晶體ΤΡ80之源極連接至電源%供應 端，沒極連接至熔絲F80之一端。熔絲F82之另一端連接至 炼絲F81之一端與熔絲F84之一端。熔絲F8i之另一端連接 至端點ND81。熔絲F82之一端連接至端點仙81，且另一端 連接至端點ND82。熔絲F83之一端連接至端點ND82，另一 鈿則接至地知。熔絲F 8 4之另一端連接至端點N d 8 3。熔絲 F85之 &連接至端點ND83 ’且另一端連接至端點。 溶絲F86之一端連接至端點ND84，且另一端連接至地端。 此時，熔絲（F81-F83 )與熔絲（F84 —F86 )為相互並 聯0 位址程式電路PRG80連接至熔絲（F81、F82 )連接點 之端點ND81。位址程式電路PRG81連接至熔絲（F82、F83 )連接點之端點ND82。位址程式電路pRG82連接至熔絲 (F84、F85 )連接點之端點_83。位址程式電路連 接至熔絲（F85、F86)連接點之端點〇84。此時，端點 (ND81 ND84 )分別連接至位址程式電路（pRG8〇 —pRG83 )

544688 五、發明說明（44) 所對應之N型場效電晶體TN1 (如前所述）之閘極。 以下將蛘述第六實施例之操作流程。 首先’半導體記憶裝置1 0 0係設定用以決定故障位址 儲存電路（PRG80-PRG83 )是否應包括儲存故障位址，以 下將詳述故障位址之確認。 么s執行測試時’係針對半導體記憶裝置1 〇 〇確認出故 P早位元疋否需被援備電路置換，電極p D 8 〇將導入高準位。 所以P型場效電晶體TP80為關閉狀態。此時，因每一位址 程式電路（PRG80-PRG83 )關閉，故經由原始狀態熔絲與 對應之N型％效電晶體tn 1將地端電位導入端點 (ND81-ND84 )。所以，每一位址程式電路（pRG8〇_pRG83 )並未包括自電源供應端經原始狀態熔絲（F 〇丨_ F 〇 2至 Fn 1 -Fn2 )至地端之電流路徑。 以下將詳述援備列RROW為用於取代正常列之操作。 請苓考第8圖，以下將詳述當記憶單元陣列mar γ中無 故障存在之操作情形。此時熔絲F8〇為關閉狀態。此，時，p 型場效電晶體TP80未供應電源供給準位至位址程式電路 (PRG80 - PRG83)。所以，因每一位址程式電路 (P R G 8 0 - P R G 8 3 )關閉，故經由原始狀態熔絲與對應之n型 場效電晶體TN1將地端電位導入端點（ND81-ND84 )。所 以，每一位址程式電路（PRG80 —PRG83 )並未包括自電源 供應端經原始狀態熔絲（F01-F02至FrU-Fn2)至地端之電 流路徑。 以下將描述當利用一儲存故障位址程式化至少一位址

7061-4544-PF(N);ahddub.ptd 第48頁 544688 五、發明說明（45) 程式電路（PRG80-PRG83 )之操作情形。 、利用，針測試可取得故障位址或一般位址。熔絲F8〇 為原始狀恶，且根據儲存之故障位址數目選擇性地熔 絲（F8卜F86 ) 〇 例如，當故障個數為丨，且故障位址儲存於位址程式 電路PRG8Q中日守，炫絲（F82-F84)被截斷。結果，導入供 應電位至ND81，開啟對應位址程式電路pRG8〇2Ns場效電 晶體TN，並依據熔絲對之程式化狀 態分別輸出相對應之儲存故障位址（FA〇 — FAn )。地端電 位導入端點（ND82、ND83、ND84 )，而對應之位址程式電 路（P^G81、PRG82、PRG83 )並未包括自電源供應端經原 始狀態熔絲（F01-F02至Fnl-Fn2 )至地端之電流路徑。 田故p早個數為2，且故障位址儲存於位址程式電路 (PRG80、PRG81)中時，熔絲（F83、F84)被截斷。結果， 導入供應電位至（ND81、ND82)，開啟對應位址程式電路 (PRG80、PRG81)之N型場效電晶體TN1 ,並依據熔絲對 (F01-F02至Fn卜Fn2 )之程式化狀態分別輸出相對應於位 址程式$路（PRG80、PRG81)之儲存故障位址（FA〇 —FAn )。此時可提供兩個不同儲存故障位址。地端電位導端 點（剛、_4)，而對應之位址程式電路入: PRG83 )並未包括自電源供應端經原始狀態熔絲（F 〇丨— 至F η 1 - F η 2 )至地端之電流路徑。 田故卩早個數為3，且故障位址儲存於位址程式電路 (PRG80、PRG81、PRG82)中時，熔絲（F83、F85 )被截 544688 五、發明說明（46) 斷。結果’導入供應電位至（ND81、〇82、〇83 )，開啟 對應位址程式電路（PRG8〇、pRG81、pRG82)之N型場效電晶 ，TN1，並依據熔絲對（F(n—F〇2至FiU_Fn2)之程式化狀 悲为別輸出相對應於位址程式電路（pRG8〇、、 PRG82)之=存故障位址（FA〇 —FAn)。此時可提供三個不 同儲存故障位址。地端電位導入端點〇84，而對應之位址 私式電路PRG83並未包括自電源供應端經原始狀態熔絲 (F01-F02至Fnl-Fn2)至地端之電流路徑。 當故障個數為4，且故障位址儲存於位址程式電路 (PRG80 PRG81、PRG8 2、PRG83)中時，溶絲（F83、F86 ) 被截斷。結果，導入供應電位至（ND81、ND82、帅83、 ND84 )，開啟對應位址程式電路（pRG8〇、pRG8i、、 PRG8 3)之N型場效電晶體TN1，並依據熔絲對至

Fn卜Fn2 )之程式化狀態分別輪出相對應於位址 (PRG80、PRG81、PRG82、PRG83)之儲存故障位址 (FAO FAn )此訏可提供二個不同儲存故障位址。地端 電位¥入端點ND84，而對應之位址程式電路？1?(；83並未包 括自電源供應端經原始狀態熔絲（F〇1_F〇2至以卜以 地如之電流路徑。利用此方、、表7 不J用此万法可提供四個不同儲存故 址0 根據第8圖所示之第六實施例可知，位址程式電路 /PRG80-PRG83)中控制N型場效電晶體tni之熔絲數目可 得以減少。 本發明之精神並非僅限定於上述各實施例，各實施例

MWV 7061-4544-PF(N);ahddub.ptd 第50頁 544688 五、發明說明（47) 所示之結構並未限定其他實施之結構。 例如，在上述第一至第六實施例中，作為截斷電流之 N型場效電晶體（TNO、TNI、TN1 0 )與熔絲fe係對應配置 於程式化絲（F 0 1 - F 0 2至F η 1 - F η 2 )之地側。但本發明之 精神並未限定於此類結構，例如，可將對應之ρ型場效電 晶體配置於電源供應側。 > ~ 亦如，在上述第一至第三實施例中，電極pD直接連接 至N型場效電晶體TNO之閘極以截斷電流。然而，本發明之 精神並未限定於此類結構。例如抑制靜電效應之電阻或 容之電路可配置於電極PD與^^型場效電晶體之閘極間。 T N 5 0驅動為低準位。相反地 或同時地驅動兩端點（ND5〇 此外，在第五實施例中 T N 6 1 )分別驅動端點（n ρ 6 〇 此外，在第四實施例中，端點ND5〇被N型場效電晶體 端點ND51被驅動為高準位， ND51 ) 〇 N型場效電晶體（TN6 〇、 N D 6 1 )成低電位。然而可用 同樣的，法j P型場效電晶體驅動成高電位。 在第/、貝施例中，當實行測試時，用以截斷電流之ρ 型場效β電晶體TP80與熔絲F8〇係配置於電源供應侧，並關 閉P型場效電晶體TP80。然而，本發明並未限定於上述結 構，如可將Ν型場效電晶體配置於地側以達本發明之目 的。 本發明上包括下列優點。 根據本發明’故障位址儲存電路包括串接於電源供應 端與地端間之第一與第二熔絲，並依據故障位址之預設邏

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第51頁 五、發明說明（48) 輯值選擇性地（ 時，電流截斷電腺^ )予以截斷。當執行半導體裝置 備置換可利用截斷流經第一與第二溶絲之電流。援 的。亦可在執達到低電流消耗以及高速操作之目 法來改善半導f壯¥體裝置期間消除異常電流。利用此方 干V體裳置之性能。 經第二:1ϊ尚可依據是否需使用援備電路而截斷流 炫絲維持原電流。利用此結構，既使第一與第二 經上述兩炼絲。4(如未使用援備電路時），#無電流流 電流截斷電路舍把笛_ _ 第二熔絲串接成雷匕第一與第-琢效電晶體，與第-與 連接至第一場ί 。墊電極（Pad electrode)則 端與第-場效電，=二閘極。胃載電阻連接於電源供應 之是否使用而^ ^ 間。熔絲電路則根據援備電路 法可截斷流^疋^場效電晶體之導通狀態。利用此方 漱啊飢丄弟一與第二熔絲之電流。 電=電路包括與第一與第二炫絲串接之一場效電 日日體。偵測電源啟動掉作 以浐宕f /5J 開此场效電晶體並導入-電位 U %疋正反益電路。一偵 ciRUi 〇偵測記憶單元陣列之操(作』°；lminat二' 正反器至一預設狀態時是否存在故、式，以確疋當驅動 電極即可截斷流經第一與第二炫絲:電=用此方法，不需 此摘測電路包括防止驅動正 2 絲。在完成特性操作後，可防止尤:成為一預設狀態之熔 熔絲電流的發生。 个§截斷流經第一與第二

1 第52頁 7061-4544-PF(N);ahddub.ptd 544688 五、發明說明（49) 電流截斷電路包括與第一與第二熔絲串接之一場效電 晶體。正反器電路連接至場效電晶體之閘極。重置電路偵 測電源啟動發生以重置正反器電路。利用此方法，無須導 入外部信號即可截斷流經第一與第二熔絲之電流。 裝置特性測試尚包括確定半導體記憶裝置是否存在故 障位元。裝置特性測試還包括其他項品質檢測，如各種操 作電流、晶片電壓調節器（on-chip voltage regulator )、或是其他可降低電流消耗效應之裝置或電流特性測 試。 任何熟習此技藝者，在不脫離本發明之精神和範圍 内，當可作更動與潤飾，因此本發明之保護範圍當視後附 之申請專利範圍所界定者為準。

7061-4544-PF(N);ahddub.ptd 第53頁 544688 圖式簡單說明 第1圖係顯示一實施例中半導體記憶裝置之區塊圖； 第2圖係顯示第一實施例中故障位址儲存電路之電路 圖， 第3圖係顯示第二實施例中故障位址儲存電路之電路 圖， 第4圖係顯示第三實施例中故障位址儲存電路之電路 圖， 第5圖係顯示第四實施例中狀態控制電路之電路圖； 第6圖係顯示第五實施例七狀態控制電路之電路圖； 第7 ( a)圖係顯示第五實施例中電源供應至重置電路之 電路； 第7 (b)圖係顯示在開啟電源操作中重置信號對電源供 應之比較圖； 第8圖係顯示第六實施例中故障位址儲存電路之電路 圖， 第g ( a)圖係顯示習知故障偵測電路之區塊圖； 第9 (b)圖係顯示習知符合偵測電路之電路圖 第1 0 (a)圖係顯示第二習知故障偵測電路之電路圖； 第1 0 (b)圖係顯示習知熔絲電路之電路圖； 第1 1圖係顯示習知熔絲電路之電路圖；以及 第1 2圖係顯示習知位址程式電路之電路圖。 符號說明： 70 0、80 0〜故障偵測電路；8 0 0B〜信號選取電路；

7〇61-4544-PF(N);ahddub.ptd 第54頁 544688 圖式簡單說明 8 0 0C〜邏輯產生電路；7 0 0A〜符合偵測雷路； 7 0 0 B〜位址轉換偵測電路； 900、PRG80-PRG83〜位址程式電路； F A D〜故障位址偵測電路； PRG、PRG2、PRG3〜故障位址儲存電路； CMP〜位址比較電路； FOT、F1T-F1N 至FnT-FnN、11〇〇〜熔絲電路； CCA、CCB、CCC〜電流載斷電路； CNT、CNT2〜狀態控制電路； — Τ Μ E〜測试狀fe餽入電路；p 〇 n〜電源開啟重置電路； 90 3、TP 70 0〜P型場效電晶體； ΤΝΟ 、ΤΝ1 、ΤΝ10 、ΤΝ50 、ΤΝ60 、ΤΝ61 、ΤΝ70 、ΤΝ0Ν 、 TNOT 、TN1T-TN1N 至TNnT-TNnN 、TNE 、801B 、802B〜N 型場 效電晶體； 802A 、803A 、R50 、R70 、R80 、RR〜電阻； C50、C51、C70、C7卜電容； D 7 0〜二極體； 80 0A > 801A、901、902、F(H-F02 至Fn卜Fn2、F50、 F60、F8 卜 F86、FA、FB、FE0、FE卜熔絲； PD、PD8 0〜電極； ND〜端點； ND50 、ND51 、ND61〜内告P端黑占； DQ〜輸出腳位； G L〜内部地線； AIT-AIN-Ant-AnN〜位元；BF700〜緩衝器； 803B 、804A 、804B 、 IV50 、 IV51 、IV52 、IV60 、

7061-4544-PF(N);ahddub.ptd 第55頁 544688 圖式簡單說明 IV61 、 IV62 、 IV70 、 IV71 1 0 0〜半導體記憶裝置 XDEC〜歹U解碼器； RROW〜援備歹丨J ； AX〜列位址； A 0 - A η〜應用位址； AON-AnN〜互補位址； AX0S-AX7S、FA卜FA〜 SS〜信號； CS〜選擇晶片信號； WE〜啟動寫入信號； SR〜重置信號； 、IV72〜反相器； ; MARY〜記憶單元陣歹4 ； YDEC〜行解碼器； F A0〜故障位址值； A Y〜行位址； AOT-AnT〜真實位址； 儲存故障位址； Φγ〜重置信號L 0 Ε〜啟動輸出信號； ST〜測試模式信號； RE〜符合偵測信號。

7061-4544-PF(N);ahddub.ptd 第56頁

Claims (1)

1. 544688 六、申請專利範圍 1. 一種半導體記憶裝置，包括： 一故障位址記憶電路，可程式化以儲存一故障位址， 該故障位址係對應一記憶單元陣列中至少一正常記憶單元 之一位址處，其中至少以一援備記憶單元予以置換； 該故障位址記憶電路包括： 第一與第二熔絲相互電性串接，並耦接於一第一供應 電位與一第二供應電位之間，其中當至少一正常記憶單元 被至少一援備記憶單元置換時，截斷該第一與第二炼絲之 一；以及 1 一電流截斷電路，用以在特性化（characterization )該半導體記憶裝期間截斷通過該第一與第二熔絲之一電 流。 2. 如申請專利範圍第1項所述之半導體記憶裝置，其 中： 該電流截斷電路在該故障記憶電路未儲存故障位址 時，截斷通過該第一與第二熔絲之該電流。 3. 如申請專利範圍第2項所述之半導體記憶裝置，其 中該電流截斷電路包括： 第一與第二場效電晶體，具複數電流路徑並與該第一 與第二熔絲相耦接； 一電極，耦接至該第一場效電晶體之一控制閘； 一負載裝置，耦接於該第一供應電位與該電極間；以 及 * 一熔絲電路，耦接至第二場效電晶體之一控制閘，根

   7061-4544-PF(N);ahddub.ptd 第57頁 544688 六、申請專利範圍 據該等故障記憶電路是否儲存故障位址以決定該第二場效 電晶體之一導通狀態。 4. 如申請專利範圍第2項所述之半導體記憶裝置，其 中該電流截斷電路包括： 一場效電晶體，具一電流路徑且與耦接該第一與第二 熔絲相串接；以及 一正反器（fl ip-flop )電路，耦接至該場效電晶體 之一控制閘。 5. 如申請專利範圍第4項所述之半導體記憶裝置，其 中該電流截斷電路還包括： 一模式餽入（m 〇 d e e n t r y )電路，用以偵測一電流截 斷模式以設定當該場效電晶體關閉時該正反器之一狀態。 6. 如申請專利範圍第4項所述之半導體記憶裝置，其 中該電流截斷電路包括一可程式裝置，以防止該測試模式 餽入電路設定該正反器之狀態。 7. 如申請專利範圍第4項所述之半導體記憶裝置，其 中當當開啟電源時，該正反器係設定為該場效電晶體開啟 之狀態。 8. 如申請專利範圍第4項所述之半導體記憶裝置，其 中該電流截斷電路還包括： 一重置電路，偵測一電源啟動操作，並供應一重置信 號以設定該正反器之狀態。 9. 一種半導體記憶裝置，包括： 一故障位址記憶電路，可程式化以儲存一故障位址，

   7061-4544-PF(N);ahddub.ptd 第58頁 544688 六、申請專利範圍 該故障位址係對應一記憶單元陣列中至少一正常記憶單元 之一位址處，其中至少以一援備記憶單元予以置換； 該故障位址記憶電路包括： 複數可程式元件對，每一可程式元件對包括相率接之 第一與第二可程式元件，並耦接於一第一供應電位與一第 二供應電位之間，其中當至少一正常記憶單元被至少一援 備記憶單元置換時，根據該故障位址之一對應位元之一邏 輯值程式化該第一可程式元件與該第二可程式元件其中之 一成為一非導電狀態；以及 一電流截斷電路，耦接至該内部供應電位端點，並在 特性化該半導體記憶裝期間截斷通過該複數可程式元件對 之一電流。 1 0.如申請專利範圍第9項所述之半導體記憶裝置，其 中該電流截斷電路包括： 一第一場效電晶體，搞接於該内部供應電位端點於一 第二供應電位之間。 1 1 .如申請專利範圍第1 0項所述之半導體記憶裝置， 其中該電流截斷電路包括： 一探針墊（p r 〇 b e p a d )，耦接至該場效電晶體之一 控制閘。 1 2.如申請專利範圍第1 0項所述之半導體記憶裝置， 其中該電流截斷電路包括： 一模式電路，用以偵測一特徵化媿入模式，且耦接以 提供一控制信號至該第一場效電晶體之控制閘。

   7〇61-4544-PF(N);ahddub.ptd 第59頁 544688 六、申請專利範圍 13·如申請專利範圍第g項所述之半導體記儕裝置，苴 中在儲存該故障位址前執行該半導體記憶裴置之特徵化Γ 中還1包4括如申請專利範園第9項所述之半導體記憶裝置，其 複數故障位址儲存電路，耦接至該電流截斷電路。 1 5.如申請專利範圍第1 4項所述之半導體記愫裝置， 其中： 〜 =二正常操作模式中，當每〆該等故障位址儲存電路 笙^存=對應故障位址時，該電流截斷電路截斷通過該 專可程式元件對之該電流；以及 找卢1該正常操作模式中’當每一該等故障位址儲存電路 t存一對應故障位址時’該電流截斷電路並未截斷通過該 等可程式元件對之該電流。 Λ 1 6 · —種半導體記憶裝置，包括·· 一故障位址記憶電路，可程式化以儲存一 該故障位址係對應一記憶單元陣列中至 =位址， 之一位址處，其中至少以一援備記憶單元予以I =憶單元 該故障位址記憶電路包括： 吳， :j可程式元件對，每一可程式元件對 :ίΐ 式元件’並輕接於-第-供應電之 援 二供應電位之間’其中當至少—正常記憶單 與-第 輯值程式化該第一可程式元件與該第二可程式 成為一非導電狀態；以及 王^ 備記憶單元置換時，根據該故障位址之一對應位至夕 邏 元件其中之

   7〇61-4544-PF(N);ahddub.ptd 544688 六、申請專利範圍 一電流截斷電路，包括一截斷電路電流路徑，耦接於 該内部供應電位端點與一第二供應電路之間，並在特性化 該半導體記憶裝期間關閉該截斷電路電流路徑。 1 7.如申請專利範圍第1 6項所述之半導體記憶裝置， 其中： 該截斷電路包括一第三可程式元件，根據至少一援備 電路是否置換該至少一正常記憶單元予以程式化；以及 當該第三可程式元件指示該至少一正常記憶單元未被 至少一援備電路置換時，關閉該截斷電路電流路徑。 1 8.如申請專利範圍第1 7項所述之半導體記憶裝置， 其中= 該第三可程式元件形成一第三可程式電流路徑，耦接 於該第一供應電位與該第二供應電位之間；以及 該截斷電路用以在特性化該半導體記憶裝期間關閉該 第三可程式電流路徑。 1 9 .如申請專利範圍第1 6項所述之半導體記憶裝置， 其中： 該截斷電路包括一探針墊，用以在特性化該半導體記 憶裝期間接收一外部應用電位。 2 0 .如申請專利範圍第1 6項所述之半導體記憶裝置， 其中： 在選擇性程式化該可程式元件之前執行該半導體記憶 裝置之特徵化。

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