TW540262B - Nanolaminated thin film circuitry materials - Google Patents

Description

540262 A7 五、發明說明（1 ) 本發明有關於用以形成包括雷阳 ^ 紙匕祜冤阻态與電容的電路之膜 薄疊層與製造此結構的方法。 [發明背景] 將印刷電路微型化-直為業者所關注的課題。於使用 中的大多數印刷電路板中，電路微跡以傳統方法印製，特 別是以光阻技術。附加的元件諸如電容與電阻器經常以人 工或自動插件來供應分離的元件而谭接於印刷電路上，這 些元件佔據了印刷電路板的“實質部位（reaies論)，，並 可能難以或太昂貴地用於電路板上。 因此，提出了許多結構例如電容和/或電阻元件採用 製電路的方法提供電路微跡。此種結構例子見於，如美國 Nos. 5?07M69 ； 5,155,655 ； 5,161,086 ； 5,261,153 ； 5,347,258和5,466,892，這些技術合併於此作為參考。典 型的，夕數此類結構為與電介質材料疊層以形成多層印刷 電路板。 本發明有關於生成薄膜的方法、提供電容與電阻器之 製電路璺層結構以及由此形成之薄膜電路疊層結構。 [發明概要] 本發月為有關笔微璺層結構（nan〇laminated structures) 形成被動電子原件，包括電容和電阻器和製造提供電容和 電阻器之電路疊層。在最簡單的形式中，本發明之疊層包 括電阻材料層和電介質材料層。更妤，疊層包括交替與二 或多層電介質材料層一起形成之三或更多層電阻材料層。 此種疊層可連接成電連接以形成電容和電阻器。 Ϊ紙張尺度適用中關家標準（CNS)A4規格⑽x 29 91677 ί , ^-------- ---------線 (請先閱讀背面之注咅？事項再填寫本頁) 540262 A7 -----____ 五、發明說明（2 ) ---- [附圖說明] 第1圖是依據本發明的電路以形成結構包括電容和電 阻器的疊層橫斷面圖。 (請先閱讀背面之注意事項再填寫本頁) 第2圖是依據本發明的電路更複雜疊層的橫斷面圖， 以形成包括電容與電阻的結構。 第3圖是七層疊層結構沈積於支撐基材上的橫斷面 圖，其豐層結構可用於形成第2圖的結構。 第4圖是第3圖疊層的部份橫斷面圖，其疊層的一側 製成電路。 第5圖是豐層結構的部份橫斷面圖，其在第*圖的電 路側有電阻材料層，·此側嵌入電介質材料；且支撐基材被 剝離。 第6圖是疊層結構的部份橫斷面圖，其疊層另一側為 電路；疊層該側的電阻材料製成圖樣，且此侧嵌入電介質 材料。 第7圖為疊層的橫斷面圖，可用於形成包括多重電阻 器與電容串聯之電阻/電容（RC)網路。 經濟部智慧財產局員工消費合作社印製 第8圖為第6圖疊層的橫斷面圖，其中電阻材料層製 成圖樣形成分離的電阻材料嵌片。 第9圖為第7圖疊層的橫斷面圖，其中分離的電阻材 料層嵌片嵌入電介質材料。 第10圖為第8圖疊層的橫斷面圖，其中導電材料層作 成圖樣以形成電阻器/電容元件。 [元件符號之說明] W577 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 540262 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 ) 10 疊層 12 電介質材料 21a至21d電阻材料層 23a，23b電容通道 24a至24b電鍍連接機 29 電介質材料 6〇 金屬箔 62 電阻材料層 [較佳具體例的詳細說明] 本發明有關於薄膜電路 「電介質」材料。察知這三個名詞與電阻連續有關，就本 發明目的而言，「導電」材料電阻低於電阻材料。電阻質材 料的電阻值介於約1ΜΩ /平方與〇 i Ω /平方之間，較好是 介於約100kD/平方與1Ω/平方之間，最好是介於約i〇k Ώ/平方與10 Ω/平方之間。在此處的電介質材料用於分開 電阻類導電元件，在其導電區間内無電子，並使其較此處 所定義的電阻質材料具有較高之電阻。 為了易於說明，將先說明製成電路的結構再依序描述 製造此結構的方法。 第1圖表示，依據本發明之三層疊層10,疊層1〇製 成電路以提供電容與電阻器。此簡單的疊層包括二層電阻 材料11其間夾著一層電介質材料12,於此疊層結構中， 顯示電阻材料層11圖樣化後形成分離的電阻材料喪片，電 連接點13a-d提供在電阻材料層嵌片11之外表層。電連接 私紙張尺度適用中國國家標準（CNS)A4規格⑵Ό x 297公爱） 11 電阻材料 13a至13d，14電連接點 22a至22c電介質材料層 23c ’ 23d電路通道 28 鋁薄片支撐 電介質材料 電介質材料層 30 61 其併有「導電」、「電阻和 ------—,—^------------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 540262 A7 ------------ 五、發明說明（4 ) 點14代表有鍍料的連接孔。 電連接點13a與13b提供垂直通過疊層10的電通道， 其功能作為電容，電荷被保留在電介質材料12的兩側。 電連接點14提供水平通過電阻層嵌片u的電通道， 此通路的功能為電阻器。 電連接點13c與13d提供電通道，其功能為電容（垂直 通過疊層）與電阻串聯（垂直通過電阻層嵌片）。 較好，本發明的疊層為三或更多層電阻材料層，與兩 或更多層面介質材料層。如第2圖所介紹為由七層疊層2〇 所形成（包括4個電阻材料層21心(1與3個電介質材料層 22a-c交替形成）。外在電阻材料層2U和21d如說明所示 作成圖樣以形成分離的電阻器嵌片。此處要注意第丨圖的 結構和第2圖的結構皆不具充分機械強度而無法不具支撐 物。這兩種結構必須以例如電介質材料支撐如隨後第6圖 所說明。 電連接點23a與23c在電阻材料層21a之嵌片外表 面，及電連接點23b和23d位在電阻材料層21d嵌片的外 表面’提供電容的電通道。電通道23&至23b為簡單的電 谷通道。内部電阻材料層21b和21c在導電區具有自由電 子’其功能為電偶極，因此相對於第1圖中13a至13c的 通路，可加強電容器通路23a至23b的容量。電通道23c 至23d的功能為串聯電容與電阻器。 電連接點24a至24b代表具有鍍層連接孔（plated via holes)。電連接點24a形成電阻通道其經過兩個電阻材料 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I ^--------I ---.-----線 (請先閱讀背面之注意事項再填寫本頁) 540262 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（5 ) 層21b和21c。電連接點24b形成電阻通道，僅通過電阻 材料層21b。假定連接點24a及24b之水平距離相等，則 通道24b的電阻值大於24a的電阻值。 本發明的疊層較好的製造法為以氧化化學氣相沈積 (CC VD)及/或以控制大氣氧化化學氣相沈積（caccvd)依 序沈積電阻材料層和電介質材料層。以CCVD沈積材料已 闡述於美國專利編號5,6525〇21和美國專利申請編號 08/691，853，上述技藝併於此供參考。以CACCVD沈積材 料已闡述於美國專利編號09/067,975，此技藝併於此供參 考。CACCVD較好用於沈積具有高氧化電位的材料，例如 零價銅。電介質材料層沈積形成薄層電容結構闡述於美國 專利編號09/283,100，其併於此供參考。 電阻質材料沈積形成薄層電阻結構闡述於美國專利編 號09/198,954，併於此供參考。 上述所參考的專利和申請案說明多樣的材料可以 CCVD及/或CACCVD沈積，且可能提供導電材料層、電 阻材料層和電介質材料層且全部的此類材料可用以形成本 發明結構。此處，藉舉例說明，本發明將先利用二氧化矽 作為電阻質材料舉例說明，如前述及的美國專利編號 09/283,⑽所示。又，藉舉例說明，本發明主要利用U摻雜 氧化石夕之麵作為電阻材料加以說明，如美國專利申請號 09/198,954所述。此專利申請案說明在使用摻雜微蝴 如，0.5至5Wt%)電介質材料例如二氧化矽之鉑時，材料變 成具電阻，其電阻值高低與摻雜電介質雜質材料的量高产 ^紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱）' — — I1IIIIIIII1 ·11111 —ί r- f I —i 1111 (請先閱讀背面之注意事項再填寫本頁) 540262 A7

540262 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（7 ) 光阻劑藉暴露至圖樣光化照射而生成圖樣，於標準光顯影 技術顯影。雖然層21a冑“具電阻的”，其足夠的導電性 而可能鍍銅。發現此種電鍍可完成材料達到丨百萬歐姆。 電鍍後’除去其餘的阻劑，留下如第4圖所示的電連接點 23a 和 23c 〇 其次，如第4圖所示，電阻材料層21a成圖樣形成分 離的电阻材料21a之肷片，為達成此，施用另一種光阻劑， 暴路至圖樣光化照射而生成圖樣，並顯影。接著蝕刻電阻 材料層21a。雖然此處說明的電阻材料層2U為摻雜二氧 化矽的鉑，為貴重金屬，其仍可蝕刻且較好藉上述參考資 料美國專利申請號09/198,954所教示的剝離蝕刻技術。 CCVD-沈積之摻雜二氧化矽的鉑為多孔性的可使二氧化 石夕的银刻劑滲透入摻雜二氧化矽的鉑層21a。剝蝕摻雜二 氧化矽的鉑層21a與底下的二氧化矽層22a的介面。蝕刻 在氧化矽層22a明顯蝕刻之前中斷。進行剝離蝕刻之適宜 二氧化矽之蝕刻劑，包括氟硼酸和二氟氫銨。 豐層與銘薄片支撐物28相反側被嵌入電介質材料 29，例如未硬化態之玻璃纖維/環氧化物預浸潰體，且此 材料接著硬化該電介質材料以支撐薄疊層結構。此時，銘 薄片支撐物28剝離以暴露電阻材料層21d。圖樣電鍍電連 接點23b、23d以及圖樣化電阻材料層21d以形成電阻材料 的分離嵌片之方法對疊層另一側重複進行。疊層此侧接著 散入電介質材料30生成如第6圖所說明的結構。 典型的，第6圖的多重結構以電介質材料層堆層，例 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — I!!! — ! - ! !1 訂，Ί I J>— I I I - (請先閱讀背面之注意事項再填寫本頁) 540262 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（8 ) 如於多層印刷電路板之層29和30。 第2圖和第6圖結構之依序層後與其他結構，例如與 純線路層一起堆疊形成多層印刷電路板，形成及電鍍例如 第2圖以24a-b所述之連接孔。因為此為習知製程，此處 不再介紹。 需要精確的良好處理以形成電鍍盲接連接孔2仆（第2 圖），其部份伸入，但不全然進入毫微疊層結構。此精確度 可採用精密控制能量使用雷射穿孔。或者；可二氧化矽的 蝕刻劑如氟硼酸和二氟氫銨等蝕刻劑對摻雜二氧化矽的鉑 /二氧化矽疊層定時的蝕刻而形成。藉由控制條件，例如 時間和溫度，可達成穿過所需層數的蝕刻深度。 雖然已於前段中所說明提供不同深度的連接孔以連接 不同電阻材料層，而提供如第2圖具體例所示的在單薄膜 結構内提供明顯不同的電阻，但既定層厚度形成連接孔所 需的精密度可能很難以得到精確的深度，且可能非必要。 在多層印刷電路板中，多重電阻器/電容疊層與多重印刷 電路微跡’一般將壓層在一起。如此，可最方便地在多層 印刷電路板的不同疊層中提供顯著不同的電阻和電容。 電阻材料層的電阻值不僅可如前述改變雜物量而變， 亦可藉改變數層沈積厚度而變。同樣的，電介質材料層之 厚度、化學組成等亦可變化而控制如電介質材料層的介電 質常數、損失度等因素。 為幫助由支樓基材移移疊層，宜於沈積電阻材料層 21 d前’以CACCVD沈積非常薄的鋼層，例如介於約 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） — — — — — — — — — — — —— - I I I I I 1 I * I I ! I I I I I (請先閱讀背面之注咅心事項再填寫本頁) 540262 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（9 ) 至2000宅微米厚。如第5圖般剝離支撐物28後，在電連 接點23b ’ 23d電鍍圖樣之前或之後，銅層可以「快速餘刻」 剝離。 如第1圖所示，介於電連接點13c與13d間的電通路 是電阻/電容（RC)通路，其中電阻器與電容串聯。此通路 在電路中為重要的。 於第7圖說明形成RC網路之疊層其中多重的電阻器 元件與電容元件串聯。此疊層包括金屬箔6〇，其上面沈積 了厚度介於約10至750毫微米之電介質材料層61及厚度 介於約10至250毫微米之電阻材料層62。電介質材料層 以金屬或非金屬氧化物較佳，以二氧化矽更佳。電介質材 料層可以前述CCVD沈積，但也可以其他已知的沈積技藝 沈積，例如以網印印刷。當使用有些沈積方法（如網印印刷） 時，電阻質和電介質層可厚至數微米甚至25微米。電阻材 料層以摻雜二氧化矽的鉑較佳，但也可為薄金屬層，例如 鎳或鋼其電阻與材料厚度有關。再者，電阻材料可以CcVD 或CACCVD沈積，但也可以使用其他已知的沈積方法。 薄電阻材料層6 2作成圖樣形成電阻材料的分離嵌片 62a ’以如第8圖所示之光阻劑處理較佳。假如電阻材料層 為摻雜二氧化矽的鉑，其可藉前述剝離蝕刻技藝作成圖 樣。如鎳或銅的薄金屬層係藉習知蝕刻劑作成圖樣。 電阻材料的嵌片也能以選定的沈積程序形成，其僅沈 積於電介質材料層的選定部份。例如，在印刷圖樣上使用 催化劑於電介質材料層，且以無電電鍍沈積程序生成薄金 ‘紙張I度適財_家標準（CNS)A4規格（210 X 297公釐） I--------------裝-------—訂.’f--)-----緣 (請先閱讀背面之注意事項再填寫本頁) 540262 經濟部智慧財產局員工消費合作社印製 A7 —--- - B7_ ___ 五、發明說明（10 ) 屬電阻層。 電阻材料之嵌片也可藉網印、噴墨列印或其他程序， 印刷在電介質材料層的選定部份上含有金屬的聚合物、金 屬糊和其他可印製的材料而成形，該其他可印製之材料在 硬化或處理後至少部份導電。 其次’如第9圖所示，電阻材料嵌片62嵌入電介質材 料層63如預浸體。此電介質材料層硬化形成剛性支撐層。 其後’如第10圖所示，箔60以習知光阻劑技藝圖樣 化而形成電連接微跡60a及60b。於微跡60a與60b間形 成電通路組合電容60a至62a加上62a至60b加上電阻通 至 62a 〇 形成不同電阻和電介質疊層的沈積條件列於下列實 例。 實例1 如下在SiTiPt基材上交替沈積銘和二氧化石夕層： 首先以超音波混合0.625克的Pt-ac-ac和84毫升的甲 苯製備鉑沈積的溶液。加入384毫升的MeOH至此混合物 中以生成含具0.33 wt%乙醯化丙酮酸鉑（II)、19.30wt%甲苯 和80.37wt°/〇甲醇之前驅物。 二氧化矽溶液以混合12.25克的TEOS與6.65克異丙 醇和240克丙烷以生成含〇.87wt%的四乙醯氧基矽氧烷、 7.76wt%異丙醇和91.37wt%丙烷之前驅物混合物。

SiTiPt基材首先以二氧化矽溶液經由CCVD使基材移 經火焰而塗佈。前驅物流速為3毫升/分鐘塗佈塗料以火 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公爱)" 10 ^77 --------------裝-------—訂---,-----壤 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 540262 A7 _____ B7 五、發明說明（11 ) 焰溫度800°C作用30秒。當沈積二氧化矽後，使用鉑前驅 物使用CCVD塗佈在二氧化矽上且移動基材通過火焰。鉑 前驅物施用流速2毫升/分鐘，以火焰溫度550°C作用15 秒。這些塗佈交互應用總計各有14個塗層與隨後塗佈之二 氧化矽塗層總計29層。每一層沈積厚度介於5至i〇〇 nm。 濺射金於多層薄層上形成電極。4·45平方毫米片的電容以 數位電容計測量得為1.83 nF。 實例2 如下於玻璃基材上沈積翻和二氧化梦交替層： 首先以超音波混合0·625克的Pt-ac_ac和84毫升的甲 苯製備鉑沈積溶液。加入384毫升MeOH至混合物中以生 成，含0.3 3wt°/〇乙醯化丙酮酸鉑（π)、i9.30wt%甲苯和 80.37wt%甲醇之前驅物。 二氧化矽溶液之製備為混合12.25克的TEOS與6.65 克異丙醇和240克丙烷以生成含〇.87wt%的四乙氧基石夕 烧、7.76wt%異丙醇和91.37wt%丙烧之前驅物混合物。 玻璃基材首先以經由CCVD使用鉑溶液利用基底移動 經過火焰而塗佈。前驅物流速為2毫升/分鐘以火焰溫度 550 C作用1 5秒。當沈積鉑之後，使用二氧化矽前驅物以 CCVD塗佈在鉑上且移動基材經過火焰。二氧化矽前驅物 施用流速3毫升/分鐘以火焰溫度800°C作用30秒。這些 塗佈交互應用，總計各14個塗層，與隨後塗佈之鉑總計 29層。每一層的沈積厚度介於5至1〇〇 nm。 實例3 ——-----------裝-------—訂---》-----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）

TT 91677 540262 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12 )

Pt/Si02電阻材料層以CCVD沈積在聚醯亞胺上，使用 的條件如下： 溶液製備： 1.23g鉑（COD) 259ml甲苯 0.43gTEOS(1.5wt% 矽於甲苯） 1 5 0 g丙烧 沈積條件： 溶液流速：3亳升/分鐘 沈積時間：〜18分鐘對5吋X6吋基材 通過數： 6

沈積溫度：550°C 電流 3.0安培 尖端氧氣流速：〜2900毫升/分鐘 上述沈積條件所述的樣品產生電阻值〜17歐姆每平 方。 此為含2.5wt%Si02之65%濃縮溶液的範例。可改變的 變數包括鉑（COD)的量和按比例添加達100%溶液濃度之 TEOS(例如，1.89 克鉑（COD)和 0.65 克 TEOS(1.5 wt% Si)) 和可加入以改變最終重量％ Si02之TEOS量（典型上對此專 案使用 0.5-1.5 wt%) ---------------裝-------—訂---------緣 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 9T577

Claims (1)

1. 罘89122645號專利申請案 申請專利範圍修正t (91年12月16曰 一種多層疊層，係用以形成薄層 寸曰扪包各、電阻器或其 、、且成’該疊層包括至少兩層電阻材料和在該兩層電阻 材料層之間的電介質材料層’其中該電阻材料層厚度 介於U)至250毫微米之間且該電介質層厚度介於1〇 至750毫微米之間，並且該疊層各側上的電阻材料層 作成圖樣以形成分離的電阻嵌片。 2·如申請專利範圍第1項之多層疊層 層電阻材料層交互有至少兩層電介 3·如申請專利範圍第1項之多層疊層 層具有不同電阻。 4·如申請專利範圍第1項之多層疊層 料之連接孔，各與該電阻材料層的 提供電阻通道。 經濟部中央標準局員工福利委員會印製 ，其中至少具有三 質材料層。 ，其中該電阻材料 ，係具有多個有鍍 選定部份電連接， ，其中該電阻材料 ，其中該電介質材 ，其中該電介質材 氣相沈積及/或控 5·如申請專利範圍第1項之多層疊層 層包括摻雜電介質材料的麵。 6·如申請專利範圍第$項之多層疊層 料層包括二氧化矽。 7·如申請專利範圍第1項之多層疊層 料層及該電阻材料層係以氧化化學 制氣壓氧化化學氣相沈積而形成。 張尺度適？準（CNS) Α4ϋ (2iG χ297公髮） 91677 540262

   8·申5月專利範圍第1項之夕感田昆甘士务 乐1員之多層璺層，其中在該疊層另一 弘阻材料後片具有電連接點，而在相對電阻材料 耿片之間通過該疊層提供電容通道。 申明專利範圍第1項之多層疊層，其中該至少兩芦電 阻材料層為氣相沈積。 ^電 10.如申請專利範 田 甘士叫 “ 吗乐1項之多層璺層，其中該至少兩屛 電阻材料層為網印印刷。 9 η·如申請專利範圍第1項之多層疊層，其中該至少兩層 電阻材料層位在選定區域。 種形成可提供電容電通道和電阻電通道的結構之方 法，該方法包括·· 於基材上沈積電阻材料的第一外層厚度介於丨0至 250毫微米之間， 在其上沈積電介質材料層，厚度介於10至750毫 微半之間， 視情況在其上交互沈積各層厚度介於1〇至25〇毫 經濟部中央標準局員工福利委員會印製 微米間的電阻材料層與各層厚度介於10至750毫微米 間的電介質材料層， 沈積私阻質材料的第二層外層厚度，介於10至250 毫微米， 在該電阻材料第二層外層作圖樣以形成電阻材料 嵌片及提供電連接至該電阻材料嵌片， 該電阻材料第二層外層疊層為疊層支撐的電介質 本紙仏度刺㈣目Α4祕（210 X 297公釐)-* -- 2 91677 54〇262 H3 材料， 從該第一層外層移除該基材， 將該電阻材料的第一層夕 材料嵌片和提供電連接至該電阻成電阻 耿片：在該疊層的相對側提供電容的電連接通二材： 電阻質以形成電阻電通道水平通過該疊層的 13.如申請專利範圍第12項之方法，其 阻材料層和沈積至少二層電介質材料層。層電 14·如申請專利範圍第12項之方法，1 通道之_雷、查你M & 士 /、中幵/成水平電阻電 、之該電連接點為有鍍料之連接孔。 15.-種多層疊層’係用以形成薄層電容、電阻或其… 該豐層包括至少一層電阻材料層和至少一層電介質材 料層，其中該電阻材料層為小於一微米厚的薄層。 6.如申請專利範圍第15項之多層疊層，纟曰 料層為薄層。 电^丨貝材 其申該電介質材 其t該電介質材 其中該電阻材料 17·如申請專利範圍第16項之多層疊層 料為氧化物。 18. 如申請專利範圍第17項之多層疊層 料為Si02。 19. 如申請專利範圍第17項之多層疊層 層係以網印印刷。 2〇·如申請專利範圍第15項之多層疊層，其中該電阻材料 本紙張尺度適用中國國家標準（CNS) A4規格（210 x 297公釐） 91677 540262 H3 層係以氣相沈積。 21. 如申請專利範圍第15項之多層疊層，其中該電阻材料 層係經印刷。 22. 如申請專利範圍第15項之多層疊層，其中該電阻材料 層係在選定的區域。 23. 如申請專利範圍第15項之多層疊層，更進一步包括導 電材料層。 24. 如申請專利範圍第23項之多層疊層，其中該電介質材 料層係介於該電阻材料層和讓導電材料層之間。 25·—種形成具有串聯電阻和電容的多層薄層電通道之方 法’該方法包括， 提供導電材料層， 在該導電材料層上沈積電介質材料層， 使該電介質材料層上產生電阻材料嵌片，及 使該導電材料層作成圖樣成導電微跡以在一對電 微跡中的第一和第二電微跡間形成電阻器/電容之電 通道， 經濟部中央標準局員工福利委員會印製 各遠電阻器/電容電通道由導電微跡穿過該電介 質材料層至作為電容之該電阻器嵌片，穿過作為電阻 益之該電阻器嵌片，和自該電阻器嵌片穿過該電介質 材料層至作為電容第二導電微跡。 26·如申明專利範圍第25項之方法，其中該電阻材料層厚 度為10至250 ¾微米之間且該電介質層厚度為至 750毫微米之間。 4紙標準YcNS) A4規格（210 X 297公釐）----* 4 91677 540262 H3 27·如申請專利範圍第25項之 括推雜電介質材料的令該電阻材料層包 28=請專利範圍第25項之方法，^ 包括二氧化矽。 八T该电介質材料層 29·-種提供多層導體電阻 的第一和第-带 …構，包括，提供數對 片層，和奸^路微跡層，電阻材料嵌 和插入該數對電路微跡 之電介皙妊袓奸 』和^包阻材料嵌片之間 "貝材枓’糟以於該多對之 間形成電阻器/電容電通過 卜微跡之 該雷八併u 各此弟一導電微跡穿過 卜質材料層至通道自作為電容之 作為電阻器之該電阻後片’且自該電阻器嵌段穿 3。：二:2 =至作為電容之第二導電微跡。 甲明專利靶圍弟29項之結構， 声 ，、中該電阻材料層厚 度為至25〇毫微米之間且該電介質層厚度為1〇至 75〇耄微米之間。 31.如申請專利範圍第29項之結構，其中該電阻材料層包 括摻雜電介質材料的鉑。 經濟部中央標準局員工福利委員會印製 32·如申請專利範圍第29項之結構’其中該電介質树料層 包括-氧化砍。 本紙張尺度適用中國國家標準（CNS) A4規格（210 x297公釐） 5 91677