KR100745392B1 - 미소 적층된 박막 회로 재료 - Google Patents

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Abstract

미소적층체(nanolaminates)는 저항체의 층과 유전체 층을 교대로 증착, 예를 들어 연소 화학 기상 증착(combustion chemical vapor deposition; CCVD)함으로서 형성된다. 외부 저항체 층들은 패터닝되어 저항체의 개별 패치들(patches)을 형성한다. 적층체의 마주보는 측부상의 저항체의 마주보는 패치들 간의 전기적 경로는 캐패시터로 작용한다. 전기적 경로들은 레지스터(resistor)로 작용하는 저항체 층들을 수평으로 관통하며, 저항체 층들은 도금된 비아 홀(via hole)에 의하여 연결될 수 있다.
미소적층체, 캐패시터/레지스터

Description

미소 적층된 박막 회로 재료{Nanolaminated thin film circuitry materials}
도 1은 캐패시터와 레지스터를 포함하는 구조체를 형성하기 위하여 본 발명에 따른 회로화된 단일 적층체의 횡단면도.
도 2는 캐패시터와 레지스터를 포함하는 구조체를 형성하기 위하여 본 발명에 따른 회로화된 보다 복합적인 적층체의 횡단면도.
도 3은 도 2의 구조체를 형성하는데 유용한, 지지 기판 상에 증착된 7개 막의 적층 구조체의 횡단면도.
도 4는 적층 구조체의 일부가 회로화된 도 3의 적층체의 부분 횡단면도.
도 5는 도 4의 회로화된 부분상의 저항체 층이 패터닝된 적층 구조체의 부분 횡단면도로서; 회로화된 부분은 유전체 내에 매립되고, 지지 기판은 벗겨진 상태를 도시함.
도 6은 적층 구조체의 다른 부분이 회로화된 적층 구조체의 부분 횡단면도로서; 적층체의 이 부분상의 저항체는 패터닝되고, 이 부분은 유전체 내에 매립된 상태를 도시함.
도 7은 캐패시터와 직렬 상태인 다수의 레지스터를 포함하는 레지스터/캐패시터(RC) 네트워크를 형성하는데 유용한 적층체의 횡단면도.
도 8은 저항체 층이 패터닝되어 개별 저항체 패치를 형성한 도 6의 적층체의 횡단면도.
도 9는 개별 저항체층 패치들이 유전체 내에 매립된 도 7의 적층체의 횡단면도.
도 10은 레지스터/캐패시터 소자들을 형성하기 위하여 도전체 층이 패터닝된 도 8의 적층체의 횡단면도.
본 발명은 레지스터와 캐패시터를 포함한 전자 회로를 형성하기 위하여 사용된 박막 적층체 및 그 구조체 제조방법에 관한 것이다.
인쇄 회로 소형화에 계속적인 관심이 있다. 사용중인 대부분의 인쇄 회로 기판에서, 회로 트레이스는 일반적인 방법들, 특히 포토레지스트 기술에 의하여 인쇄된다. 캐패시터들 및 레지스터들과 같은 주변 소자들은 개별 소자들로 자주 제공되며, 수동 또는 로봇을 이용한 방법으로 인쇄 회로 상에 납땜된다. 이들 소자들은 인쇄 회로 기판 상에서 "면적(real estate)"을 차지하며, 기판에 부착하는데 어렵거나 고비용일 수 있다.
따라서, 회로화 공정에 의하여 캐패시터들 및/또는 레지스터들과 같은 소자들이 회로 트레이스와 함께 제공되는 구조체가 제안되어 왔다. 이러한 구조체의 예 들이 미국특허 제 5,079,069 호, 제 5,155,655 호, 제 5,161,086 호, 제 5,261,153 호, 제 5,347,258 호 및 제 5,466,892 호에서 나타나며, 이들 특허의 각 기술들은 이하에서 참고적으로 설명된다. 전형적으로, 다수의 이러한 구조체들은 유전체와 함께 적층되어 다층 인쇄 회로 기판들을 형성한다.
본 발명은 캐패시터와 레지스터를 제공하는 얇고, 회로화된 적층 구조체 형성 방법 및 그로부터 형성되는 박막의 회로화된 적층체(laminates)에 관한 것이다.
본 발명은 캐패시터와 레지스터를 포함하는 수동(passive) 전자 소자들을 형성하기 위한 미소적층된 구조체 및 캐패시터와 레지스터를 제공하는 회로화된 적층체에 관한 것이다. 그 가장 간단한 형태에서, 본 발명에 따른 적층체는 저항체 층과 유전체 층을 포함한다. 바람직하게는, 적층체는 2개 이상의 유전체 층과 교호적인 3개 이상의 저항체 층을 포함한다. 이러한 적층체는 캐패시터와 레지스터를 형성하기 위하여 전기적 접속부(connects)에 연결될 수 있다.
본 발명은 "도전체", "저항체" 및 "유전체"를 설명하는 박막 회로에 관한 것이다. 본 발명이 목적을 위하여 이들 3개의 재료가 저항성의 연속체 상에 놓여진다는 사실을 이해하면, "도전체"는 저항체보다 작은 저항율(resistivity)을 갖는다. 저항체는 약 1㏁/단위면적(square) 내지 약 0.1Ω/단위면적의 표면저항(sheet resistance)을, 바람직하게는 약 100㏀/단위면적 내지 약 1Ω/단위면적의 표면저항을, 가장 바람직하게는 약 10㏀/단위면적 내지 약 10Ω/단위면적의 표면저항을 갖는다. 유전체, 특히 여기서 레지스터의 도전성 소자를 분리하는 재료로 사용되는 유전체는 그들의 전도띠 (conduction band) 내에 전자를 갖고 있지 않는 재료이며, 본 명세서 내에서 한정한 바와 같이 저항체의 저항률보다 큰 저항률을 갖는다.
설명의 간단함을 위하여, 회로화된 구조체가 처음에 설명될 것이며, 그 구조체의 제조방법은 후에 설명될 것이다.
본 발명에 따른 3층 적층체(10)가 도 1에 도시되어 있으며, 적층체(10)는 캐패시터와 레지스터를 제공하기 위하여 회로화되어있다. 이 간단한 적층체는 유전체층(12)을 사이에 위치시키는(sandwich) 2개의 저항체 층(11)을 포함한다. 이 적층 구조체에서, 저항체 층의 개별 패치들(patches)을 형성하기 위하여 저항체 층(11)이 패터닝된 후를 도시한다. 전기적 접속부들(13a-13d)이 저항체 층(11) 패치들의 외부 표면상에 제공된다. 전기적 접속부들(14)은 도금된 비아 홀(via hole)로서 나타낸다.
전기적 접속부들(13a 및 13b)은 캐패시터로 작용하는 적층체(10)를 수직으로 관통하는 전기적인 경로를 제공하며, 전하는 유전체층(12)의 각 측부상으로 당겨진다.
전기적 접속부(14)는 저항체 층(11)의 패치들을 수평으로 관통하는 전기적인 경로를 제공하며, 이 경로는 레지스터로 작용한다.
전기적 접속부들(13c 및 13d)은 레지스터(저항체 층 패치들을 수평으로 관 통)와 직렬 상태의 캐패시터(적층체를 수직으로 관통)로 작용하는 전기적 경로를 제공한다.
바람직하게는, 본 발명에 따른 적층체는 3개 이상의 저항체 층과 2개 이상의 유전체 층을 갖는다. 3개의 유전체 층들(22a-22c)과 교호적인 4개의 저항체 층들 (21a-21d)을 포함하는 7개 층의 적층체(20)로부터 형성된 회로가 도 2에 도시되어 있다. 외부 저항층들(21a 및 21d)이 개별 레지스터 패치들을 형성하기 위하여 패터닝된 것으로 도시되고 있다. 여기서 독립적인 구조로 되기 위하여(free-standing) 도 1의 구조체와 도 2의 구조체가 충분한 기계적인 강도를 갖지 않고 있다는 것이 주목될 것이다. 이들 양 구조체는 예를 들어, 도 6과 관련하여 후술하는 바와 같은 유전체로 지지되어야만 한다.
저항체 층(21a)의 패치들의 외측 표면 상의 전기적 접속부들(23a 및 23c) 및 저항체 층(21d)의 패치들의 외측 표면 상의 전기적 접속부들(23b 및 23d)은 캐패시터 전기적 경로들을 제공한다. 전기적 경로(23a 내지 23d)는 단일의 캐패시터 경로이다. 내부 저항체 층들(21b 및 21c)은 도전띠 내에 자유 전자를 가지며 쌍극자 (dipoles)로 작용하여, 그로 인하여 도 1 내의 경로(13a 내지 13c)에 관하여 캐패시터 경로(23a 내지 23b)의 캐패시턴스가 향상된다. 전기적 경로(23a 내지 23d)는 직렬 형태의 캐패시터와 레지스터로 작용한다.
전기적 접속부들(24a-24d)은 도금된 비아 홀들로 나타낸다. 전기적 접속부들 (24a)는 2개의 저항체 층들(21b 및 21c)을 통하여 지나가는 저항성 경로를 형성한다. 전기적 접속부들(24b)은 저항체 층(21b)만을 통하여 지나가는 저항성 경로를 형성한다. 전기적 접속부들(24a 및 24b)의 동일한 수평 간격을 가정하면, 24b 경로의 저항은 24a 경로의 저항보다 크다.
설명한 저항성 경로들 사이의 저항률의 차이는 변화하는 저항률의 저항체 층의 사용을 통하여 향상될 수 있다. 예를 들어, 저항체 층(21b)은 저항체 층(21c)의 저항률보다 큰 크기 정도의 저항률을 갖는다. 그 밖에, 동일 수평 거리를 가정하면, 24b 경로의 저항은 24a 경로의 저항보다 현저하게 크다.
본 발명의 적층체는 바람직하게는 연소 화학 기상 증착(CCVD) 및/또는 제어된 대기 연속 화학 기상 증착(CACCVD)에 의한 저항체 층들과 유전체 층들의 연속적인 증착에 의하여 제조된다. CCVD에 의한 재료의 증착은 미국특허 제 5,652,021 호 및 미국특허출원 제 08/691,853 호에서 설명되며, 각 기술은 여기서 참고적으로 설명된다. 바람직하게는 CACCVD는 0가(zero valence) 구리와 같은 높은 산화 전위 (oxidation potential)을 갖는 재료의 증착을 위하여 사용된다. 박막 캐패시터 구조체 형성을 위한 유전체 층의 증착은 미국특허출원 제 09/283,100 호에서 설명되며, 이 기술은 여기서 참고적으로 설명된다.
박막 레지스터 구조체 형성을 위한 저항체 층의 증착은 미국특허출원 제 09/198,954 호에서 설명되며, 이 기술은 여기서 참고적으로 설명된다.
위에서 언급한 특허 및 출원들은 CCVD 및/또는 CACCVD에 의하여 증착될 수 있으며 도전체 층을 제공할 수 있는 다양한 재료들을 설명하며, 저항체 층 및 유전체 층 그리고 이러한 모든 재료들은 본 발명에 따른 구조체를 형성하기 위하여 사용될 수 있다. 여기서, 설명을 목적으로 본 발명은 위에서 언급한 미국특허출원 제 09/283,100 호에서 설명한 유전체 재료로서의 실리카 사용에 관하여 주로 설명하기로 한다. 또한, 여기서 설명을 목적으로 본 발명은 위에서 언급한 미국특허출원 제 09/198,954 호에서 설명한 저항체 재료로서의 실리카가 도프된 플래티늄(silica-doped platinum) 사용에 관하여 주로 설명하기로 한다. 이 특허출원은 플래티늄이 실리카와 같은 최소 량(예를 들어, 0.5 내지 5 중량%)의 유전체로 도프될 때, 재료는 유전체 불순물(dopant)의 양에 크게 좌우되는 그 저항율을 갖는 저항체가 된다는 것을 설명한다. 따라서, 예를 들어, 실리카가 도프된 플래티늄 층들은 크기에 의해 달라지나 다수의 층들 내의 플래티늄의 실리카 함유량 변화에 의해서는 달라지지 않는 저항율을 갖는다. 실리카 및 실리카가 도프된 플래티늄은 일반적으로 CCVD에 의하여 증착된다. 그러나, 실리카 유전체 층들 및 실리카가 도프된 플래티늄 저항층을 주로 참고로한 본 발명의 설명은 제한하고자 하는 의도는 전혀 아니다.
유전체 층들과 저항체 층들을 형성하기 위한 대안적인 방법이 사용될 수 있다. 예를 들어, 스크린 프린팅(screen printing)은 인접한 층의 선택된 영역 상에 저항체를 증착하기 위하여 사용될 수 있다.
다음은 도 2의 구조체를 형성하는 한 방법의 설명이다. 설명된 방법의 가능한 변경 및 변화가 있다는 것을 본 기술분야의 숙련된 자들은 이해할 것이며, 설명된 방법은 예시적이며 결코 한정하려는 의도는 아니다.
CCVD 및 CCVD에 의하여 지지 구조체(28) 상에 층들을 연속적으로 증착함으로서 형성된 구조체가 도 3에 도시된다. 제한은 아니지만, 설명을 목적으로, 지지 구 조체(28)는 알루미늄 포일(foil)이다. 알루미늄 포일은 알루미늄 표면상에 자연적으로 형성된 매우 얇은 알루미늄 막으로 인하여 플래티늄과 같은 그 상부에 증착된 재료가 알루미늄에 대한 비교적 약한 점착력을 갖는다는 점에서 유리하다. 이 약한 점착력은 마지막 후속 공정 동안에 적층 구조체의 분리를 허용한다.
실리카가 도프된 플래티늄과 실리카의 교호 층들은 CCVD에 의하여 알루미늄 포일의 한 표면상에 증착된다. 이는 CCVD 플레임 어플리케이터(flame applicator)에 공급되는 전구체 용액(precursor solutions)을 교대로 사용하거나 또는 저항체와 유전체를 교대로 코팅하는 일련의 코팅 용액들을 연속적으로 코팅함으로서 이루어질 수 있다. 다른 증착 기술로 보다 두꺼운 층들이 가능할지라도, 저항체 층들은 전형적으로 두께가 약 10 내지 약 250 nm이며, 유전체 층들은 전형적으로 두께가 약 10 내지 약 750 nm이다.
그 뒤, 전기적 접속부(23a 및 23c)가 패턴 도금(pattern plating)에 의하여 저항체 층(21a) 상에 증착된다. 이 공정에서, 포토레지스트가 저항체 층(21a)에 도포되며, 포토레지스트는 패터닝된 화학 방사선(actinic radiation)으로의 노출에 의하여 패터닝되고, 표준 포토이미징(photoimaging) 기술로 현상된다. 비록 저항체 층(21a)이 "저항성"일지라도 이 층은 도전성으로서 구리로 전기 도금될 수 있다. 이러한 전기 도금은 최고 1 메가옴의 저항을 갖는 재료상에서 이루어질 수 있다. 전기 도금 후, 잔류 레지스트는 제거되며, 도 4에 도시된 바와 같이 전기적 접속부 (23a 및 23c)가 남게 된다.
다음으로, 저항체 층(21a)이 패터닝되어 도 4에 도시된 개별 저항체(21a)의 패치들이 형성된다. 이를 이루기 위하여, 다른 포토레지스트가 도포되며, 패터닝된 화학 방사선에 노출되고 현상된다. 그 후 저항체 층(21a)은 식각된다. 비록 여기서 저항체 층(21a)이 실리카가 도프된 귀금속 플래티늄으로 설명되었지만, 그럼에도 불구하고 저항체 층은 식각될 수 있으며, 바람직하게는 위에서 언급한 미국특허출원 제 09/198,954 호에서 설명한 제거(ablative) 식각 기술에 의하여 식각된다. CCVD 증착된 실리카가 도프된 플래티늄은 다공성으로서, 실리카용 식각 용액이 실리카가 도프된 플래티늄 층(21a)을 통하여 침투하는 것을 허용한다. 실리카가 도프된 플래티늄 층(21a)과 하부 실리카 층(22a) 사이의 계면은 열화(degraded)되며, 그 결과 실리카가 도프된 플래티늄은 제거된다. 식각은 실리카 층(22a)의 현저한 식각이 나타나기 전에 중지된다. 효과적인 제거 식각을 위하여 적합한 실리카 식각용액은 플루오르화 붕산 및 암모늄 하이드로겐 디풀루오라이드를 포함한다.
알루미늄 포일 지지체(28)의 일측과 마주보는 적층체의 일측은 그 후 유전체(29), 예를 들어, 경화되지 않은 형태의 섬유유리/에폭시 수지침투 가공재 (prepreg) 내에 매립되며(embedded), 얇은 적층 구조체를 지지하기 위하여 그 후, 이 재료는 경화되어 유전체를 경화시킨다. 이때, 알루미늄 포일 지지체(28)는 벗겨지며 저항체 층(21d)이 노출된다. 전기적 접속부들(23b, 23d)을 패턴 전기 도금하는 공정 및 저항체의 개별 패치들을 형성하기 위한 저항체 층(21d)의 패터닝 공정은 적층체의 다른 측부에서와 같이 반복된다. 적층체의 이 측부는 그 뒤 유전체(30) 내에 매립되어 도 6에 도시된 구조체를 만든다.
전형적으로, 도 6의 다수의 구조체들은 다층 인쇄 회로 기판 내에서 유전체 층, 예를 들어 층들(29 및 30) 내에서 층을 이룰 것이다.
다른 구조체와 함께 도 2 및 도 6 구조체의 연속 층들, 예를 들어 순수 회로 층들이 함께 적층되어 다층 인쇄 회로 기판을 형성한 후, 도 2에서 24a-24b로 도시된 바와 같은 비아 홀들이 형성되어 도금된다. 이 공정은 일반적인 것으로서, 여기서는 더 이상 설명하지 않는다.
미소적층된 구조체 내로 부분적으로 연장되지만 미소적층된 구조체를 관통하지는 않는 도금된 블라인드 비아 홀들(blind via holes: 도 2의 24b)을 형성하기 위하여 상당한 정밀도가 요구된다. 이 정밀함은 사용된 에너지의 정밀한 제어를 이용한 비아 홀의 레이저 드릴링에 의하여 제공될 수 있다. 대안적으로 블라인드 비아 홀들은 플루오르화 붕산 및 암모늄 하이드로겐 디풀루오라이드와 같은 실리카용 식각용액으로의 적정 시간의 식각에 의하여 실리카가 도프된 플래티늄/실리카 적층체 내에 형성될 수 있다. 시간과 온도와 같은 조건들을 제어함으로서 원하는 수의 층들을 관통하는 식각 깊이를 얻을 수 있다.
위의 문단에서 설명된 바와 같이 다른 수의 저항체 층들을 접속하기 위하여 깊이가 다른 비아 홀들을 제공하는 것이 도 2 실시예에서와 같이 단일 적층 구조체 내에 현저하게 다른 저항을 제공하기 위하여 유용할 수 있지만, 층의 얇음이 주어지면 정확한 깊이에 대한 비아 홀 형성에서 요구되는 정밀도는 어려울 것이며 불필요할 수 있다. 다층 인쇄 회로 기판에서, 다수의 인쇄된 회로 트레이스와 함께 다수의 레지스터/캐패시터 적층체는 일반적으로 함께 적층된다. 따라서, 다층 인쇄 회로 기판 내의 다른 적층체 내에 현저하게 다른 저항과 캐피시턴스를 제공하는 것 이 가장 일반적일 수 있다.
상술한 바와 같이, 저항체 층의 저항율은 식각 용액 레벨에 의해서 뿐만 아니라 여러 층의 증착 두께에 의하여 변화될 수 있다. 마찬가지로, 유전체 층의 두께, 화학 성분 등도 유전체 층의 유전 상수, 손실 등과 같은 요소들을 제어하기 위하여 변화할 수 있다.
지지 기판으로부터의 적층체 제거를 용이하게 하기 위하여 저항체 층(21d)을 증착하기 전에, 예를 들어 약 50 내지 약 2,000 nm 두께의 매우 얇은 구리층을 CACCVD에 의하여 증착하는 것이 바람직할 수 있다. 도 5에서와 같이 지지체(28)를 벗겨낸 후, 전기 접속부들(23b, 23d)의 패턴 도금 전 또는 후에, 구리 층이 "급속 식각"에 의하여 제거될 수 있다.
도 1에 관하여 위에서 주목한 바와 같이, 전기 접속부들(13c와 13d)간의 전기적 경로는 레지스터가 캐패시터와 직렬 형태인 레지스터/캐패시터(RC) 경로이다. 이러한 RC 경로는 전자 회로에서 중요하다.
다수의 레지스터 소자들이 캐패시터 소자들과 직렬 형태인 RC 네트워크를 형성하기 위한 적층체가 도 7에 도시된다. 이 적층체는 약 10 내지 약 750 nm 두께의 유전체 층(61)과 약 10 내지 약 250 nm 두께의 저항체 층(62)이 증착되는 금속 포일(60)을 포함한다. 유전체 층은 바람직하게는 금속 또는 금속성 산화물이며, 가장 바람직하게는 실리카이다. 유전체 층은 상술한 바와 같이 CCVD에 의하여 증착될 수 있지만, 다른 공지된 증착 기술, 예를 들어 스크린 프린팅에 의해서도 역시 증착될 수 있다. 어떤 증착 방법(스크린 프린팅과 같은)이 이용될 때, 유전체 층은 수 ㎛(micron) 두께일 수 있으며, 정확히 25 ㎛(micros) 일 수도 있다. 저항체 층은 바람직하게는 실리카가 도프된 플래티늄이나, 재료의 얇음으로 인하여 저항성인 니켈 또는 구리와 같은 얇은 금속층일수도 있다. 그 밖에, 저항체는 CCVD 또는 CACCVD에 의하여 증착될 수 있으나, 다른 공지의 증착 방법이 이용될 수 있다.
얇은 저항체 층(62)은 그 후 바람직하게는 도 8에 도시된 바와 같이 포토레지스트 공정에 의하여 패터닝되어 저항체의 개별 패치들(62a)을 형성한다. 만일 저항체 층이 실리카가 도프된 플래티늄이면, 상술한 바와 같이 저항체 층은 제거 식각 기술에 의하여 패터닝될 수 있다. 니켈 또는 구리의 얇은 층과 같은 금속은 일반적인 식각 용액에 의하여 패터닝된다.
저항체의 패치들은 또한 선택적 증착 공정에 의하여 형성될 수 있으며, 이 증착 공정은 저항체를 유전체 층의 석택된 부분들 상에만 증착한다. 예를 들어, 촉매는 인쇄된 패턴 내에서 유전체 층에 발라질 수 있으며, 무전해(electroless) 증착 공정에 의하여 얇은 금속 저항층이 그 위에 올려진다.
저항체의 패치들은 스크린, 잉크 프린터 또는 다른 공정, 경화 또는 처리될 때 적어도 부분적으로 도전성인 금속이 함유된(loaded) 폴리머, 금속 페이스트 (paste) 및 다른 프린팅 가능한 재료들에 의한 프린팅에 의하여 유전체 층의 선택된 부분들 상에 형성될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 저항체 패치들(62a)이 수지침투 가공재와 같은 유전체 층(63) 내에 매립된다. 이 유전체 층은 경화되어 강성의 지지층을 형성한다.
그 후, 도 10에 도시된 바와 같이, 포일(60)이 일반적인 포토레지스트 기술에 의하여 패터닝되어 전기적으로 연결된 트레이스들(60a 및 60b)을 형성한다. 트레이스들(60a 및 60b) 사이에 전기적인 경로들이 형성되며, 이 전기적인 경로들은 레지스턴스 62a를 통하여 캐패시턴스 60a에서 60a와 캐패시턴스 62a에서 60b를 연결한다.
여러 가지 저항 및 유전 적층체를 형성하기 위한 증착 조건들은 다음 실시예들에서 설명된 바와 같다.
실시예 1
플래티늄과 실리카의 교호 층들을 다음과 같이 SiTiPt 기판 상에 증착시켰다.
먼저 84㎖의 톨루엔에 0.625g의 Pt-ac-ac를 초음파적으로 혼합함으로서 플래티늄 증착을 위한 용액을 제조하였다. 그 뒤, 384㎖의 MeOH를 이 혼합물에 첨가하여 0.33 중량%의 플래티늄(Ⅱ) 아세틸아세토네이트, 19.30 중량%의 톨루엔 및 80.37 중량%의 메탄올을 갖는 전구체를 제조하였다.
6.65g의 이소프로필 알코올 및 240g의 프로판과 12.25g의 TEOS를 혼합하여 실리카 용액을 제조하여 0.87 중량 %의 테트라에틸옥실레인, 7.76 중량 %의 이소프로필 알코올 및 91.37 중량 %의 프로판을 갖는 전구체 혼합물을 제조하였다.
기판이 화염을 지나 이동함에 따라 먼저 SiTiPt 기판을 CCVD를 통하여 실리카 용액을 이용하여 코팅하였다. 코팅물은 800℃의 화염 온도로 3㎖/분의 유량의 전구체를 30초 동안 이용하여 부착하였다. 실리카 증착 후에, 플래티늄 전구체는 CCVD를 이용하여 실리카 위를 코팅하기 위하여 이용되었으며, 기판은 화염을 지나 이동하였다. 플래티늄 전구체를 550℃의 화염 온도에서 2㎖/분의 유속으로 15초 동안 도포하였다. 이 코팅제들은 전체 14개의 코팅막을 위하여 교대로 도포되었으며, 각각은 전체 29개 층을 위하여 그 후에 도포된 마지막 실리카 코팅막을 갖는다. 증착된 각 층의 두께는 5 내지 100nm이다. 금이 다층의 얇은 층 상에 스퍼터링되어 전극을 형성한다. 단면 4.45mm2의 캐패시턴스가 디지털 캐피시턴스 미터기를 이용하여 1.83nF로 측정되었다.
실시예 2
플래티늄과 실리카의 교호 층들을 다음과 같이 글라스 기판 상에 증착시켰다.
먼저 84㎖의 톨루엔에 0.625g의 Pt-ac-ac를 초음파적으로 혼합함으로서 플래티늄 증착을 위한 용액이 제조하였다. 그 뒤, 384㎖의 MeOH를 이 혼합물에 첨가하여 0.33 중량%의 플래티늄(Ⅱ) 아세틸아세토네이트, 19.30 중량 %의 톨루엔 및 80.37 중량%의 메탄올을 갖는 전구체를 제조하였다.
6.65g의 이소프로필 알코올 및 240g의 프르판과 12.25g의 TEOS를 혼합함으로서 실리카 용액을 제조하여 0.87 중량%의 테트라에틸옥실레인, 7.76 중량%의 이소프로필 알코올 및 91.37 중량%의 프로판을 갖는 전구체 혼합물을 제조하였다.
기판이 화염을 지나 이동함에 따라 먼저 글라스 기판을 CCVD를 통하여 플래티늄 용액을 이용하여 코팅하였다. 550℃의 화염 온도로 2㎖/분의 유량의 전구체를 15초 동안 이용하여 코팅막을 부착하였다. 플래티늄 증착 후에, CCVD를 이용하여 플래티늄 위를 코팅하기 위하여 실리카 전구체를 이용하였으며, 기판이 화염을 지나 이동하였다. 실리카 전구체를 800℃의 화염 온도에서 3㎖/분의 유속으로 30초 동안 도포하였다. 이 코팅제들은 전체 14개의 코팅막을 위하여 교대로 도포되었으며, 각각은 전체 29개 층을 위하여 그 후에 도포된 마지막 플래티늄 코팅막을 갖는다. 증착된 각 층의 두께는 5 내지 100nm이다.
실시예 3
Pt/SiO2 저항체 층이 다음 증착 조건을 이용한 CCVD에 의하여 폴리마이드 사에 증착되었다.
용액 제조: 1.23g Pt(COD)
250㎖ 톨루엔
0.43g TEOS(톨루엔 중 1.5 중량% Si)
150g 프로판
증착조건 :
용액 유량 : 3㎖/분
증착 시간 : 5"×6" 기판의 경우 ~18분
통과 회수 : 6
증착 온도 : 500℃
베리악(variac) : 3.0 A
팁 산소유량 : ~3,900㎖/분
상기 증착 조건에 의하여 설명된 표본은 단위 면적(square)당 ~17 옴(ohms)의 저항 값을 발생하였다.
이는 2.5 중량%의 SiO2 를 갖는 65% 농축된 용액의 예이다. 변화될 수 있는 변수들은 Pt(COD) 및 100% 용액(예를 들어, 1.89g Pt(COD) 및 0.65g TEOS(1.5 중량% Si))에 농도를 도달시키기 위하여 비례하여 부가되는 TEOS의 양 및 최종 SiO2 중량%(전형적으로 본 실험예를 위하여 0.5 내지 5 중량%가 사용됨)를 변화시키기 위하여 부가될 수 있는 TEOS의 양을 포함한다.
이상과 같은 본 발명은 캐패시터와 레지스터를 제공하는 얇고, 회로화된 적층 구조체 형성 방법 및 그로부터 형성되는 박막의 회로화된 적층체(laminates)를 제공할 수 있다.

Claims (35)

  1. 적어도 2개의 저항체 층과 상기 2개의 저항체 층 사이에 끼워진 유전체 층을 포함하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  2. 제 1 항에 있어서, 상기 저항체 층들은 그 두께가 10 내지 250 nm이며, 상기 유전체 층은 그 두께가 20 내지 750 nm인 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 적어도 2개의 유전체 층과 교호하는 적어도 3개의 저항체 층을 갖는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  4. 제 1 항에 있어서, 상기 저항체 층들은 다른 저항율을 갖는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  5. 제 1 항에 있어서, 다수의 도금된 비아 홀을 가지되, 각각은 상기 저항체 층들중에서 선택된 저항체 층들과 전기적으로 접촉 상태에 있어 저항성 경로를 제공하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 저항체 층들은 유전체로 도프된 플래티늄을 포함하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 유전체 층은 실리카를 포함하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 유전체 층과 저항체 층은 연소 화학 기상 증착, 제어된 대기 연소 화학 기상 증착, 또는 연소 화학 기상 증착 및 제어된 대기 연소 화학 기상 증착에 의하여 형성되는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 적층체의 일측부 상의 저항층은 패터닝되어 개별 저항성 패치들을 형성하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 적층체 양측부상의 저항체 층 패치들은 전기적 접속부들을 가지며, 그로 인하여 마주보는 저항체 층 패치들 사이에 상기 적층 구조체를 통하여 캐패시턴스 경로들이 제공되는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  11. 삭제
  12. 제 1 항에 있어서, 상기 적어도 2개의 저항체 층은 스크린 프린트된 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 적어도 2개의 저항체 층은 소정의 영역 내에 있는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  14. 기판 상에 10 내지 250 nm 두께의 제 1 외부 저항체 층을 증착하는 단계;
    10 내지 750 nm 두께의 유전체 층을 그 상부에 증착하는 단계;
    그 상부에 각 두께가 10 내지 250 nm인 저항체 층들과 각 두께가 10 내지 750 nm인 유전체 층들을 임의적로 교대로 증착하는 단계;
    10 내지 250 nm 두께의 제 2 외부 저항체 층을 증착하는 단계;
    상기 제 2 외부 저항체 층을 패터닝하여 저항체 패치들을 형성하고, 상기 저항체 패치들에 대한 전기적 접속부를 제공하는 단계;
    적층-지지성 유전체에 상기 제 2 외부 저항체 층을 적층하는 단계;
    상기 제 1 외부 층으로부터 기판을 제거하는 단계;
    상기 제 1 외부 저항체 층을 패터닝하여 저항체 패치들을 형성하고, 상기 저항체 패치들에 대한 전기적 접속부를 제공하여 상기 적층체 양측상의 저항체 패치들은 캐패시턴스 전기 경로를 제공하는 단계; 및
    상기 적층체의 저항체 층(들)을 관통하여 레지스턴스 전기적 경로들 (resistance electrically pathways)을 수평적으로 형성하기 위하여 전기적 접속부를 제공하는 단계를 포함하는 것을 특징으로 하는, 캐패시턴스 전기 경로 및 저항성 레지스턴스 전기 경로를 제공하는 구조체 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 적어도 3개의 저항체 층들이 증착되고, 적어도 2개의 유전체들이 증착되는 것을 특징으로 하는, 캐패시턴스 전기 경로 및 저항성 레지스턴스 전기 경로를 제공하는 구조체 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 수평 저항성 전기 경로를 형성하는 전기 접속부들은 도금된 비아 홀들인 것을 특징으로 하는, 캐패시턴스 전기 경로 및 저항성 레지스턴스 전기 경로를 제공하는 구조체 제조 방법.
  17. 하나의 저항체 층과 하나의 유전체 층을 포함하는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  18. 제 17 항에 있어서, 상기 유전체 층은 두께가 10 내지 750 nm인 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  19. 제 18 항에 있어서, 상기 유전체는 옥사이드인 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 유전체는 SiO2인 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서, 상기 저항체 층은 스크린 프린트된 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  22. 제 17 항에 있어서, 상기 저항체 층은 두께가 10 내지 250 nm인 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  23. 제 17 항에 있어서, 상기 저항체 층은 연소 화학 기상 증착 또는 제어된 대기 연소 화학 기상 증착에 의하여 증착된 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  24. 제 17 항에 있어서, 상기 저항체 층은 프린트된 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 저항체 층은 소정의 영역들 내에 있는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  26. 삭제
  27. 제 17 항에 있어서, 상기 다층 적층체는 도전체 층을 더 포함하고, 상기 유전체 층은 상기 저항체 층과 상기 도전체 층 사이에 있는 것을 특징으로 하는, 박막 캐패시터, 레지스터 또는 그 조합체를 형성하기 위한 다층 적층체.
  28. 도전체 층을 제공하는 단계;
    상기 도전체 층 상에 유전체 층을 증착하는 단계;
    상기 유전체 층 상에 저항체 패치를 형성하는 단계; 및
    쌍들의 전기 트레이스의 제 1 및 제 2 전기 트레이스 사이에 레지스터/캐패시터 전기적 경로를 형성하기 위하여 도전성 트레이스 형태로 도전체 층을 패터닝하는 단계를 포함하되,
    각 레지스터/캐패시터 전기적 경로는 제 1 도전성 트레이스로부터 상기 유전체 층을 통과하여 상기 레지스터로서의 레지스터 패치를 관통한, 캐패시터로서의 레지스터 패치들중 어느 하나까지이며, 상기 레지스터 패치로부터 상기 유전체 층을 통과하여 캐패시터로서의 제 2 도전성 트레이스까지인 것을 특징으로 하는, 직렬 상태의 레지스터 및 캐패시터를 갖는 다층 박막 전기적 경로 형성 방법.
  29. 제 28 항에 있어서, 상기 저항체 층은 10 내지 250 nm의 두께를 가지며, 상기 유전체 층은 10 내지 750 nm의 두께를 갖는 것을 특징으로 하는, 직렬 상태의 레지스터 및 캐패시터를 갖는 다층 박막 전기적 경로 형성 방법.
  30. 제 28 항에 있어서, 상기 저항체 층은 유전체로 도프된 플래티늄을 포함하는 것을 특징으로 하는, 직렬 상태의 레지스터 및 캐패시터를 갖는 다층 박막 전기적 경로 형성 방법.
  31. 제 28 항에 있어서, 상기 유전체 층은 실리카를 포함하는 것을 특징으로 하는, 직렬 상태의 레지스터 및 캐패시터를 갖는 다층 박막 전기적 경로 형성 방법.
  32. 제 1 및 제 2 회로 트레이스의 쌍들을 제공하는 회로 트레이스 층, 저항체 패치들 층 및 상기 회로 트레이스 쌍들 및 상기 저항체 패치들 사이에 위치하는 유전체를 포함하여, 쌍의 제 1 및 제 2 전기 트레이스들 사이에 레지스터/캐패시터 전기 경로가 형성되고; 각 전기적 경로는 제 1 도전성 트레이스로부터 상기 유전체 층을 통과하여 상기 레지스터로서의 레지스터 패치를 관통한, 캐패시터로서의 레지스터 패치들중 어느 하나까지이고 상기 레지스터 패치로부터 상기 유전체 층을 관통한 캐패시터로서의 제 2 도전성 트레이스까지인 것을 특징으로 하는, 다층 도전체 저항성 경로를 제공하는 구조체.
  33. 제 32 항에 있어서, 상기 저항체 패치들 층은 10 내지 250 nm의 두께를 가지며, 상기 유전체 층은 10 내지 750 nm의 두께를 갖는 것을 특징으로 하는, 다층 도전체 저항성 경로를 제공하는 구조체.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서, 상기 저항체 패치들 층은 유전체로 도프된 플래티늄을 포함하는 것을 특징으로 하는, 다층 도전체 저항성 경로를 제공하는 구조체.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서, 상기 유전체 층은 실리카를 포함하는 것을 특징으로 하는, 다층 도전체 저항성 경로를 제공하는 구조체.
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