TW520494B - DRAM cell layout for node capacitance enhancement - Google Patents

Description

520494 五、發明說明（1) 相關申請案交互參者 本發明之態樣關聯於揭橥在名為"S t r u c t u r e a n d Process for 6 F 2 Trench Capacitor DRAM Cell with Vertical MOSFET and 3F Bitline"律師檔案編號 FI9-99-0289 與名為"Process Flow for Maskless Single Sided Buried Strap Formation of Vertical Cell 丨，律師 槽案編號FI9-99-0290之同時申請中的申請案之主體，各 該申請案授與本發明之受讓人。 發明背景 1 .發明領娀 本發明概略關於動態隨機存取記憶體（dynami c rand〇ffl access memory ’ DRAM)單元。更明確地說，本發明關於深 溝槽電谷器DR A Μ單元陣列之單元對組的深溝槽佈局或定位 圖樣’以便增加不同單元對組之相鄰溝槽間的間距。 2.背景_與相關枯笔 DRAM單元一 ^包括儲存電容器及隔絕的閘極場效電晶體 。為了達成較南密度DRAM裝置，DRAM單元已成功地縮小尺 寸到次微米範圍。但是隨著尺寸的縮小，單元電容器也被 縮小’而該縮小會降低信號雜訊比、提高更新頻率、提高 裝置錯誤率等。 役度但^維持所需電容水準的努力促成開發了溝槽 電谷器，其中單το電容器形成於矽基底内的溝槽結構中。 這不但減少用於電容器的矽表面面積，而且也可在垂直方 向製造較大的電容器極板面積而不須在矽表面面積上做對

$ 5頁 520494 五、發明說明（2) 應的增加，藉此 容器的特點是成 I s ο 1 a t 一步增 積，開 下部做 即使 度 DRAM 提昇的 。很清 的 DRAM ，同時 更新之 但是 維持溝 槽（DT) 定的最 有最小 部内做 間間距 性，深 瓶技術 典型 徵間隔 ion and 加電容器 發了稱為 得比上部 開發了溝 單元陣列 需要，藉 楚的是此 密度會使 電壓位準 間的時間 已發現瓶 槽電容器 單元間的 小特徵， 間隙的1 F ”製瓶"來 在瓶子最 溝槽與深 提昇的程 的以前技 並減少使 增加儲存電容。某些此類儲存溝槽dram電 為合併隔絕與節點溝槽（M e r g e d

Node Trench ’MINT) DRAM 單元。為了進 極板面積而不需對應增加使用的石夕表面面 製瓶u(bottling)的技術，其中深溝槽的 大以產生像瓶子的形狀或輪廓。 槽電容器與深溝槽瓶狀電容器，對更高密 曰增的要求仍產生對瓶狀溝槽電容進一步 此使儲存溝槽的下部空穴容量進一步增加 ，容增加的需要有一部份是源自越來越高 單元尺寸縮小並從而使溝槽極板尺寸縮小 又要維持不變且當單元數目增加時每單 又要增加。 槽電容提昇受限於相鄰溝槽的接近與 二構完整性的需要。典型的以前技藝深 佈局間隔為1 F，1 F是昭相谢杜免a ^ 1f疋照相製版技術所能界 間隔，所以是”。透過 向提昇會造成深溝槽與深溝槽 。已發現為了維持結構= 槽間間距至少需要f/3 ，狁 度到F / 3。 從而侷限了製 藝努力改善單元佈局， 用的矽表面面積，這C持或增加特 卸檟 k些努力主要是組態單

第6頁 520494 五、發明說明（3) 元形狀與單元位置以使諸如字組線結構等單元存取結構至 少有一部份位在溝槽電容器的上方。此類以前技藝努力的 一個範例疋名為 Unit Cell Layout and Transfer Gate

Design for High Density DRAMs” 之第6,004,844 號美國 專利。 根據 以前技 組之相 深溝槽 深溝槽 加到1 . 溝槽電 最寬點 根據 向偏轉 溝槽對 著交錯 沿著其 45度角 的深溝 間距可 讓共用 加有動 本發明 藝 MINT 鄰溝槽 被定位 陣列之 3F 至1 · 容徑向 之間的 本發明 達成的 組共用 位元線 餘位元 且結杲 槽間更 提供更 一共通 作範圍 的教導π提供了一種dram單元佈局圖樣以便和 DRAM單το比較起來具有較大的不同單元對 間間距。更明確地說，DRAM單元陣列的個別 ^陣列中以大幅增加相鄰深溝槽間的間距。 疋位圖樣係使矽表面處溝槽開口間的間距增 7 F。矽表面處溝槽開口間的此種間距二 提升到約F/2的程度，但是仍維持瓶 1狀 間距為F / 3。 狀、、、。構 ，相鄰深溝槽間間距的改善是藉著在相 n的位元線在一個方向，單元對組 一共通位兀線接觸點。第一種偏轉 = ，所有深溝槽實施。第二種相反偏轉圖;;; 線之所有深溝槽實施。與位元線之偏 可提供一單元對組的深溝槽及相鄰單料， 大到約1. 5 F的間距。根據本發明，此+、、且 大的"製瓶"給節點電容提昇用。偏轉圖= 位το線接觸點之單元對組的深溝槽對組可 (active area AA)與深溝槽的重疊，' ^ 520494 五、發明說明（4) 是單元採用溝槽側壁垂直電晶體之處。在單元採用平面電 晶體的情況下，AA圖樣可被加長以使AA圖樣内裝置之間的 電氣相互作用最小化。 所以，本發明的一個目的是提供深溝槽DRAM單元内節點 電容的增加。 ' 本發明的另一個目的是提供DRAM單元電容增加，同時又 維持電容結構完整性所需的深溝槽與深溝槽間之間距。 β 本發明還有一個目的是提供改善的DR AM單元佈局。 本發明還另有一個目的是提供一種在既定F尺寸下增加 溝槽與溝槽間間距的溝槽電容器DRAM單元陣列佈局，藉此U 達成較大電容同時又維持深溝槽與電容器結構的完整性。 圖示簡述 圖1顯示使用’'製瓶π技術增加儲存電容之典型以前技術 深溝槽間的間距關係截面圖。 圖2顯示根據本發明之深溝槽間的間距關係截面圖。 圖3顯示典型以前技術平面電晶體DRAM MINT單元佈局的 平面圖。 圖4顯示使用於圖3之DRAM MINT單元佈局内之典型以前 技術平面電晶體溝槽DRAM單位單元的截面圖。 圖5顯示根據本發明之DRAM MINT單元佈局的平面圖。 圖6顯示可在圖5之單元佈局内採用的溝槽侧壁垂直電晶 體DRAM單位單元安排之截面圖。 發明詳述 請注意此處圖示的與描述的各種DRAM單元特徵均非依照

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尺d而可僅/提供協助了解本發明之描述用的。 意載面圖。溝如"孰對的以前技術dram溝槽1與2的示 晶矽等基麻肉槽熟阳本技術領域者所知般形成於諸如單 以唯持沾爐知:溝槽一般彼此間隔絕且至少需要F/3間距 刻、ΐϊ二氣的完整性。此類溝槽一般被非同方性姓 顯干） :Q鼠化石夕的介電質表面墊片3進入到矽基底（未 两只 7J^」 〇 劾社4·所不，溝槽的上部4與5分開1 F，亦即DT-DT=1F。如 ^技術領域者所了解的，儲存電容器形成於深溝槽 的下部7與9。但是首先要使用一種"製瓶”（bott 1 ing) & 法來加大深溝槽下部的表面面積以增加儲存電容，使其 比僅使用被非同方蝕刻之深溝槽的平直溝槽侧壁一般所能 形成的電容為大。這在Rupp等人在IEDM 年第33頁名 為丨丨 Extending Trench DRAM Technology To 0· 15 /zm Groundrules and Beyond"的文獻中已經說明。瓶狀輪廓 也可在深溝槽電容器形成期間導入，其方法是選擇諸如晶 圓抛掷溫度等溝槽乾姓刻參數，或調整乾钮刻送氣混合體 之化學成份一包括諸如NF3，02，He，HBr，CF44SiCl4等某 些氣體組合。或者，瓶狀輪廓也可在溝槽餘刻程序之後形 成，其方法是對溝槽下部施加非同方或同方蝕刻而對溝槽 上部加一薄遮罩層。請注意”溝槽n (trench)與”深溝槽" (deep trench，DT)是一樣的且在本文中交互使用。 如前文所述者，深溝槽電容提昇受限於維持深溝槽與深 溝槽間間距在瓶狀溝槽最寬點處至少為F / 3之結構完整性

第9頁 五、發明說明（6) 一一~~-一^ ____ 要求。這可由圖丨中溝槽瓶狀 了要維持這瓶狀溝槽間至少F 2内的前頭顯示。所以為 理來提昇電容侷限於從各 ^的間距，透過製瓶技術處 提昇由溝槽2底部上方的箭9 、、約F / 3的直徑增加。此 圖2顯示一對DRAM溝槽^與丨表^在Π處。 相距1 · 5F —亦即深溝槽與不忍截面圖，該二溝槽 等於1_5F。根據本發明，f 1間距在溝槽上部14與15處 則可使用製瓶技術方法來提二ίίΪ深溝槽間距為1.M， 增加，如圖中21所示。更.=f溝槽邊緣約F/2的直徑 〇. 58F的直徑增加（且從而增加g =，有可能達成每邊緣 最小深溝槽與深溝槽間間距。 ），同時又能維持F/3的 圖3顯不如上女φ η λα- 間距為if之單元佈局’nq深溝槽與深溝槽間 MINT平面圖。單元對組之深溝技 元線接觸點27。深溝槽與域樣用-共通位 帶狀節點連結處交會，且電a髀、8=，531 (AA)在埋人 AA會聶處。士々抑:且私日日體通道形成於閘極導體3 3與 中央二從2彳#各早兀對組共用的位元線接觸點放置在AA的 二 3處可見沿著位元線3 4的不同單元對組之相鄰深 溝槽間間距為1 F 〇 Μ冰 圖4顯示在有動作區域31内穿透圖3内之平面電晶體單元 對組的截面圖，其中單元對組之深溝槽共用位元線接觸點 27。有動作字組線41與43通過有動作區域，且無動作字組 線4 5與47通過深溝槽區域4 9與51。場效電晶體（fie Id effect transistors，FETs)由有動作字組線41與43形成 520494 五、發明說明（7) 一 — 綞，，過有動作區域以形成通道區域5 3與55。無動作字組 線δ作緊鄰之深溝槽單元内的有動作字組線。 如熟諳本技術領域者所了解，深溝槽區域與Η包括溝 槽下部内的節點電容器57與59，該等電容器包括埋入極板 61與63、節點介電質65與71、和儲存節點67與69。位在儲 存節點頂部的帶狀擴散區域50和52與位在基底表面的源極 /汲極擴散區域54和56合併。隔絕氧化物環帶62與64的作 用可減低寄生漏電流。包含閘極導體5 8與6 〇、閘極上方氧 化物層（未顯示）的閘極電極結構之作用是連接源極及極 擴散區域54與56到位於位元線接觸點27下方之擴散區域“ ，藉此形成一對共用位元線接觸點2 7的F E T。 圖5中顯示根據本發明的一種深溝槽單元佈局圖樣之平 面圖。如上文有關圖3之MINT單元佈局圖樣的描述般，單 元對組之深溝槽對組79與81共用一共通位元線接觸點77。 也如有關圖3之描述般，當圖5之單元中採用 ，深溝槽與AA 85在埋入帶狀節點連結處交會，且^ @ 通道形成於閘極導體83與AA重疊處。圖5中所示的= 單元佈局圖樣達成如78處所示約丨· 5F的不同單元曰 鄰槽上i ί法是將單元對組的深溝槽對組從位 儿線87、89與91上朝相反方向偏轉。 從該圖可見位元線走過位元線接觸點77的

交於問極=3。從該圖也可見偏轉圖位冗J 錯。這可”5内！到，其中沿著位元線89的兩對單元79 與81)之偏轉與沿者相鄰位元線87和91的單元對組之偏轉 520494

五、發明說明（8) 相反。深溝槽從位元線偏轉的角度約為45度。 請注意以交錯方式偏轉深溝槽單元可讓使用垂 單元，應用的AA圖樣與深溝槽之重疊增加。對使2 2 晶體單7G排列的應用而言，AA圖樣可被拉長而以、^ 深溝槽間間距為代價。纟平面單元的情況下， 的增加對於使A A圖樣内各裝置間電氣交互作用極$ 常需要的。 J化疋非 圖6顯示從圖5中所示各深溝槽與位元線接觸點7 載取之溝槽側壁垂直電晶體單元對組的截面圖。;$ f 溝槽下部内的節點電容器，節點電容器包括以節點^ J 9 1與埋入極板9 3分隔開的儲存節點8 9。N帶g 5連接埋入、 板。隔絕氧化物環帶9 7的作用是減少寄生漏電流且溝槽頂 部氧化物（trench top oxide，ΤΤ0) 99將節點電容器與垂 直FET隔絕開。Ρ井103内的埋入帶擴散區域1〇ι與位元線源 極/汲極擴散區域105連同閘極介電質和閘極導體1〇7包 括垂直FET。淺溝槽隔絕（shallow trench isolation， S T I ) 1 0 9將單元對組與相鄰單元對組隔絕開。 如圖6中所見，字組線110與111由位元線接觸點112分隔 開，接觸點將源極擴散區域1 0 2連接至位元線1 1 3。字組線 1 1 0 - 1 1 1與位元線接觸點1 1 2之間的楔形區域和字組線1 1 〇 與1 1 1頂部上的方形區域是將字組線及閘極導體與位元線 · 接觸點1 1 2隔絕開的隔絕區域。所以如圖6中所示，相鄰字 組線1 1 0與1 1 1及位於其下方之閘極導體1 0 了有一部份重疊 於其各自的深溝槽上。參考圖5之佈局圖樣可知這樣會讓

第12頁 520494 使 以 7 7 ¾ 觸 接 線 元 位 近 靠 更 移 6^· 榡 圖 A A 著 沿 可 9)組 Η對 明 說槽 £溝 五 直減 垂縮 用幅 使大 於被 由樣 ，圖 此A A 故， 。況 疊情 重距 3間 8 白 導近 極靠 閘組 被對 步槽 一溝 進深 能之 槽體 溝晶 深電 側 槽 溝 帶 入 Ctul 埋。 齊制 對控 我性 自特 由質 疊本 重的 的序 間程 之理 槽處 溝AM 深DR 與體 U晶 A 意電 注直 請垂 〇壁 槽 溝 深 之 至該 用。 應般 地示 易所 輕中 可 稽 圖 佈 溝輪 深狀 的瓶 F用 5 1使 約過 間透 槽可 ，溝強 中深加 用鄰容 使相電 的之使 元組而 ί單對從 圖體元並 以晶單， 所電同距 直不間 圖 如 槽廓 深槽 曹市、/丰 與冓 篝重 、 垂供 壁提 侧局 間 槽提 溝而 各僅 行的 進目 可的 中明 例說 實本 體出 具提 佳。 較神 之精 明實 發真 本其 知離 可悖 中不 述而 描變 的改 文與 上改 。從修 昇 種 由 僅 範 之 明 發 本 〇 味 意 〇 的制 制限 限字 何文 任的 有圍 沒範 而利 明專 說請 例申 舉中 於文 在下 f

第13頁 520494 圖式簡單說明 第14頁

Claims (1)

1. 520494 六、申請專利範圍 1. 一種增加半導體動態隨機存取記憶體單元對組陣列中 單元對組之深溝槽與相鄰單元對組之深溝槽間間距的方法 ，該等單元對組的各單元共用一共通位元線接觸點且該單 元對組陣列之該等單元對組中各個單元對組由該位元線接 觸點連接至在一個方向排列之位元線陣列的各個位元線且 該單元對組陣列之該等單元對組之各個單元對組被連接至 一與該等位元線大致正交之閘極導體陣列的各個閘極導體 ，該方法包括：

   把沿著該等位元線中交替出現的位元線之各單元對組 的深溝槽定位以使其沿著該等閘極導體在相對方向上偏離 該等位元線；及 把沿著該等位元線中其餘的位元線之各單元對組的深 溝槽定位以使其在沿著該等閘極導體在與沿著該等位元線 之該等交替出現的位元線之該等溝槽的相對方向相對之相 對方向上偏離該等位元線，以便藉此形成魚骨圖樣的單元 排列。 2 .如申請專利範圍第1項之方法，其中該偏轉是相對於 該等位元線約4 5度的角度。 3 .如申請專利範圍第1項之方法，其中該等單元對組之 該等溝槽的上部藉此被與相鄰單元對組之溝槽的上部份隔 開約1 . 5 F 。 4.如申請專利範圍第3項之方法，其中該等單元對組之 該等溝槽的下部直徑比該等溝槽上部直徑至少大F / 2以形 成一瓶狀輪廓藉以增加單元電容。 520494 六、申請專利範圍 5 .如申請專利範圍第4項之方法，其中該等單元包括該 等溝槽内的節點電容器及與之連接的平面電晶體在該等半 導體動態隨機存取記憶體單元DRAM對組陣列之基底表面 上。 6 .如申請專利範圍第4項之方法，其中該等單元包括該 ， 等溝槽之下部内的節點電容器及與之連接的溝槽側壁垂直 電晶體於該節點電容器上方。 _ 7 .如申請專利範圍第6項之方法，其中該等單元對組中 的各單元共用相同的半導體有動作區域。 8. 如申請專利範圍第7項之方法，其中該等單元對組之 || 該等溝槽的下部直徑比該等溝槽上部直徑約大.5 8，且該 等單元對組之該等溝槽的上部與相鄰單元對組之溝槽上部 間間距約為1 . 5 F。 9. 一種動態隨機存取記憶體（DRAM)深溝槽半導體單元陣 列，該半導體單元陣列有複數個在一方向上大致平行排列 的位元線和複數個在相對方向上大致平行排列的閘極導體 ，其有一種深溝槽單元對組之深溝槽單元佈局圖樣，其中 該等單元對組之各單元共用一連接至位元線的共通位元線 接觸點，該佈局圖樣包括： 連接至該等位元線中第一類交替出現的位元線之該等 單元對組的溝槽之第一種偏離圖樣，其中沿著該等位元線+ 中交替出現的位元線之該等單元對組的各溝槽沿著該等閘 極導體中相關的閘極導體在相同的相對弟一方向上偏離該 等位元線；及

   第16頁 520494 六、申請專利範圍 電氣連接至該等位元線中介於該等位元線中第一類交 替出現的位元線之間的第二類交替出現的位元線之單元對 組的溝槽之第二種偏離圖樣，其中沿著該等位元線中第二 類交替出現的位元線之該等單元對組的各溝槽沿著該等閘 極導體中相關的閘極導體在相對於該第一偏轉圖樣之該第 一方向的相同相對第二方向上偏離該等位元線，以便藉此 形成魚骨圖樣的單元排列。 10.如申請專利範圍第9項之DRAM半導體單元陣列，其中 該偏轉是相對於該等位元線約4 5度的角度。 1 1 .如申請專利範圍第9項之DRAM半導體單元陣列，其中 該等單元對組之溝槽的上部藉此被與相鄰單元對組之溝槽 的上部分隔開約1 . 5 F。 12. 如申請專利範圍第9項之DRAM半導體單元陣列，其中 該等單元對組之該等溝槽的下部直徑比該等溝槽之上部直 徑至少大F / 2以形成瓶狀輪廓以增加單元電容。 13. 如申請專利範圍第12項之DRAM半導體單元陣列，其中 該等單元包括該等溝槽内的節點電容器及與之連接的平面 電晶體於該半導體單元陣列之基底表面處。 14. 如申請專利範圍第12項之DRAM半導體單元陣列，其中 該等單元包括該等溝槽内之節點電容器及與之連接的溝槽 側壁垂直電晶體於該節點電容器上方。 15. 如申請專利範圍第14項之DRAM半導體單元陣列，其中 該等單元對組之各單元共用相同的半導體有動作區域。 16. 如申請專利範圍第15項之DRAM半導體單元陣列，其中

   第17頁 520494 六、申請專利範圍 該等單元對組之該等溝槽的下部直徑比該等溝槽上部直徑 約大.5 8，且該等單元對組之該等溝槽的上部與相鄰單元 對組之溝槽上部間間距約為1 . 5 F。