TW512468B - Method for manufacturing semiconductor carrier film - Google Patents

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TW512468B
TW512468B TW090125534A TW90125534A TW512468B TW 512468 B TW512468 B TW 512468B TW 090125534 A TW090125534 A TW 090125534A TW 90125534 A TW90125534 A TW 90125534A TW 512468 B TW512468 B TW 512468B
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substrate
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TW090125534A
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Tatsuo Kataoka
Ikuhiro Ozawa
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Mitsui Mining & Amp Smelting C
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    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13452Conductors connecting driver circuitry and terminals of panels
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    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Description

512468 A7 B7 五、發明説明(1 ) 技術領域 方法’其詳細係關 ’可形成微細圖案 本發明係有關半導體載體用膜之製造 於藉由減少銅洛厚度並且構成平滑表面 間距的半導體載體用膜之製造方法。 背景技術 LSI等所構成的半導體晶片(電子零件)之組裝技術’其有 薄膜覆晶封裝(COF;ChiponFilm)等。 ' 於此所使用之薄膜覆晶封裝基板,係於基底薄膜之聚醯 亞胺系薄膜上使用銅電鍍法或使用鋼箔直接壓鑄黏貼於聚 醯亞胺系薄膜之膠帶狀半導體載體用膜(以下,時而稱: 為兩層基材)。 對銅羯直接壓鑄黏貼於聚醯亞胺系薄膜的情形,使用厚 度1 2 μΐη以上的銅箔時,最後所得到的電路基板之圖案間 距極限為4 Ο μ m。 近年’要求更加微細圖案間距,例如具有3 〇μηι的電路 基板。從此般觀點’壓麵所使用的銅羯期望能更薄。 雖可製作厚度5〜9μηι的銅箔,但少量時,成本變高, 生產性差。另外’銅结厚度變薄時,因搬運或處理上的問 題’必須貼補強材,貼上鋁’並對鋁做電著析出等,此使 材料價格變高。此外,亦必須剥離補強材,溶解除去之工 程、裝置。 另外,對此般厚度的薄銅箔直接壓鑄黏貼於聚醯亞胺系 薄膜之情形’壓鑄時具有產生皺紋等問題,製造過程困難 而且成品率差,兩層基材的製品化於實質上有困難。 _-4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 Χ297公釐) A7 B7
五、發明説明( 如上,,即使製作厚度5〜9μπι的銅洛,因其具育處嫂 上的問通或製造上的問題,使用此般厚度的薄銅洛製造雨 層基材,其包含費用等實質上有困難。 發明之揭示 本發明即在解決上述問題,其目的在於,可實施具者微 細圖案間距的電路基板之製造,而且具有信賴性,另、夕卜在 於提供低價位的半導體載體用膜之製造方法。 f發明係諸位檢討的結果,發現藉由使用具有一定以上 銅泊厚度之兩層基材的銅箔,蝕刻至所定之厚度,吁it成 上述目的。 本發明係基於上述發現,提供一種半導體載體用膜之製 k方法其特欲在於使用厚度1 2 μ m以上的銅箔與聚gl:变 胺系薄膜所構成之基材,且該銅箔蝕刻成厚度5〜9 。 圖式之簡要說明 圖1為顯示實施例一之蝕刻狀態的斷面圖; 圖2為顯示實施例一之蝕刻狀態的斷面圖; 圖3為顯示實施例一及實施例二所得到半導體載體用膜 之銅箔厚度測量位置的平面圖。 發明之最佳實施形態 以下’說明本發明之半導體載體用膜製造方法的實施形 態。 本發明,係使用厚度1 2 μΐη以上的銅箔與聚醯亞胺系薄 膜所構成之兩層基材。此兩層基材,係薄膜厚度3 8〜 5 Ο μπι,銅箔厚度1 2 μΓη以上直接貼附(無接著劑)之基材。 -5- 本紙張尺度適用中國國家標準(CNS) Λ4規格(210 X 297公釐) 512468 A7 ______B7_ ____ 五、發明説明(3 ) 基材宽度的標準規格為35 mm,48 mm, 70 mm。此般膠帶狀之 兩層基材,係以ESPANEX (商品名:薄膜厚度40μΐΉ,銅層 厚度1 2 μηι,新曰鐵化學社製)等為範例。 本發明’係將此兩層基材的銅箔姓刻成厚度5〜9 μ m。 銅箔厚度未滿5 μηι時,銅箔厚度不足以成為導體,電路的 電性或通電容量上有問題,超過9μΐη時,具有30μΠ1左右 的圖案間距之電路基版形成上有困難。 蝕刻條件雖為任意值,蝕刻後銅箔的厚度差對平均值最 好選擇為士 〇·5 μ m以内之條件。 如上述’基材的寬度以35 _,48 mm, 70 mm為標準規格, 可使用此寬度進行姓刻,亦可用基材的供給寬度(例如5〇〇 mm)一次全面進行蝕刻使銅箔厚度為5〜9μΐη ,之後,縱切 加工成上述標準規格。 如此所得到的半導體載體用膜,係根據通常的方法,於 銅洛側塗佈光阻劑,乾燥後,藉由曝光,沖洗,蝕刻,剝 離光阻劑的步驟,形成配線電路圖案,另外視需要塗佈防 焊光阻劑、實施硬化及無電解錫鉛電鍍,可得到薄膜覆晶 封裝基板等電路基板。 根據本發明,半導體載體用膜的銅箔厚度可自由控制, 可製造具有任意厚度的配線圖案之電路基板。特別是,圖 案間距3 〇 μ m之微細圖案間距的電路基板。例如可實現薄 膜覆晶封裝基板之製造。 上述說明係關於兩層基材,即使為附接著劑的3層芙 材,藉由鋼箔於積層後蝕刻,可得到一定厚度的綱窄Y 〇 ________ - 6 - 本紙張尺度適财S S轉準(CNS) A4規格(21Q x 297公& ~ ·«^ -
裝 訂
線 512468 A7 B7 五、發明説明(4 ) 製造具有微細圖案間距的電路基板。 [實施例1 ] 對40 μΠ!的聚酿亞胺系薄膜壓鎊厚度1 2μΐη白勺銅箔(商品 名·· SQ-VLP,三井金屬社製)之ESPANEX基材(兩層基材, 新曰鐵化學社製)縱切成寬度70mm,藉由蝕刻裝置依照下 述之蝕刻條件,如圖1所示蝕刻銅箔厚度成9 μπι,得到半 導體載體用膜。 <蝕刻條件> •蝕刻溫度:4 0 °C •速度:1.7 m /分 •噴嘴:1支 •嘴壓:2 kg/cm2 •蝕刻液:HC1與含有H202之氯化亞銅溶液 •兩層基材至噴嘴的距離:1 5 c m [實施例2 ] 使用與實施例一同樣的ESPANEX基材(兩層基材),縱切 成寬度7 0 m m,藉由蝕刻裝置依照下述之蝕刻條件,如圖 2所示蝕刻銅箔厚度成5 μπι,得到半導體載體用膜。 <蝕刻條件> •蝕刻溫度:4 0 °C •速度:1.85m/分 •噴嘴:4支 •噴壓:2 kg/cm2 •蝕刻液:HC1與含有H202之氯化亞銅溶液 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) 裝 訂
線 512468 A7 _____B7 五、發明説明(5 ) •兩層基材至噴嘴的距離:1 5 c m 測量於實施例一及實施例二所彳單$丨 K于到的半導體載體用膜之 銅羯厚度。如圖3所示’測量的實施係於^(前),p2(中 央)’P3(後)的長邊方向3個位置及其寬度方向…固位置。 實施例一的結果與實施例二的結果分別表示於表丨與表2。 [表1] 前(Pi) 中央(P2) 後(PO 1 9.0 9.0 9.0 2 9.0 9.0 9.0 次 3 9.0 9.0 9.0 4 8.5 8.5 8.5 5 8.5 8.5 8.5 6 8.5 8.5 8.5 7 8.5 8.5 8.5 數 8 9.0 9.0 8.5 9 9.0 9.0 8.5 10 9.0 9.0 9.0 最大值 9.0 9.0 9.0 最小值 8.5 8.5 8.5 最大值一最小值 0.5 0.5 0.5 平均值 8.80 8.80 8.70 -8 - 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) 512468 A7 B7 五、發明説明(6 [表2] (單位:μπι) 前(Pi) 中央(P2) 後(p3) 1 5.5 5.5 5.5 2 5.5 5.5 5.5 次 3 5.5 5.5 5.5 4 5.5 5.5 5.5 5 5.5 5.5 5.5 6 5.5 5.5 5.5 7 5.5 5.5 5.5 數 8 5.5 5.5 5.5 9 6.0 5.5 5.5 10 6.0 6.0 6.0 最大值 6.0 6.0 6.0 最小值 5.5 5.5 5.5 最大值一最小值 0.5 0.5 0.5 平均值 5.6 5.6 5.5
根據通常 曝光,沖 案,實施 ☆名:SN 使用實施例一及二所得到的半導體載體用膜, 的方法,於銅箔側塗佈光阻劑,乾燥後,藉由 洗,蝕刻,剝離光阻劑的步驟,形成配線電路圖 無電解錫鉛電鍍,另外塗佈防焊光阻劑(商, -9- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 512468 A7 B7 五、發明説明(7 ) 9000 )、硬化,得到圖案間距3 Ο μπι的薄膜覆晶封裝基板。 產業上之利用可能性 根據本發明之製造方法,可製造具有微細圖案間距的電 路基板,特別是薄膜覆晶封裝基板,並且具有信賴性,此 外可得到低價位之半導體載體用膜。 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

Claims (1)

  1. 512468 8 8 8 8 A B c D 六、申請專利範圍 1. 一種半導體載體用膜之製造方法,其特徵在於使用一基 材,共係包含厚度1 2 μηι以上的銅箔與聚醯亞胺系薄膜 者,且該銅箔蝕刻成厚度5〜9 μ m。 2. 如申請專利範圍第1項之半導體載體用膜之製造方法, 其中上述蝕刻後銅箔的厚度差對平均值為土 0.5 μΐη以 内0 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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