TW507080B - Burn in technique for chips containing different types of IC circuitry - Google Patents

Description

507080 A7 B7 五、發明説明（1 發明範圍 本發明大體上是關於積髀兩 曰μ (請先閱讀背面之注意事項^寫本頁) 領%路晶片上 < 電路測試，特定 地説，是關於積體電路晶片μ Y —人τ 分阳片上所包含不同形式電路之預燒 測試。 發明背景

經濟部智慧財產局員工消費合作社印製 半導體測試通常同時包括邏輯和記憶體電路或包含不同 形式之記憶體陣列電路如靜態記憶體(SRam)及動態記憶 體（DRAM)。一般而言，電路係設計以依序方式預燒，即 先預燒邏輯電路，再預燒記憶體電路；或在不同形式的記 憶體情況時，先預燒靜態記憶體（SRAM)，再預燒動態記 憶體（DRAM)。半導體晶片之預燒程序中，晶片在溫度及 電壓升鬲時產生應力，各種樣式作用於其上，且程序以預 先決定或預選的順序循序執行一段時間。一般而言，樣式 及順序由稱爲BIST的内建自我測試邏輯產生且邏輯和記憶 體上B I S T裝置之引擎並不相同且以顯著不同的樣式及順序 執行。此外，同一晶片或封裝中所包含的sram&dram 以不同引擎加以測試。電壓通常約爲操作電壓之丨·丨倍至 2 · 0倍，且通常此等應力時間之範圍在任何地方皆爲3小時 至100小時。因此對於每一種電路形式而言皆需有一段形成 應力的時間；且當測試以如同過去的情況連續執行時，累 積的應力時間會顯著增加。 因此本發明之目的爲提供一種改進的預燒程序，用於測 試半導體之設計，其中至少有一種電路形式是利用B〗s τ引 擎加以測試。 -4- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） / yj〇\j 五、發明説明（2 發明總結 本發明提供一種改進技術，用於測 r導體晶片。預燒測試能嫩測⑼擎及二:::: 壓增加時產生應力之不同形式的電路： +導-同時包含此兩種形式之電路，且於所述之 =用前述引擎爲至少其中一種電路形式同時執行'手:; 樣式。 4 圖示説明 、^之㉟階圖説明-同時具有記憶體陣列電路及邏輯電路 〈早-積體電路晶片，其中每—種電路形式有其 試引擎； 圖2流程圖爲邏輯電路及記憶體電路兩者同時在高溫下進 行測試之一具體實施例； 圖2a以圖示説明前半段測試期間内記憶體陣列之一部份 儲存格； 圖2 b與圖2 a類似，爲圖2所示測試之後半段期間内記憶體 陣列之一部份儲存格； 圖3之流程圖爲圖丨所示單一晶片之另一測試順序； 圖4之高階圖所示者爲同時具有靜態及動態記憶體陣列電 路之早晶片模組； 圖5之流程圖説明圖4所示模組之一測試程序；及 圖6之鬲階圖所示者爲一種裝在基板上的多晶片模組，其 邏輯電路在某一晶片上而記憶體電路在另一晶片上，所有 電路一起被測試。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公楚 (請先^:尊面之注意事項3寫本頁) 訂

經濟部智慧財產局員工消費合作社印製 ^υ/〇8〇 、發明説明（3 ) 幸父佳具體實施例之說明 =發明提供-種技術’料同時㈣半導體上兩種不同 /式又電路如邏輯電路及記憶體電路 ^ ^ 』百’或預燒作用中 兩種形式之記憶ftp車列電路，其中該兩種電路形式之师作 用同時發生。該預燒作用通常藉由將積體電路加熱至90。=到 '60 C加以％成。當在此高溫時’纟種測試樣式及順序在測 試引擎的控制下最好產生料導體晶片上。藉由在兩種不 同形式之電路上同時執行測試代替依序執行可節省許多時 間。此外，在高溫階段，可施予不同電壓以便以電力方式 使晶片產生應力，如同眾所熟知技藝的方式。 現在請參見附圖，先參考圖1，此爲本發明之一具體實施 例。在此具體實施例中，有一個半導體晶片，通常是一種 石夕晶片，它具有邏輯電路12及記憶體電路14(在此有時亦可 月匕將圮憶體晶片稱爲陣列電路）。邏輯内建自我測試機器即 LBIST引擎16，用以測試邏輯電路12，LBIST引擎包括一 狀態機器（state machine)，以眾所熟知的方式在晶片外測 試向量的控制下提供一組預選邏輯樣式給邏輯電路1 2，晶 片外測試向量可利用程式使其安排所產生樣式之順序或維 持該樣式。晶片外測試向量爲經由測試介面及控制之I / 〇所 實施的樣式。晶片外測試向量設定並安排BIS T狀態機器之 順序。LBIST引擎如1 985年3月5日發表之美國專利號碼 4,503,5 37 所述。 晶片10尚包含一個陣列内建自我測試（AB 1ST)裝置18， 且利用程式使A BIS T裝置提供各種樣式給記憶體陣列1 4， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項一^寫本百^}

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經濟部智慧財產局員工消費合作社印製 經濟部中央標準局員工消費合作杜印製 507080 第88l〇2p72號專利申請案二 中文說κ _

五、發明説明（4) J 記憶體陣列1 4亦被晶片外測試向量所控制，可利用程式使 曰曰片外測试向量安排所產生樣式之順序或維持該樣式。 M96年7月9日發表之美國專利號碼5,5 3 5 1 64及1 996年 1 〇月8日發表之美國專利號碼5，5 6 3，8 3 3提出記憶體陣列 内建自我測試裝置ABIST及其運作，為目前能夠使用的方 式。上述專利為本文之參考。LBIST引擎16及八^18丁引擎 1 8皆連接至晶片上可規劃程式之測試介面及控制電路2 〇， 此係傳統且為眾人所熟知的作法，且上述之介面及控制電 路20如同傳統方式從晶片外接收測試之1/〇訊號。該測試 介面及控制電路的程式將利用圖2作詳細說明。 現在请參考圖2，此圖說明一種能夠同時測試邏輯電路 1 2及記憶體陣列電路丨4的測試程序。此測試程序之前半部 以24代表，第二或後半部以26代表。測試向量和測試介面 及控制電路20提供下述如圖2所示之程序。將模組加熱至 測試溫度，選擇測試電壓並開始測試。積體電路晶片被初 始化此時應力模式啟動，將晶片設為應力所需之組態。 然後測試介面及控制電路存取八815了引擎18並執行abist 引擎至測試之一部份，此部份為一選項的應力樣式；例如 圖2a所示1與〇交替之.棋盤格樣式以28&表示，此樣式維持 在記憶體中，然後介面及控制電路2〇存取lbist4,i6.·。, LBiST為測試中的LBIST持續地執行此時程式所設計的樣 式的順序。整個測試程序的全部測試時間已設定於程式中 且在每-LBIST樣式或順序結束之後，會取出時間樣本以 便了解所指定的時間是否已經過去，例如，該時間的1/2， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公 ------.-------- (請先閱讀背面之注意事項再填寫本頁} 訂

Ju/〇8〇 第8S102072號專利申請案 中文說明書修正頁(90年7月） A7 五 月（5) ~- 各否’樣式2 8 a會維持在記憶體陣列1 4中且L B I S T引擎會 繼續依序執行每一樣式或順序。 (請先閲讀背面之注意事項再填寫本頁) 一旦達到所指定的程式測試時間，程式會再次存取 A B I S T引擎，如最後程序2 6所示。A B I S T引擎執行至下一 個選項應力狀態，例如，圖2 b中以2 8 b代表的新棋盤格。 接著L B I S T引擎會被存取且會執行l B I S T引擎，全部測試 時間繼續被取樣。只要尚未達到全部測試時間，L B丨s 丁就 會繼績依序執行整個L B I S T之測試樣式直到測試時間結束 ’此時測试介面會存取A B I S T引擎，執行a B I S T引擎樣式 至完成然後結束該測試。 如上所述，預燒測試之全部應力時間通常從3小時至丨〇 〇 小時；然而，對於AB 1ST機器而言，全部時間内之每一測 試循環週期通常可能在數毫秒内執行完成，lBIST機器則 通常小於1 0秒，因此在應力測試期間，允許發生非常多次 之測試。棋盤格樣式被選擇為最佳應力狀態模式，因為在 某些電路型式方面，有在記憶體内各儲存格間加入一最大 電壓位準，因此極有可能啟動任何可能發生的缺陷機制。 亦可利用其它有用的樣式，例如全部為，，1，，或全部為，，〇，，。 經濟部中央標準局員工消費合作社印裝 如上所述’應力測試的溫度可能大約在9 〇 及1 6 0 °C之 間變化而測試預燒所增加的電壓通常約為操作電壓的1丨倍 至2 · 0倍之間，雖然亦可使用其它溫度及電壓。 雖然交替樣式之棋盤格樣式非常有用且為提供良好機會 以捕捉許多預燒時可能發生的錯誤形式的卓越方式，但仍 有其它最佳的應力狀態。如圖3所示，介面及控制電路2 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

及測試向量可能具有-個在ABIST狀態機器1 8中允許各種 測試順序及樣式的程式，以便當邏輯電路中測試樣式的順 f在L BIS T引擎1 6的控制下進行時能夠繼續完成此程式規 J的順序。此可由測試利用初始化陣列晶片及啓動應力模 式然後存取ABIST機器引擎而開始排列順序時得知。接著 ，LBIST機器開始排列順序；因此⑶”及趟^測試兩 者同時執行。取出測試時間之樣本以確定測試是否已經完 ，，若否，則測試會存取重新開始並再 2重複執行整個測試直到取樣時間顯示測試已完成。某些 情況下，在LBIS丁引擎16排列順序期間，藉由連續執行所 有測試代替靜態地將記憶體維持在任何單一應力狀態而產 生特走开^式的錯誤方面，此測試特別有用。 在兩種電路形式同時執行時，必須在設計上考慮以避免 產生依序万式執行時不會發生的交互作用。上述兩種電路 形式（及其個別BIST引擎）於陣列和邏輯之間的介面（未示出） 互相解除閘控。解除閘控邏輯在測試及介面控制的控制下 啓動。此工作可利用通過閘（Pass gates)或專用_〇r功能 連同X互作用訊號加以達成。 經濟部智慧財產局員工消費合作社印製

(請先閱讀背面之注意事項^^寫本頁) 訂 圖4説明單晶片測試之設定，該晶片具有兩種電路形式， 即它具有動態記憶體陣列丨4及靜態記憶體陣列3 4，其中動 態記憶體陣列爲ABIST狀態引擎丨8所控制而靜態記悻髀陣 列爲靜態RAM ABIST引擎26所控制。再次強調，^之 靜態SRAM及動態DRAM記憶體皆在同一個晶片上。 圖4布置之測試規畫如圖5所示，其中於應力測試4〇之前

本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公慶） 507080 五、發明説明（7) 半段期間將靜態RAM安置於一蛀^ — 文夏於特別的實體棋盤格。此與應 力測試42之後半段期間恰好相反，DRAM之引擎於整段時 間中重複地執行該測試樣式，與靜態RAM先在―種情況， 然後在另一種情況者成為對比。當然，應了解可能發生相 同於圖3所示的測試形式，並φ增 、具干靜怨RAM及動態DRAM測 試同時發生且測試程序繼續進行，如圖3所示。 圖6所示為多晶片模組，其中邏輯電路^位於一半導體 晶片l〇a之上而記憶體陣列電路14位於另一半導體晶片1〇2 上，此等晶片皆裝於相同形式之多晶片模組基板44上。此 種情況下，測試介面及控制位於邏輯晶片1〇a上，雖然可視 可用空間將它置於兩個晶片中之任何一個上。 圖6之具體實施例概念上與圖丨之具體實施例相同。亦可 將圖6之具體實施例視為圖丨具體實施例之互補。此具體實 施例代表個別且分隔之矽晶片。圖丨之具體實施例代表^合 這些巨集至第一矽晶粒（die)。此等巨集間之實體互連藉由 圖6具體實施例中晶片間之電線加以完成。圖i具體實施例 之實體互連在内部矽接線等級之範圍内。 經濟部中央橾準局員工消費合作社印製 雖然本發明以其具體實施例說明，且已相當詳細說明該 等具體實施例，然而應用上不應限定或以任何方式使後述 之專利申請範圍限制於上述細節中。熟知此技藝者很容易 獲得附加利益及對其作改良。例如但不限於，某些程序可 被呼：叫或以不同的順序執行而某些程序可成為另一或更多 次常式的次常式。因此以較宏觀的角度，本發明並不限於 特定細節、代表性裝置及所示圖例與說明。因此，可從上 述細節作變化而不背離本發明概念之應用精神及範圍。 • 10- 本紙浪尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）

Claims (1)

1. 507080 六、申請專利範圍 1. 一種預燒測試方法，至少 中 式之雨r<日Ρ 獲^、有兩種不同電路形 广卵片’且其中每—種電路形式有其可規劃程 之自我測試邏輯，此邏輯用於產生—系列對於每―二 形式而言皆爲唯一之測試樣式，該方法包含； 包 施加—預燒測試溫度及電壓於之至少_^固之該晶 ，及 勹上 同時執行自我測試邏輯並於每一電路中產生樣式。 2.如申請專利範圍第丨項之方法，其中該電路形式之— 記憶體陣列電路。 馬 3 ·如申請專利範圍第2項之方法，其中該記憶體陣列 樣 之自我測試邏輯包含一種可於記憶體中產生預定靜= 式的邏輯。 ^ 該 且 樣 4.如申㈣專利範圍第3項之方法，其中該記憶體陣列以 預定靜態樣式維持_段選自㈣測試的_部份時間， 以另一預疋之靜態樣式維持於預燒測試的另一部份時間 5·如申請專利範圍第4項之方法，其中該每一預定曰巨 式爲棋盤格樣式。 ^ 經濟部中央標準局員工消費合作社印製 6.如^請專利範圍第2項之方法，其中該另一電路形式a 邏輯電路，且該邏輯電路之自我測試邏輯包括—邏^馬 可在預燒測試執行時在整個邏輯電路的程式化自我、 邏輯中重複做樣式之順序排列。 /J ^ 7·如申請專利範圍第丨項之方法，其中該每一電路# 、 於單一晶片上。 8.如申請專利範圍第1項之方法，其中該每一電路形式俨 11 - 本紙張尺度適用中酬家標準（CNS) 507080 A8 B8 C8 D8 穴、申請專利托圍 於裝在早'一基底的不同晶片上。 9 .如申請專利範圍第2項之方法’其中該每一電路形式爲 記憶體電路，其一爲DRAM，另一爲SRAM。 請 先 閲 讀 背 之 注 意 Ii 填 寫 本 頁 經濟部中央標準局員工消費合作社印製 -12. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐