TW480672B - Method to produce a ferro-electric memory device - Google Patents

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480672 A7 _B7_ 五、發明說明（i ) (請先閱讀背面之注意事項再填寫本頁) 本發明僳關於一種鐵電質記憶體配置之製造方法，本 發明特別是有關一種具有記億胞陣列（由許多記億胞所 構成）之鐵電質記億體配置之製造方法，各記億胞分別 具有至少一個選擇電晶體及一個記億電容器且可由字元 線和位元線來控制。 鐵電質記億體配置相對於傳統之記億體配置（例如， DRAMs和SRAMs)而言所具有之優點是：所儲存之資訊在 電壓或電流中斷時亦不會消失而是仍然儲存著。鐵電質 記億體配置之此種非揮發性是與下逑事實有關，即：此 種鐵電質材料中此種由外部電場所造成之極化在外部電 場切斷之後亦可保存著。 經濟部智慧財產局員工消費合作社印製 但在積體電路中不可避免的是：特別是會由於寄生性 組件而會在鐵電質記億電容器之電極之間無意中産生一 種很小之電壓差。依據記億電容器之鐵電質材料之極化 狀態以及依據電壓差之極性，此種電壓差可增大或減小 鐵電質材料之極化。各電極之間的電壓差亦可視為一種 干擾脈衝。依據此種干擾脈衝之數目及/或振幅，則所 儲存之資訊或多或少會被大大地減弱。在最壞之情況下 在讀出此記億體配置時會造成一種錯誤值，這實際上是 一種資料損料。 這以下將依據第10圖來說明，其中顯示一種鐵電質記 億體電容器之磁滯（Hysteresis)曲線。此種磁滯曲線顯 示：在施加電壓V = 0時産生二種極化狀態P ,這樣即可 儲存資訊。在第10圖所示之例子中，藉由施加一種正電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印裳 480672 κι _Β7_ 五、發明說明（2 ) 壓V而使一種極化P寫入此記億電容器之材料中。此電 壓V然後回到V=0值處且一種與0不同之極化P(請參看 此參考符號17)保存在此種鐵電質記億電容器中。 例如若由於一種干擾脈衝19而使此極化由點17改變至 點18且在此種干擾脈衝逐漸消失之後又施加電壓0V。則 此極化狀態不回到點17，而是移到點20,點20位於點17 下方。多個干擾脈衝最後可使資訊消失。 在操作此記億體配置時各干擾脈衝"耦合而入"是與此 種記億體配置使用何種操作概念有關。在所謂VDD/ 2概 念中，特別是電壓變動被電容性耦合至所有鐵電質記億 電容器之共同電極（例如在記億體配置之切入和斷開時） 以及已截止（off)之PN-接面之漏電流都可造成各種干擾 脈衝。在脈衝概念中，特別是一種受脈波驅動之電極軌 電容性地過（over)耦合至未被選取之記億胞時會造成一 種干擾脈衝。此外，在VDD/ 2概念和脈波概念中，選擇 電晶體或轉換（transfer)閘之電荷注入和電容性耦合是 與此種干擾脈衝有關。最後，在NAN D概念中，由於電流 (其在記億胞讀出和寫入時産生）流動而在各電晶體上之 電壓降會造成上逑之干擾脈衝。 在VDD/ 2概念中就漏電流之問題而言基本上有二種解 法，此二種解法都與下逑有關：電荷（其流經已截止（off) 之接商）持續地或週期性地經由該選擇電晶體而供應至記 億胞，但各選擇電晶體持鑛地接通只有在此記億體配置 未被存取時才可能。若對此記億體配置進行一種存取， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂· --線- 480672 A7 _B7_ 五、發明說明（3 ) (請先閱讀背面之注意事項再填寫本頁) 則記億胞陣列中只有一條字元線須被驅動，其餘之所有 之字元線都必須截止（〇 f f )。在記億體存取之後，則所 有之字元線又必須接通，這樣會由於較高之電容性負載 而使功率需求大大地増加。各選擇電晶體之週期性地接 通會造成以下之缺點：由於各週期之間之漏電流而會在 記億電容器上産生一種干擾脈衝。此種干擾脈衝至多只 在振幅上受到限制。於是很複雜地使截止之PN-接面之 漏電流不只會發生強烈之變動，而且亦會隨溫度而明顯 地上升。 在脈波概念中，為了節省晶Η面積且記億體配置在構 造上儘可能小，則數目是此記億體讀出或寫入時所需數 目之二倍之這些記億電容器須連接至一個共同之電極軌 。為了對付此倩況，則記億胞之基本面積須大大地增大 ，但這樣會由於成本原因而不是所期望的。 在記億胞之與反及（NAND)相類似之配置（其亦可與VDD /2概念相組合而使用）中，已截止之ΡΝ-接面之漏電流問 題基本上已解決。當然會由於各電晶體之有限之電阻而 在記億胞讀出或寫入時在相鄰之晶胞上産生一種干擾脈 衝。 經濟部智慧財產局員工消費合作社印製 為了防止此種由於干擾脈衝所造成之資訊損耗，則對 每一記億電容器而言須另外設置一個短路電晶體，其可 使記億電容器之電極以適當之方式短路。例如可控制此 種短路電晶體使得在每一次讀出或寫入過程之後此記億 電容器之二個電極可經由此短路電晶體而處於相同之電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480672 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 影大 質二提短 項有附 以 有少電 電 各 利大 電之是一 5 它各 是 具至鐵 二 之 不可 鐵器此另 第其圍 法 別及該 第 器 之此 於容因有 .或明範 方 分以與· 之 容 成因 化電的具 發利 造 胞體是 器 電 造¾)體億目種 第本專 製 億晶上； 容 ； 質 所立 積記之此 圍 C請 之 記電性接 電 體 電 化體此明造 i範成申 置 各路電連 質 晶 鐵 極^晶使發製 利達在 配 ，短在相 電 電 使 之^電易本便 專來逑 體 板個體極 鐵 路；， 料ra一不。以 請法描 憶 基一晶電 接 短入化 材 Μ 另是接法 申方是。記 之少電一 •，連 各填構 質 使別連方。由造觀中質 胞至各第層便 接料結 電®,特相之胞是製外圖電 億，且之離以 連材行 鐵 2 言，體利憶的之及附鐵 記體，中隔孔 便性進 對¾而的晶有記目置性各.種 個晶器極性觸 以電且 衝豸 點易電本質此配特及此：多電容電電接 孔導層 脈電。觀容一成電，體，以，行有擇電各層個 觸以電 擾在除之不另且鐵明億式書明進具選質之一 一 接中導 干 消程是該易之發記形明發來種個電器少少 些孔替 些Ϊ或製中與簡體本質施說本驟一 一鐵容至至 一觸一 這 Η 小由胞極種晶據電實，據步備少値電加生；生接加 ❶(ί變但億電一電依鐵之項依述製至一質施産極産各施 位饗地 記個.供路 之利屬 下a)b)c)d)e)f) ------------•裝--------訂---------線-^· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480672 A7 B7 五、發明說明（5 ) 第二電極可分別與各短路電晶體導電性地相連接。 --------*----"^裝--- (請先閱讀背面之注意事項再填寫本頁) 本發明之方法所具有之優點是：其可毫無困難地整合 於現有之不具備該短路電晶體之鐵電質記億胞之製程中 。許多製程參數因此不需作重大改變即可被採用，這樣 即可達成一種成本有利之製程。 依據較佳之實施形式，須對步驟f)中所形成之導電層 進行結構化，使産生一些額外之位元線。此導電層（第二 電極經由此導電層而與該短路電晶體相連接）因此對應於 第一金屬化平面，其通常是用來使電荷輸送至記億胞或 由記億胞往外送。在本發明之此種實施形式中，各電極 之間可經由短路電晶體而連接，此時不必使用額外之導 電層。因此，相對於傳統之製程而言亦不需額外之遮罩 平面。 此外，本發明亦提供一種方法以製造一種鐵電質記億 體配置，其包括以下各步驟： --線. a) 製備一種具有多個記億胞之基板，各記億胞分別具有 至少一個選擇電晶體，至少一個短路電晶體以及至少 一個鐵電質電容器，且各電晶體在電性上是與該鐵電 質電容器之各電極中之第一電極相連接·， 經濟部智慧財產局員工消費合作社印製 b) 施加至少一層第一電性隔離層； c) 産生一些接觸孔以便連接各短路電晶體，其中各接觸 孔和各凹口互相重疊； d) 産生一些接觸孔以便連接各短路電晶體，其中各接觸 孔和各凹口互相重叠； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480672 A7 B7 五、發明說明（6 ) 經濟部智慧財產局員工消費合作社印製 電 合之即 晶連路觸 接孔時外 樣間 各二 填隔可 質。整胞變 電便短接 連觸口額 這之 接積中二樣 電接地億改 擇以各各。便接凹需 。體 C連沈孔第-M 鐵連難記大 選孔接生面以個各不 的晶開便後觸在， 使相困質重。各觸連産平孔一生亦 利電隔以隨接則料 ，體無電作程接接便來罩觸生産時 有路相孔：之，材 入晶毫鐵必製連些以式遮接産時口 是短置觸是中式性 瑱電可種不之便一孔方之個少同凹 樣與配接的層方電 料路其此可利以生觸種外一至且生 這極體些利離種導 材短：之此有孔産接此額生 ，極産 則電億一有隔此入 性與點體因本觸若些以需産此電則 ，二記生別二以镇 電地優晶數成接 ，一 C 不少因二， 時第之産特第。先 導性下電參種些外生的時至 C 第式 層之餘中且使線預 以電以路程一 一此産佳體.，極之方 離器其層，，元孔 中導有短製成生。時較晶式電器種 隔容與離的化位觸 口 可具之多達産的同是電形二容此 二電地隔利構生接 凹極亦外許可前利且樣路施第電以 第質實二有結産各 各電法額。樣之有體這短實之質 C 加電確第是之而對 和二方備中這e)是晶刖各之器電的。施鐵接在時使層需 孔第之具程，驟樣電，接佳容鐵利面若使連若體且電不 觸之明不製用步這擇時連較電接有平，可性，晶層導即 接器發種之採在則選體便據質連別罩外是電此電電種中 各容本一有被若 ，各晶以依電便特遮此別導因擇導此層 e)在現可 體接電孔 鐵以是之 待的 選種入離 I--1111 ^--------I------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480672 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 囍 ) 便依路電 有 曰㈢是 在晶億 ：記 記製成 以。短導 時10這籠 C電記 下質 I質 V 之構 孔止各中 中 ，第器一種 如sC電 f 置矽 觸為接板 口 . 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I ί線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 480672 ，年"月 _____充 六、申請專利範圍 第891 1 2548號「鐵電質記憶體配置之製造方法」專利案 (90年1 1月修正） 六、申請專利範圍 1· 種鐵鼠寊6卩憶體配置之製造方法，其特徵爲以下各步 驟： a) 製備一種具有多個記憶胞之基板，各記憶胞分別具有 至少一個選擇電晶體，至少一個短路電晶體以及至少 一個鐵電質電容器，且各電晶體在電性上是與該鐵電 質電容器之各電極中之第一電極相連接； b) 施加至少一層電性隔離層； c) 產生至少一個接觸孔以便連接鐵電質電容器之第二電 極； d) 產生一些接觸孔以便連接各短路電晶體； e) 各接觸孔中以導電性材料塡入； f) 施加一種導電層且進行結構化，使鐵電質電容器之各 第二電極可分別與各短路電晶體導電性地相連接。 2. 如申請專利範圍第1項之方法，其中在步驟e)之前產生 一些接觸孔以便連接各選擇電晶體。 3. 如申請專利範圍第2項之方法，其中產生各接觸孔以便 連接各選擇電晶體且同時以各接觸孔來連接各短路電晶 JH6to 體。 4. 如申請專利範圍第1 ，2或3項之方法，其中須對步 驟Ο中所構成之導電層進行結構化，以便產生其它位元 線。 480672 六、申請專利範圍 5. —種鐵電質記憶體配置之製造方法，其特徵爲以下各步 驟·· a) 製備一種具有多個記憶胞之基板，各記憶胞分別具有至 少一個選擇電晶體，至少一個短路電晶體以及至少一個 鐵電質電容器，且各電晶體在電性上是與該鐵電質電容 器之各電極中之第一電極相連接； b) 施加至少一層第一電性隔離層； c) 產生一些接觸孔以便連接各短路電晶體，其中各接觸孔 和各凹口互相重疊； d) 產生一些接觸孔以便連接各短路電晶體，其中各接觸孔 和各凹口互相重疊； e) 各接觸孔和各凹口中以導電性材料塡入，使鐵電質電容 器之第二電極可導電性地與短路電晶體相連接。 6. 如申請專利範圍第5項之方法，其中在步驟e)之前產生 各接觸孔以便連接各選擇電晶體。 ?.如申請專利範圍第6項之方法，其中產生各接觸孔以便 連接各選擇電晶體且同時以接觸孔來連接各短路電晶 am 體。 8. 如申請專利範圍第5，6或7項之方法，其中產生至少 一個接觸孔以便連接鐵電質電容器之第二電極。 9. 如申請專利範圍第8項之方法，其中產生至少一個接觸 孔以便連接鐵電質電容器之第二電極且同時產生各凹 □。 10. 如申請專利範圍第5至7項中任一項之方法，其中施加 -2- 480672 六、申請專利範圍 第二電性隔離層。 11.如申請專利範圍第10項之方法，其中在第二電性隔離層 中產生一些接觸孔以便連接各選擇電晶體。 12·如申請專利範圍第11項之方法，其中沈積一種導電層且 使之結構化，以便塡入第二電性隔離層中之各接觸孔中 而產生各條位元線。 这如申請專利範圍第1,2,3，5，6或7項之方法，其中在基板 中產生各接觸孔以便連接各短路電晶體直至各短路電晶 體之擴散區爲止。 14.如申請專利範圍第1，2,3,5，6或7項之方法，其中產生各 接觸孔以便連接各短路電晶體直至導電性插頭爲止，這 些插頭在基板中導電性地與短路電晶體之擴散區相連 接。 15·如申gf專利範圍第1，2，3，5，6或7項之方法，其中使用鎢 以便塡入各接觸孔及/或各凹〇中。 16.如申請專利範圍第8項之方法，其中使用鎢以便塡入各 接觸孔及/或各凹口中。 17·如申請專利範圍第9項之方法，其中使用鎢以便塡入各 接觸孔及/或各凹口中。 18·如申請專利範圍第π項之方法，其中使用鎢以便塡入各 接觸孔及/或各凹口中。 19. 如申請專利範圍第1 3項之方法，其中使用鎢以便塡入各 接觸孔及/或各凹口中。 20. 如申請專利範圍第14項之方法，其中使用鎢以便塡入各 480672 六、申請專利範圍 接觸孔及/或各凹口中。 21·如申請專利範圍第1,2,3,5,6或7項之方法，其中使用空 乏（depletion)型之場效電晶體作爲短路電晶體。 22_如申請專利範圍第8項之方法’其中使用空乏（depleti〇n) 型之場效電晶體作爲短路電晶體。 23·如申請專利範圍第9項之方法，其中使用空乏（depleti〇n) 型之場效電晶體作爲短路電晶體。 21如申請專利範圍第丨丨項之方法，其中使用空乏（depleti〇n) 型之場效電晶體作爲短路電晶^。 25·如申請專利範圍第13項之方法，宜由沛田允< ^ 1 .、 其中使用空乏（depletion) 型之場效電晶體作爲短路電晶^。 26如申請專利範圍第14項之方法，甘 · ^ 其中使用空乏（depletion) 型之場效電晶體作爲短路電晶胃。 27.如申請專利範圍第1 5項之方法，甘+ # m 6 < 依’其中使用空乏（depletion) 型之場效電晶體作爲短路電晶體。 -4-