TW479260B - DDR DRAM data coherence scheme - Google Patents

DDR DRAM data coherence scheme Download PDF

Info

Publication number
TW479260B
TW479260B TW089119193A TW89119193A TW479260B TW 479260 B TW479260 B TW 479260B TW 089119193 A TW089119193 A TW 089119193A TW 89119193 A TW89119193 A TW 89119193A TW 479260 B TW479260 B TW 479260B
Authority
TW
Taiwan
Prior art keywords
data
address
clock
odd
bit line
Prior art date
Application number
TW089119193A
Other languages
English (en)
Inventor
Jr-Bin Wang
De-Ming Yuan
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Application granted granted Critical
Publication of TW479260B publication Critical patent/TW479260B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066Output synchronization
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Dram (AREA)

Description

A7 B7 五、發明說明(/ ) 發明背景: 發明之技術領域: 本發明是有關於一種半導體之記憶體,尤指一種關於 雙倍資料速度動態隨機存取記憶體之資料同調方法。 相關先前技術說明: 雙倍資料速度動態隨機存取3己憶體(double data mte DRAM ; DDRDRAM)中的資料係在一時脈的兩端讀出與寫 入雙倍資料速度動態隨機存取記憶體,為維持資料同調, 必須確定寫入及讀出一記憶胞事實上是在相同的儲存記憶 胞中執行。雙倍資料速度動態隨機存取記憶體的資料組 (burst)讀取動作在輸出端資料出現在非行位址選通信號 (column address strobe)延遲之後需要一起始位址與一資料 組長度’為確定讀出同調’必須知道NOT行位址選通信號 延遲是整數或非整數,以便了解若資料的第一部份在時脈 的正緣或負緣被讀出。當寫入資料時,並沒有Ν〇τ行位址 選通信號延遲,起始位址是奇數或偶數對於查找儲存資料 的記憶胞是重要的。 在美國專利第5,9〇U〇9號中揭露一種同步動態隨機存 取 5己丨思體(synchronous dynamic random access memory ; SDRAM)電路,能夠非同步地且不受時脈限制地提供讀出及 寫入動作的控制。在美國專利第5,892,73〇號中,Sat〇等人 2 五、發明說明(〇?) 揭露了 -種同步動態隨機存取記憶體能夠以管道線 (pipe_赋或者預取(prefetch)模式工作,其允許多種資料 寫入模式在-晶片上執行。在美國專利第5,402,388號中, WOJClckl等人揭露—鋪由調整對應於系統時脈之行位址 選通信號時序輕同步__存取魏體之延遲的方 法。 發明之簡要說明: 同 本發明係朗彡断_正軸貞賴供在爆衝模式 下之雙倍資料速度_隨機存取記髓_出及寫入的資 個調。該資料組可叹任何長度,其起始㈣由偶數或 可數位址寫人或讀出。如果起始位址為偶數,則資料組之 後續的f料從—奇數位址寫人或讀出,如果起始位址為奇 數,則貝科組之後續的資料從一偶數位址寫入或讀出 鮮詩,,基钱入供電,心― 址選通信號延遲以決定在讀出命令設定之後—二 料的時脈週期數目。—位侧被用來· BLSA,H 赫貧料時,該行位址_賴延遲是時脈_的整^ 非整數必須考慮行位址選齡觀遲與起始位址以維持3 x 297 公 t ) 479260 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(, 信號延遲為時脈週期的非整數時 BLSA與偶數扯从的 間,在可數 脈。睥罝接地對應-輸出選通器之時 m 可脈的正緣被用來對應輪出撰福一7 ^ 口士 么 粑掏出砥通态之偶數位址資料, 喊的負緣被用來對應輪出 、 ,pJiA/ 、的又可放位址貧料。當資 科、、且起始位址為偶數而行位 ^ 、 非或者當資料組起始位址為奇數而行位址選通 延遲為時脈週期的整數,在偶數 的貧料藉由以時脈 負緣為基準的電料段連接讀岐·,並且在奇數 BLSA㈣料藉由以雜正緣絲準的·手奴接 出選通器。 在一寫入動作中,行位址選通信號延遲並不是一個因 I ’唯-的標準是連接該資料組資料至適當的位址位置。 對於-寫入動作而言,資料組資料位元係由資料要求選通 信號(dataquery strobe ; DQS)選通進入暫存器,一資料要求 選通信號正緣選通資料進入暫存器reg一dqs』,一負資料要 求選通信號選逋資料進入皙存器reg—Qqs—n。如果資料資料 組起始位址為偶數,選通進入暫存器reg—dqsj)的資料被連 接至一偶數BLSA(BLSA一E),選通進入暫存器reg一邮―n的 資料被連接至一奇數BLSA(BLSA一0)。如果資料組起始位 址為奇數,選通進入暫存器reg-dqs_p的資料被連接至一奇 數BLSA一0,選通進入暫存器reg—_dqS—n的資料被連接至一 偶數 BLSAJE。 lil I -II- (請先閱讀背面之注意事項再填寫本頁) 訂: . 太紙張尺麿镝用中岡國玄標準(CNQ A4親·格(210 X 297公蝥) 479260 出或寫入 A7 五、發明說明(+ ) ^料同調係藉由在寫人動作後接著讀取相同記憶跑 目1^貧料來保證,當資料組起始位址為偶數時且在該輪出 之第位疋係來自—偶數儲存位址時,同調存在。連續的 或者插入的資料資料組均能夠使用本發明之方法以同調讀 圖式之簡要說明: 本發明將伴隨著以下之圖式作-描述,其中: 第1 a圖為一方塊圖,顯示讀取一雙倍資料速度動態 隨機存取記憶體之連接。 〜 第1b圖列出連接位元線感測放大器資料至一 出選通器之情況。 、 、 第2 a圖為一方塊圖,顯示寫入一雙倍資料速度動熊 隨機存取記憶體之連接。 〜 μ 2 b圖列出連接資料進入位元線感測放大器資料之 情況。 、 第3圖顯示讀取雙倍簡速肋騎機存取記之 時序圖。 〜 第4圖顯示寫入雙倍資料速度動態隨機存取 時序圖。 ^肢乂 第5 ®係由雙倍資料速度祕隨機存取記憶體讀取資 蹲亚維持資料同料之方法的流程圖。 ---7---7*----!裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印剩衣
479260 A7 B7_ 五、發明說明(f ) 第6圖係寫入資料至雙倍資料速度動態隨機存取記憶 體並維持貧料同料之方法的流程圖。 圖號說明: 經濟部智慧財產局員工消費合作社印製 10 偶數BLSA 11 奇數BLSA 1 2 狀況A 13 狀況B 3 0 貢料進入 3 2 暫存器reg_dqsjp 3 3 暫存器reg_dqs_n 3 8 BLSA 3 9 BLSA 3 4 暫存器 3 5 暫存器 14 暫存器 15 暫存器 16 時脈正緣 17 時脈負緣 18 資料輸出選通器 19 輸出 5 0 奇數BLSA 5 1 時脈週期 -----I--^----裝---- (請先閱讀背面之注意事項再填寫本頁) 訂---- . 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 479260 A7 B7 五、發明說明( 5 2 偶數 5 4 奇數 5 6 時脈週期 5 7 奇數 5 8 時脈負緣 5 9 偶數 60 時脈正緣 7 0 解除選通器 71資料要求選通信f虎正 7 2 偶數 7 3 奇數BLSA 74 奇數 7 5 偶數BLSA 7 6 資料同調 ;號 經¾部智慧財產局員工消費合作社印製 較佳實施例之詳細說明: 第1 a KL、員示靖取一雙倍資料速度動態隨機存取記憶 體之方塊圖/在偶數BLSA1 0與奇數BLSA1丄的資料連 曰存1 4 1 5,其係對應時脈正緣1 6與時脈負 緣17在第1b圖所示之狀況a 12與狀況β13,資 料連接至資料暫存器14與15,在正緣資料暫存器' ---Μ---V----·-壯衣--------訂---------- (請先閱讀背面之注意事項再填寫本頁) 7 479260 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明(7 ) 的資料係對應資料輸出選通器(喊ιρ1叫工8之時脈正缘 i 6。在資料暫存器丨5的資料係對麟料輸出選通 益18之時脈負緣i 7。該資料在時脈正緣及負緣對應輪 出19 ’直到在資料爆度長度的資料被轉移。資料組的長 度可以不受限制’其起始位址可以是偶數或奇數。 從-雙倍資料速度動態隨機存取記憶體讀取資料係根 據在電腦供間麵(縣輸,& I嫩定之行位址 選通信號延遲。第i b圖即顯示行位址選通信號延遲為整 數及非整數時脈週期時,由雙倍資料速度動態隨機存取記 憶體讀取資料所需的情況。當資料組起始位址為偶數,行 位址選通信號延遲為整數時,狀況A1 2被用來連接偶數位 址BLSA1 〇與奇數位址BLSA1 1的資料經由暫存器η 5連接至輸出選通器! 8,其中偶數位址的資料使用 時脈正緣1 6 ’奇數紐的資料使科脈貞緣1 7。當資 料組起始位址為奇數,行位址選通信號延遲為非整數時, 狀况A1 2被用來連接奇數位址BLSA1 i與偶數值址 =SA 1 Q的資料經由暫存H i 4及丨5連接至輸出選通 為18,其中偶數位址的資料使用時脈正緣i 6,奇數位 址的資料使用時脈負緣17。 *繼續參照第la圖及第11〇圖,當資料組起始位址為 奇數,行位址選通信號延遲為整數,狀況b i 3使用時脈 負緣1 7連接偶數位址BLSA1 〇的資料經時脈負緣暫存 ---^ ·! (請先閱讀背面之注意事項再填寫本頁) tr· 峰 1 11 規格(210 X 297公驁) 479260 五、發明說明(f ) f 1 5至輸_器1 8,以及使用時脈正緣1 6連接奇 益位址见从11的資料經時脈負緣暫存器14至輪出選 通器18。當資料組起始位址A ^ 浐A非敕截0士卜主 止為偶數,行位址選通信號延 "為非正糾4心使科脈負緣1 7連接偶數位址 BLSA1 ◦的資料經時脈負緣暫存器15至輸出選通哭工 8;以及使用時脈正緣16連接奇數位址BLSA i 經時脈正緣暫存器14至輸出選通器18。 、 >考第2 a ® ’ 寫人資料至雙倍資料速度動態隨 機存取記憶體之方塊圖。其十在寫入資料組資料時沒有包 含行位址選通信號延遲,只有起始位址被需來連接輸 入資料至適當的BLSA 3 8或3 9。資料進入30 一正緣 資料選it_(DQS—P)選通進入整數reg—邮』3 2,以及 一負緣資料選通信號(DQS—N)選通進入整數吨_⑽ 3。如第二b圖所示’當資料組起始位址為偶數位址時, 經濟部智慧財產局員工消費合作社印製 使用情況c,資料要求選通信號正緣暫存器34的偶數資 料被連接至偶數位址BLSA3 8,而來自資料要求選通信號 負緣暫存益3 5的奇數資料被連接至奇數位址BLSA3 9。當資料組起始信號位址為奇數,使用情況D,資料要 求遥通“號正緣暫存器3 4的資料被連接至奇數位址 BLSA3 9,而資料要求選通信號負緣暫存器3 5的資料被 連接至偶數位址BLSA3 8。 參考第3圖,顯示雙倍資料速度動態隨機存取記憶體 9 A7 B7 五、發明說明( ===其在—時脈的的上升_-讀 址廷通信號延遲是時脈週期的非整數, :=三圖所示為u個時脈週期,資料組起始位址的第— ^ 在第二時脈觸的負緣,資料龍組的後續 j在母個雜正軸時脈負緣㈣地出現,直到資料电 長度結束。如果行他選難號㈣是時 例如圖中所示的2個時脈週期,資料組起始位址的第一資 =係出現在第三時脈週_正緣,資料組的後續資料 ^個時脈負緣與時脈正緣交出現,直職料組長度 八中也可以要求較第三圖所示實施例大的整數與 非整數行位址選通信號延遲 /参閱第4ffl,顯示寫人資料組資料至雙倍資料速度 動態隨機存取記憶體之時序圖’寫入命令係辦脈週期的 上升緣進行’資料組的第一資料D1〇在資料要求選通信號 壯升緣被寫入,資料組的下—個資料D1?)在資料要求選 通信號的貞緣被寫人’龍_料在體^求選通信號交 替的正緣及負緣繼續依序地寫人雙倍龍速度動態隨機存 取記憶體,直到資料組長度結束。 士料五圖中顧示從雙倍資料速度動態隨機存取記憶體 5貝出貝料的-種同調方法,偶數位址的資料連接至偶數 BLSA,奇數位址的資料連接至奇數肥八5 〇。如果行位 址選通信號延遲是時脈週期5 i的整數,f料組起始位址 10 A7 A7
五、發明說明(卩) 是偶數5 2,則偶數BLSA對應時脈正緣連接 奇數BLSA職咖貞鱗接騎翻。如奸位址麵 信號延遲找脈週期5 1的整數且資料组起始位為奇數5 4,則偶數BLSA對應時脈負緣連接至暫存器,奇數舰 對應時脈正緣連接至暫存器。如果行位址選通信號延遲是 時脈週期5 6的非整數轉料組起始位址為奇數5 7,則 :黯對應時脈正輯接至伽,並骑數腿 對應時脈負緣58連接至暫存器。如果行位址選通信號延 遲是時脈職5 6 _整數且㈣_純址為偶數5 9 ’則偶數BLSA制時脈負緣連接至暫存器,奇數腿 _械錢6 〇連驗倾胃。Μ暫辆之資料進入 選通器以產生資料組資料之—輸出係與該資料組資料的寫 入同調。 在第八圖中顯不-種寫入資料至一雙倍資料速度動態 隨機存取記憶體的_方法,射倾組資連接至- =示,UQ ’貝科位元細—資料要求選通信號正緣 廷通及-資料要求選通信號負緣選通信號了丄選通。 =貝料組起始位址為偶數7 2,以資料要求選通信號正 緣選通的暫存n資料鶴接至爐blsa碰資料要求選 通=號負緣選通的暫存器資缝連接至奇數blsa7 3。如 $貝料轉始位址為奇數7 4,被資料要求選通信號正緣 選通的暫存器資料被連接至奇數则八,而被資料要求選通 i張尺度 7 V 11 --------訂·--------« (請先閱讀背面之注意事項再填寫本頁) 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 297公釐) 479260 A7 _________________ 五、發明說明((I) 信號負緣選通的暫存器資料被連接至偶數BLSA7 5,資料 組資料係以資料同調7 6儲存至雙倍資料速度動態隨機存 取記憶體。 惟,以上所述僅係本發明較佳之實施例,熟習該項技 術者能夠了解許多型式及細節上的改變是可能的,但並未 脫離本發明之精神及範圍。 ---.-----Ί--^--- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297 _公楚^

Claims (1)

  1. 申請專利範圍 1 種資料讀取電料允許雙倍轉速度_隨機存取 5己憶體之資料同調,其包括: a. 以一時脈的兩緣讀取之儲存資料; b. 在供電m〇s(絲輪入細线)权之行位 址選通信號延遲; · C·該行位址麵信艇紗定該時脈之—緣被用來讀 取該儲存資料的第一資料; g d. 存資料藉由行位址選通信號週觸取至偶數與 可數位元線感測放大器; e. 藉由該位元線感測放大器讀取之資料組織成時脈正 緣貧料與時脈負緣資料; ί _脈正緣資_時脈正緣對應—選通器之輸出; 以及 §·該時脈負緣資料以時脈負緣對應該選通器之輪出。 !^翻顧第1撕狀資·取電路,其中當 貝料組触她為縣且該雜址選通 時脈週期的整數,或者該資料組起始位址為奇數2 仃位址廷通信號延遲非為時脈週期的整數時,來自偶 數位址的資料被組織成時脈正緣資料,來自奇數位址 的貧料被組織成時脈負緣資料。 如申請專利範圍第1項所述之資料讀取電路,其中當 請 閱 讀 背' ιέ 之 注, 事 項 再
    頁 訂 φί 經濟部智恙財—負工消費合作社印繁 3 、.—、::1尺度適用中國國家標孽 (css ) A規格( Μ〇X 297公釐 4
    申請專利範圍 二資料組域恤騎數,贿位 =_r:或者當該資料組起 X仃位址k通k遽延遲非為時脈週期的整, 數位址的資料独織成貞時脈猶倾,奇數位址 的貧料被组織成正時脈端緣資料。 •請專利範圍第【項所述之資料讀取電路,其中當 Γ資料組位址為偶數,且該選通器之輸出的第二位I 係來自-偶數儲存位址時,資料同調存在 •如欠申請專利範圍第4項所述之資料讀取電路,其令該 貧料同調_於任何資料組長度的連續或者插 料爆衝。 .1資料寫人電路以允許雙倍倾速度_隨機存取 °己~•思體之資料同調,其包括: a·於時脈正緣使用一正緣資料選通信號以及於一時 脈負緣使用一負緣資料選通信號選通之資料; b.寫入偶數位址及奇數位址位元線感測放大器之資 料;以及 ' c•資料爆衝之起始位址決定哪些選通的資料連接至 该偶數位址位元線感測放大器,哪些選通的資料連 接至奇數位址位元線感測放大器。 卜申請專利範圍第6項所述之資料寫入電路,其中當 4賓料爆衝起始位址為偶數時,該正緣資料選通传號 ^¾1T------ (請先閱讀背面之注意事項再填寫本f) 7 ·
    六'申請專利範圍 選通之資料被連接至該偶數位址位元線感測放大器, "亥負緣資料選通信號選通之資料被連接至該奇數位址 位元線感測放大器。 8如申晴專利範圍第6項所述之資料寫入電路,其中當 邊資料爆衝起始位址為奇數時,該正緣資料選通信號 選通之資料被連接至該奇數位址位元線感測放大器, 该負緣資料選通信號選通之資料被連接至該偶數位址 位元線感測放大器。 9如申請專利範圍第Θ項所述之資料寫入電路,其中同 凋適用於任何資料組長度的連續或者插入型的資料爆 衝。 1〇 ·如申請專利範圍第6項所述之資料寫入電路,其中 係藉由在寫入後讀取相同記憶胞的相同資料以保證 資料同調。 11.一種雙倍資料速度動態隨機存取記憶體之讀取方 法,包括下列步驟: 經濟部智总財.4¾¾工消费合作社印製 a·連接儲存在記憶體的資料,其中偶數儲存位址的 • 資料連接至一偶數位元線感測放大器,奇數儲存 位址的資料連接至一奇數位元線感測放大器; b·當一資料組起始位址為偶數而行位址選通信號延 遲為時脈週期的整數時,或者當該資料組起始位 址為可數而行位址選通信號延遲為時脈週期的非 公董)---- Α8 Β8 — C8 "~ -~ — D8 ~、申請專利範圍 ~一~~- 正放日可’連接來自偶數位元線感測放大器的資料 至一正緣資料暫存器,以及連接來自奇數位元線 感測放大器的資料至一負緣資料暫存器; ^ 4為料組起始位址為奇數而行位址選通信號延 遲為時脈週期的整數,或者當該資料組起始位址 為偶數而行位址選通信號延遲為時脈週期的非整 數日可’連接偶數位元線感測放大器的資料至一負 緣資料暫存器,以及連接奇數位元線感測放大器 的資料至一正緣資料暫存器; d·使ΰ亥正%資料暫存器進入一選通器之資料對應時 脈正緣,使該負緣資料暫存器進入該選通器之資 料對應時脈負緣;以及 e,在該選通器之輸出產生一資料輸出。 12如申請專利範圍第11項所述之方法,其中連接來 自該偶數與奇數位元線感測放大器係與該資料組起 始位址與該行位址選通信號延遲有關,以維持資料同 調。 13 ·如申請專利範圍第i丄項所述之方法,其中該方法 適用於任何資料組長度的連續或者插入型資料爆衝。 14 ·如申請專利範圍第11項所述之方法,其中該行位 址選通信號延遲係在供電期間由基本輸入輪出系統 °又疋’邊延遲決定在讀取命令被設定之後讀取第一資 (請先閱讀背面之注意事項-^填寫本頁) 裝 、17 經濟部智忽財4局3(工闭費合作社印货 ~----~ 絰濟部智慧財凌^:只工消費合作社印災 479260 as Β8 C8 "" _____________ 六、申請專利範圍 ^ ^— 料的時脈週期數目。 15.-種寫人雙倍資料速度動態隨機存取記憶體之方 法,包括下列步驟: a.連接欲寫入記憶體的資料組資料至一解除選通 ES · OU ^ b·以資料魏選通信號正緣選通雜位元以連接該 資料位元至一資料要求選通信號正緣暫存器; c. 以資料要⑽通信號負緣選通資料位元以連接該 資料位元至一資料要求選通信號負緣暫存器; d. 當該資料組資料起始位址為偶數,連接該資料要 求選通信號正緣暫钟的簡至—偶數位元線感 測放大器以及連接來自該雜縣·信號負緣 暫存器的資料至-奇數位元線感測放大器; e. 當該資料組資料起始位址鱗數,連接來自該資 料要求選通信號正緣暫存器的資料至一奇數位元 線感測放大|§,以及連接來自該資料要求選通信 就貞緣暫存器的資料至—偶數位元線感測放大 器;以及 f·儲存該資料組資料至記憶體。 1 6 ·如申請專利麵第1 5項所述之方法,其中該方法 適用於任何H喊度喊觀麵人娜料爆衝。 1 7 · ”請專利範卿1 5項所述之方法,其中該偶數
    479260 A8 B8 C8 D8 申請專利範圍 與奇數位元線感測放大器係以位元開關選擇 (請先閱讀背面之注意事項再填寫本頁) -裝· 、1T 經濟部智慧財是^ρ、工消費合作社印製 夂紙張尺度適用中國國家標準(CNS ) Α4規格(210xi$7公釐)
TW089119193A 1999-12-02 2000-09-19 DDR DRAM data coherence scheme TW479260B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/453,045 US6453381B1 (en) 1999-12-02 1999-12-02 DDR DRAM data coherence scheme

Publications (1)

Publication Number Publication Date
TW479260B true TW479260B (en) 2002-03-11

Family

ID=23798992

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089119193A TW479260B (en) 1999-12-02 2000-09-19 DDR DRAM data coherence scheme

Country Status (2)

Country Link
US (1) US6453381B1 (zh)
TW (1) TW479260B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522440B2 (en) 2005-07-05 2009-04-21 Samsung Electronics Co., Ltd. Data input and data output control device and method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146149B4 (de) * 2001-09-19 2004-04-29 Infineon Technologies Ag Schaltungsanordnung zum Empfang eines Datensignals
US7685456B1 (en) 2003-07-30 2010-03-23 Marvell Israel (Misl) Ltd. DDR interface bus control
US6940768B2 (en) * 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
US8250295B2 (en) * 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7532537B2 (en) * 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7286436B2 (en) * 2004-03-05 2007-10-23 Netlist, Inc. High-density memory module utilizing low-density memory components
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
KR100753081B1 (ko) 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR20160038034A (ko) 2013-07-27 2016-04-06 넷리스트 인코포레이티드 로컬 동기화를 갖는 메모리 모듈
CN108228492B (zh) * 2016-12-21 2020-11-17 深圳市中兴微电子技术有限公司 一种多通道ddr交织控制方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402388A (en) 1993-12-16 1995-03-28 Mosaid Technologies Incorporated Variable latency scheme for synchronous memory
KR100268429B1 (ko) * 1997-03-18 2000-11-01 윤종용 동기형반도체메모리장치의데이터의입력회로및데이터입력방법
JP4221764B2 (ja) 1997-04-25 2009-02-12 沖電気工業株式会社 半導体記憶装置
JPH10334659A (ja) 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
US6130853A (en) * 1998-03-30 2000-10-10 Etron Technology, Inc. Address decoding scheme for DDR memory
KR100304963B1 (ko) * 1998-12-29 2001-09-24 김영환 반도체메모리

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522440B2 (en) 2005-07-05 2009-04-21 Samsung Electronics Co., Ltd. Data input and data output control device and method

Also Published As

Publication number Publication date
US6453381B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
TW479260B (en) DDR DRAM data coherence scheme
TW439060B (en) Synchronous burst semiconductor memory device
KR101242809B1 (ko) 온도 기반 dram 리프레시
JPH0973781A (ja) 同期型半導体記憶装置
TWI378449B (en) Semiconductor memory and operating method of same
JPH07107793B2 (ja) 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JP2002074952A (ja) 同期型半導体記憶装置及びその入力回路の制御方法
KR870011615A (ko) 부분 서입 제어장치
TW318934B (zh)
US6725344B2 (en) Sram with tag and data arrays for private external microprocessor bus
JPH01184788A (ja) マルチポートメモリ
TW393647B (en) One-chip clock synchronized memory device
JPH03102696A (ja) リフレッシュ制御装置
TW457430B (en) Memory access control device
JP3298536B2 (ja) 半導体記憶装置
CN109582615B (zh) 一种ddr3控制系统
JP2001014213A (ja) マイクロコンピュータおよびマイクロコンピュータを用いたシステム
KR100343446B1 (ko) 디디알 에스지램
TW486670B (en) Reading method of the synchronous DRAM in scanner
JPH047761A (ja) メモリアクセス方法
JP2014038680A (ja) 半導体装置
TW200405169A (en) Access control unit and method for use with synchronous dynamic random-access memory device
TWI233127B (en) Method for testing cache memory
JPH04142614A (ja) 電子計算機
JPH0323587A (ja) Dramのパリティ生成・チェック方式

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees