TW478099B - Shallow trench isolation manufacture method - Google Patents

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Yi-Wen Chen
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Applied Materials Inc
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Description

478099 A7 B7 五、發明說明（） 5-1發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明是有關一種半導體製程，特別是有關於一種淺 溝渠隔離製程。 5-2發明背景 第3A圖至第3C圖繪示習知的一種淺溝渠隔離製程流 程剖面圖。請參閱第3A圖，在一矽基底300上依序形成 墊氧化層301和氮化矽層302，然後飩刻氮化矽層302、墊 氧化層301和矽基底300以形成溝渠304。在形成襯氧化 層（line:r)3‘〇5之後，該溝渠304在第3B圖中，係以次常壓 化學氣相沈積氧化層（SACVD 〇Xide)306或高密度電漿化學 氣相沈積氧化層（HDP-CVD oxide)306進行過度塡充。之 後，請參閱第3C圖，再以化學機械硏磨技術將氮化矽層3〇2 上的氧化物移除。 經濟部智慧財產局員工消費合作社印製 第1圖與第2圖分別繪示習知的淺溝渠隔離剖面示意 圖。第1圖中用來塡充溝渠2〇4的氧化物是一種臭氧/四 乙基矽酸鹽氧化層（〇3/TEOS氧化層）206,而第2圖中用 來塡充溝渠404的氧化物是一種高密度電漿化學氣相沈積 氧化層（HDPCVD氧化層）406。無論是哪一種氧化物，都 '必須將該些溝渠204、404過度塡滿（如標號207、407所 示），以進行後續的平坦化製程。爲了避免在進行完平坦 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 478099 A7 B7 五、發明說明（） 化之後發生化學機械硏磨不均勻（non-uniformity)或下陷 (dishing)等現象，之前所沈積的氧化物206、406厚度必 須要很厚。 不幸的是，淺溝渠隔離（STI)的溝渠塡充製程（trench fill process)是非常關鍵的，因此要用高品質的氧化物來 作達到隔離效果；同時，這個高品質氧化物卻要在後續製 程中扮演犧牲層（sac layer)的角色，而被例如化學機械硏 磨製程所移除。換句話說，爲了全面平坦化等目的，我們 有必要在溝渠上形成更多的犧牲氧化物，這對生產成本而 言是很大的浪費。 5-3發明目的及槪述 本發明主要目的之一，在於減少生產成本（running cost)。習知的溝渠沈積製程多使用的速率很慢的薄膜沈積 技術。在該沈積製程進行完後，會實施一個硏磨步驟 (polishing step)，把多餘的薄膜移除。因此，上述這種較 慢的薄膜沈積製程對成本的考量實在造成嚴重的影響，畢 竟有相當多餘的薄膜會在後續硏磨步驟中被移除。 爲達成上述或其他目的，本發明提供一種淺溝渠隔離 製程，係先在一矽基底上依序形成一層氧化薄層與一層氮 化矽層。之後，蝕刻氮化矽層、氧化薄層和矽基底，以在 3 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478099 經濟部智慧財產局員工消費合作社印製 A7 B7 玉、發明說明（） 氮化砂層、氧化薄層和砂基底中形成一溝渠。然後，在上 述矽基底上形成一高溫次常壓化學氣相沈積氧化物層或高 密度電漿化學氣相沈積氧化物層，直到上述溝渠塡滿爲止。 接著，在上述矽基底上形成一電漿加強四乙基矽酸鹽氧化 物層覆蓋上述高溫次常壓化學氣相沈積氧化物層或高密度 電漿化學氣相沈積氧化物層。接著，進行一平坦化製程， 以去除高於上述氮化矽層的上述電漿加強四乙基矽酸鹽氧 化物層與上述高溫次常壓化學氣相沈積氧化物層或高密度 電漿化學氣相沈積氧化物層。 一般而言，如果上述電漿加強四乙基矽酸鹽氧化物層 的製作成本約爲高溫次常壓化學氣相沈積氧化物層或高密 度電漿化學氣相沈積氧化物層製作成本的一半，甚至只有 約三分之一，則利用本發明與習知比較起來可節省至少約 25%的成本。 就另一角度而言，本發明亦可說是提供了一種如下所 述的淺溝渠隔離製程。首先，在一基底中形成一溝渠。接 著，利用四乙基砍酸鹽、氦氣、氮氣、臭氧和氧氣等氣體 混合物，在約48〇_57〇°C的溫度下以及約4〇〇-700托耳的 壓力下，於基底上形成一第一氧化物層，直到溝渠實貧上 、塡滿爲止。接著，利用四乙基矽酸鹽、氦氣和氧氣等氣體 混合物在約4〇〇°C的溫度以及約5_13托耳的壓力下，於基 底上形成一第二氧化物層覆蓋第一氧化物層。·然後，進行 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 478099 A7 ----- B7 五、發明說明（） 一平坦化製程，以去除高於基底的第一氧化物層與第二氧 化物層。 根據本發明應用實例，上述第二氧化物層可以是一種 電漿加強氧化物層（PE-οχ層），或是一種電漿加強四乙基砂 酸鹽層（PE-TEOS層）。 5-4圖式簡單說明 爲讓本發明之上述和其他目的、技術內容、和功效能 更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作 詳細說明如下： 第1圖與第2圖分別繪示習知的淺溝渠隔離剖面示意 圖； 第3A圖至第3C圖繪示習知的一種淺溝渠隔離製程流 程剖面圖；以及 第4A圖至第4C圖繪示根據本發明較佳實施例，一種 部分的淺溝渠隔離製程流程剖面示意圖。 ' 圖示標記說明； 100、300 :矽基底 101:基底 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 478099 A7 B7 五、發明說明（） 102、302 :氮化矽層 104、204、304、404 ··溝渠 106 :第一氧化層 108 :第二氧化層 206 : 03/TEOS 氧化層 207、407 :過度塡滿的情形 301 :墊氧化層 305 :襯氧化層 406 : HDPCVD 氧化層 5-5發明詳細說明 本發明之某本精神 我們提出一種成本較低的製程，係在溝渠塡充完畢之 後，在基底上形成一層犧牲氧化層。該犧牲氧化層沈積速 率較快，但屬於一種沈積速率較快的氧化層（PEOX或 PETEOS)。由於這層犧牲氧化層最後會被硏磨去除，所以 它的品質就不是那麼重要。 根據上述觀念，我們首次於溝渠沈積製程中，使用一 種兩步的沈積製程。在該製程中，於構渠塡充完畢之後， 、所需形成用於平坦化的氧化物（oxide)是用沈積速率較快的 技術來進行。 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ，訂 iT------ 經濟部智慧財產局員工消費合作社印製 478099 A7 __________ B7 五、發明說明（） 以溝渠（4K_5K，或約4·5Κ)+墊氮化矽層（1-2K，或約 1·5Κ)爲例（Κ=1000埃），其爲製作淺溝渠隔離（STI)所需之 氧化物厚度最小約8K。就本發明而言，該8K之氧化物可 以是〇3/TEOS層與高密度電漿(HDP)傳統氧化層的組合。 該8K之氧化物會在後續製程中，以化學機械硏磨（CMp)技 術將之硏磨至墊氮化矽層（移除高於墊氮化矽層的氧化 物）。 如果我們在上述氧化物塡到有4K之厚度時，即停止 所謂的溝渠塡充之高品質製程，接著沈積傳統的氧化層（而 不是高品質氧化層）。後續的製程則可依循一般標準的淺溝 渠隔離製程。 應用實胤 第4A圖至第4C圖繪示根據本發明較佳實施例，一種 部分的淺溝渠隔離製程流程剖面示意圖。請參閱第4A圖， 在一基底1〇1中形成一溝渠104，其中該基底1〇1可由一 矽基底100、一氧化薄層和一氮化矽層102所組成（其中氧 化薄層因厚度很薄且爲熟習該項技術者可輕易完成者，故 省略不繪）。此外’形成該溝渠104的方法例如是先在矽基 底· 100上依序形成氧化薄層和氮化矽層102，然後再蝕刻 、氮化矽層1〇2、氧化薄層和矽基底100。至於上述溝渠1〇4 的厚度可以是約45 00埃，而上述氮化矽層102的厚度約爲 1500 埃。 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公髮） • I —,/—----------- (請先閱讀背面之注意事項再填寫本頁) -訂 _11------. 478099 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（） 請參閱弟4 B圖’在基底101上形成一第一氧化物層 106,直到溝渠104實質上塡滿爲止。上述第一氧化物層1〇6 的厚度約爲3500-4500埃（其中以4000埃爲佳），其可以是 一種高溫次常壓化學氣相沈積氧化層（HT SACVD氧化 層），或是一種高密度電漿化學氣相沈積氧化層（HDPCVD 氧化層）。 §靑参閱弟4C圖’在基底101上形成一第二氧化物層log 覆蓋第一氧化物層106,其中第二氧化物層108的製作成 本低於桌一氧化物層的製作成本。之後，進行一習知的平 坦化製程，以去除高於基底101的第一氧化物層106與第 二氧化物層108,其中平坦化製程可以是一種化學機械硏 磨製程（CMP)，或是一種回鈾刻製程。 上述第二氧化物層1〇8的沈積速率可以比第一氧化物 層106的沈積速率快。此外，上述第二氧化物層丨⑽是一 種電漿加強四乙基矽酸鹽氧化物層(PE-TE〇s層），或是一 種電漿加強氧化物層(ΡΕ、〇χ層）。 •爲了淸楚描述起見，我們提供兩個例子（例一和例二） 介紹第一氧化物層與第二氧化物層可能的製造參數。其中， 壓力的單位爲托耳或毫托耳，溫度的單位爲攝氏溫度（。❼， 氨氣壓力單位爲Psi，射頻偏壓功率爲瓦，氣體流速單位爲 8 本^尺度中關家鮮———---— (請先閱讀背面之注意事項再填寫本頁)
478099 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（） 每秒標準立方公分（seem)或mgm。 例一 製作第一氯化物層（利用HT SACVD) 氣體組成：四乙基矽酸鹽氧化物/氦氣/氮氣/臭氧/氧氣 流速：1500-6000 mgm/3500-7000 sccm/3500-7000
sccm/5000-6000 sccm/1000-3000 seem 壓力：400-700托耳 溫度：480-570°C 氨氣壓力：30-40 psi 射頻偏壓功率：0W 電源功率：0 W 製作蓋二氧化物層（禾丨丨用PE-TEOS) 氣體組成：四乙基矽酸鹽氧化物/氦氣/氧氣 流速：800-4000 mgm/1000-4000 sccm/600-4000 seem 壓力：5-13托耳 溫度：400。0 氦氣壓力：30-40 psi
射頻偏壓功率：0 W
電源功率：100+/-300 W 例二 製蓋二氧化物層（利用HDPCVD) 氣體組成··砂院/氧氣/氬氣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
478099 A7 B7 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 流速：30-200 sccm/60-400 sccm/0-200 seem 壓力：5-20托耳 溫度：400-600°C 氨氣壓力：30-4〇 Psi 射頻偏壓功率：2000-6000 W 電源功率：2000-6000 W 製作第二氬化物層（利用PE-TEOS)
氣體組成：四乙基矽酸鹽氧化物/氨氣/氧氣 流速：8004000 mgm/1000-4000 sccm/600-4000 seem 壓力：5-13托耳 溫度：400°C 氦氣壓力：30-40 Psi 射頻偏壓功率：0 W 電源功率：100+/-300 W 經濟部智慧財產局員工消費合作社印製 一般而言，製作電漿加強氧化物（PE-ox)的花費（cost) 大約只有製作高品質氧化物花費的一半而已，正常來講甚 至只有約三分之一。因此，利用本發明我們可節省至少約 25%的成本。 •雖然本發明已以較佳實施例揭露如上，然其並非用以 、限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 10 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公髮)一

Claims (1)

  1. 478099 經濟部智慧財產局員工消費合作社印製
    A8 B8 C8 D8 六、申請專利範圍 氧氣等氣體混合物在400°C的溫度以及5-13托耳的壓力下 所形成。 5. —種淺溝渠隔離製程，包括下列步驟： 在一矽基底上依序形成一層氧化薄層與一層氮化矽 層； 蝕刻該氮化矽層、該氧化薄層和該矽基底，以在該氮 化矽層、該氧化薄層和該矽基底中形成一溝渠； 在該矽基底上形成一高密度電漿化學氣相沈積氧化物 層，直到該溝渠實質上塡滿爲止； 在該矽基底上形成一電漿加強四乙基矽酸鹽氧化物層 覆蓋該高溫次常壓化學氣相沈積氧化物層；以及' 進行一平坦化製程，以去除高於該氮化矽層的該電漿 加強四乙基矽酸鹽氧化物層與該高溫次常壓化學氣相沈積 氧化物層。 6. 如申請專利範圍第1項所述之淺溝渠隔離製程，其 中該高密度電漿化學氣相沈積氧化物層係利用矽烷、氧氣 和氬氣等氣體混合物在400-600°C的溫度以及2000-.6000 瓦的射頻功率下所形成，且其中該電漿加強四乙基矽酸鹽 氧化物層係利用四乙基矽酸鹽、氦氣和氧氣等氣L混合物 在400°C的溫度以及5-13托耳的壓力下所形成 7. —種淺溝渠隔離製程，包括下列步驟： 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) · . 經濟部智慧財產局員工消費合作社印制衣 478099 C8 D8 六、申請專利範圍 在一基底中形成一溝渠； 利用四乙基矽酸鹽、氦氣、氮氣、臭氧和氧氣等氣體 混合物，在480-570°C的溫度下以及400-700托耳的壓力 下，於該基底上形成一第一氧化物層，直到該溝渠實質上 塡滿爲止； 利用四乙基矽酸鹽、氦氣和氧氣等氣體混合物在40(TC 的溫度以及5-13托耳的壓力下，於該基底上形成一第二氧 化物層覆蓋該第一氧化物層；以及 進行一平坦化製程，以去除高於該溝渠的該第一氧化 物層與該第二氧化物層。 8. 如申請專利範圍第7項所述之淺溝渠隔離製程，其 中該第二氧化物層的形成速率比該第一氧化物層的形成速 率快。 9. 如申請專利範圍第7項所述之淺溝渠隔離製程，其 中該溝渠的深度爲4000-5000埃。 10. 如申請專利範圍第7項所述之淺溝渠隔離製程， 其中該第一氧化物層的厚度爲3500-4500埃。 11. 如申請專利範圍第7項所述之淺溝渠隔離製程， 其中該平坦化製程是化學機械硏磨製程。 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂·--------^^^1 (請先k讀背面之注意事項再填寫本頁) ' . 經濟部智慧財產局員工消費合作社印製 478099 韻. §_ 六、申請專利範圍 12.如申請專利範圍第7項所述之淺溝渠隔離製程， 其中形成該溝渠的製程更包括： 在一矽基底上依序形成一氧化薄層與一氮化矽層；以 及 蝕刻該氮化矽層、該氧化薄層和該矽基底。 13·如申請專利範圍第12項所述之淺溝渠隔離製程， 其中該氮化砂層的厚度爲1000-2000埃。 14. 如申請專利範圍第7項所述之淺溝渠隔離製程， 其中該些氣體混合物的流速如下： 用於形成該第一氧化物層的四乙基矽酸鹽、氦氣、氮 氣、臭氧和氧氣的流速分別爲1500-6000 mgm、3500-7000 seem、3 500-7000 seem、5000-6000 seem 和 1000-3 000 seem ; 以及 用於形成該第二氧化物層的四乙基矽酸鹽、氦氣和氧 氣的流速分別爲 800-4000 mgm、1000-4000 seem 和 600-4000 seem ° 15. 如申請專利範圍第14項所述之淺溝渠隔離製程， 其中用於第一氧化物層的氨氣壓力爲30-40 Psi，而用於第 、二氧化物層的氨氣壓力爲30-40 Psi。 16. 如申請專利範圍第15項所述之淺溝渠隔離製程， 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 478099 C8 D8 六、申請專利範圍 其中第二氧化物層係利用700-1300瓦的電源功率來形成。 17. —種淺溝渠隔離製程，包括下列步驟： 在一基底中形成一溝渠； 利用四乙基矽酸鹽、氦氣、氮氣、臭氧和氧氣等氣體 混合物，在480-570°C的溫度下以及4〇〇-7〇〇托耳的声力 下，於該基底上形成一第一氧化物層，直到該溝蕖實質上 塡滿爲止； 利用四乙基砍酸鹽、氦氣和氧氣等氣體混合物在400qC 的溫度以及5-13托耳的壓力下，於該基底上形成〜第二氧 化物層覆蓋該第一氧化物層；以及 進行一平坦化製程，以去除高於該溝渠的該第一氧化 物層與該第二氧化物層。 18. 如申請專利範圍第17項所述之淺溝渠隔離製程， 其中該些氣體混合物的流速如下： 用於形成該第一氧化物層的四乙基矽酸鹽、氦氣和氬 氣的流速分別爲 30-200 seem、60-400 seem 和 0-200 seem ; 以及 用於形成該第二氧化物層的四乙基矽酸鹽、氦氣和氧 氣的流速分別爲 800-4000 mgm、1000-4000 seem 和 600-4000 seem ° 19·如申請專利範圍第18項所述之淺溝渠隔離製程， 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " ---------------------訂---------線 ，(請先M-讀背面之注意事項再填寫本頁) ‘ · 478099 A8 B8 C8 D8 六、申請專利範圍 其中用於第一氧化物層的氦氣壓力爲30-40 Psi，而用於第 二氧化物層的氦氣壓力爲30-40 Psi。 20·如申請專利範圍第19項所述之淺溝渠隔離製程， 其中該第二氧化物層係利用700-1300瓦的電源功率來形 成，而該第一氧化物層則是利用2000-6000瓦的電源功率 來形成。 ---------------------訂--------線 \請先έ讀背面之注意事項再填寫本頁) · · 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026172B2 (en) * 2001-10-22 2006-04-11 Promos Technologies, Inc. Reduced thickness variation in a material layer deposited in narrow and wide integrated circuit trenches
TW200402772A (en) * 2002-05-21 2004-02-16 Asml Us Inc Method of depositing an oxide film by chemical vapor deposition
US6887785B1 (en) 2004-05-13 2005-05-03 International Business Machines Corporation Etching openings of different depths using a single mask layer method and structure
US7470584B2 (en) * 2005-01-21 2008-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. TEOS deposition method
US7718458B2 (en) * 2007-09-11 2010-05-18 Xerox Corporation Electric field concentration minimization for MEMS
CN102956535B (zh) * 2011-08-24 2015-05-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
JP6456764B2 (ja) * 2015-04-28 2019-01-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697660B2 (ja) 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
US4962063A (en) 1988-11-10 1990-10-09 Applied Materials, Inc. Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing
US5204288A (en) 1988-11-10 1993-04-20 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material
US5244841A (en) 1988-11-10 1993-09-14 Applied Materials, Inc. Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing
JPH0740569B2 (ja) 1990-02-27 1995-05-01 エイ・ティ・アンド・ティ・コーポレーション Ｅｃｒプラズマ堆積方法
US5089442A (en) 1990-09-20 1992-02-18 At&T Bell Laboratories Silicon dioxide deposition method using a magnetic field and both sputter deposition and plasma-enhanced cvd
KR100255703B1 (ko) 1991-06-27 2000-05-01 조셉 제이. 스위니 전자기 rf연결부를 사용하는 플라즈마 처리기 및 방법
US6064104A (en) 1996-01-31 2000-05-16 Advanced Micro Devices, Inc. Trench isolation structures with oxidized silicon regions and method for making the same
US5994209A (en) * 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
TW312821B (en) 1996-11-19 1997-08-11 United Microelectronics Corp Manufacturing method of shallow trench isolation
US5851900A (en) 1997-04-28 1998-12-22 Mosel Vitelic Inc. Method of manufacturing a shallow trench isolation for a semiconductor device
TW412842B (en) 1997-10-18 2000-11-21 United Microelectronics Corp Method of making dual gate oxide
TW368727B (en) 1998-03-17 1999-09-01 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
US6245691B1 (en) * 1998-05-29 2001-06-12 Taiwan Semiconductor Manufacturing Company Ozone-teos method for forming with attenuated surface sensitivity a silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6239002B1 (en) * 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6204147B1 (en) * 1999-03-16 2001-03-20 United Silicon Incorporated Method of manufacturing shallow trench isolation
US6187637B1 (en) 1999-03-29 2001-02-13 United Microelectronics Corp. Method for increasing isolation ability using shallow trench
US6180489B1 (en) 1999-04-12 2001-01-30 Vanguard International Semiconductor Corporation Formation of finely controlled shallow trench isolation for ULSI process
US6368988B1 (en) * 1999-07-16 2002-04-09 Micron Technology, Inc. Combined gate cap or digit line and spacer deposition using HDP
US6174808B1 (en) * 1999-08-04 2001-01-16 Taiwan Semiconductor Manufacturing Company Intermetal dielectric using HDP-CVD oxide and SACVD O3-TEOS
US6294483B1 (en) * 2000-05-09 2001-09-25 Taiwan Semiconductor Manufacturing Company Method for preventing delamination of APCVD BPSG films

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