TW472260B - Semiconductor memory device - Google Patents

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TW472260B
TW472260B TW089112345A TW89112345A TW472260B TW 472260 B TW472260 B TW 472260B TW 089112345 A TW089112345 A TW 089112345A TW 89112345 A TW89112345 A TW 89112345A TW 472260 B TW472260 B TW 472260B
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Takato Shimoyama
Hiroyuki Takahashi
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Nippon Electric Co
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Description

4^2260 五、發明說明（1) j务明所屬技術頜
本發明係有關於具備SRAM(Static Ran.d〇m ACCeSS
Memory)電路、DRAM(Dynamic Random Access Memory)電 路等記憶體電路之半導體記憶裝置，尤其係有關於提高了 存取速度之半導體記憶裝置。 習知技術 近年來之記憶體電路之中，SRAM電路如圖g所示，由6 個電晶體，即閘極•汲極交叉連接之—對關⑽型驅動電晶 體Trl、2、閘極和字元線WL連接且用以將該驅動電晶體 T曰r 1 _、2和數位線對d、/D切斷或連接之一對關〇s型存取電 曰曰體T r 3、4以及源極•汲極接在係該驅動電晶體m、2和 存取電阳體Tr 3、4之連接點之節點n 1、2與電路電源之間 而且閘極和該節點N1、2連接之一對PM0S型負載電晶體 ir5、6構成之所謂的6Tr記憶體單元係主流。此外，也 :負載電阻構成該負載電晶體Tr5、6的，但是在此包 籌造’稱為6 T r記憶體單元。 x _在對於具備這種記憶體單元之SRAM電路選擇記怜俨留 二及對對記憶體單元寫入、讀出資料之方式上，有 寫=同步信號之非同步方式。此非同步方式例如如圖1 〇之 s’、入動作時序所示，在位址Add變化後將/CS(Chip )信號、/WE(Write EnaMe)信號設為以低位準）， =，予元線WL及數位線對D、/D後，選擇記憶體單元。然 ，在選擇字信號上升之時刻將輸入Din(資料匯流排輪、々 第5頁 4^2260
五、發明說明（2) 之資料寫入記憶體單元。可是，|本非_亂盘友4 t因 ^ΆΛΙΙ—S農！遷.農寬 j'l單,..元.上 >.，，寬,...穿,,慮 泰自電路電源輕由教位線流向記憶體元，有其耗流 '.之:問題。又’在寫入動作中發生位址H—時，....就撰钊別 里m....a...5—笙…性—’—..1....[確. ..Μ...自/M lLll,為 '---Ui..印至位址變更了為止之時間TWR。 、而’提議内部同步方式，不過在未使用外部同步信號 ^被分類為非同步方式，依據在電路内部產生之時序信號 選，記憶體單元後寫入、讀出。在本内部同步方式，尤其 藉^按照資料之寫入、讀出之時序選擇記憶體單元降低耗 =流之脈波字方式成為主流。本脈波字方式如圖11之動作 日守士所示’讀出時，收到位址變更和/CS = L，產生PW (脈 ，字）信號’依據該PW信號選擇記憶體單元後，執行讀出 之=°又’寫入時，收到位址變更、/WE = L以及寫入資料 k變化（資料變更）後，產生PW信號，依據該PW信號選擇記 憶體屬；依 +1 ^ 早兀後’執行寫入動作。在本脈波字方式，因只在 出動作斑官λ + .^ L — - ' 5 作之時刻選擇記憶體單元，和上述習知型 $非同步方^ … - 侦知人々武‘氣兵.，可縮短選攥j己 路上古> 、此外，在採用這種脈波字方式之SRAM電 5己載於特開平5-741 62號公報的。 可是，十 作护 在上述之脈波字方式，在如在長循環之寫入動
..-.......................^ ζ人位址變更之情況，每次位址變更都產生PW
^260 ^260
發明說明（3) "ίέ號，選擇記慘體單元， / 方式之特徵之缸币 體單元之時間變長，—係-脈波字 力式之特. '终之耗電流降低效 收子 變更次數之增加〜Γ'ϋϋϋ...ϋ、搜二-里-而，隨著資料 一記憶體單元讀出之ϋ — .。又，在寫入後對於同 D、/D之預充電完了後^要钱因在該記憶體單元之數位線對 完了為止，成為杂银古貝出，變成讀出延至該預充電 上發生下—；出：：：：土之障礙十在寫入後， ίϊΐϊΐ—:7F之—.[離：…屮' ^，-1成Α前二^ 留於 太宜λ 早$ ...…..，心靖出’成為誤讀出之要因。因而， >Q- JhT 入 7¾ gr © 4kl / — “ *-h I w 1 _，」一佴琢對11、/D預夯雷，轡忐下一靖ψ „ 遲預充電所需之時間TWR，士 & 晃.〜丈成下讀出延 、 成為提高存取速度之障礙。 未且借自截Ϊ來記憶體單元為了微細化、冑密度化，提議 ! 糸晶體或負載電阻之稱為4Tr記憶體單元之記 隱體早7L。圖1 ?矣^ 7^ > z表不其電路，包括由一對NM0S電晶體構成 驅動電曰曰體將閘極•汲極交叉連接，存取 電晶體將閘極和字元線乳遠接 常曰于兀踝WL遷接，將源極•汲極接在該驅動 電曰曰體NM0S1、2之各節點”、N2與數位線對D、/D之間。 /t f A記憶體單元，藉著經由預充電電路將數位線對D、 和電路電源連接，在預充電時利用在存取電曰μ PM0S1、2之次臨限值洩漏電流保持節點^、N2n 在使用本4Tr記憶體單元構成上述之非―同之 ΪΑΜ ”之情況，*寫入時選擇記憶體單元二記憶體 早兀連接之數位線對D、/D之一方降至GND位準時，電流自 在和該數位線對連接之非選擇之記憶體單元之高電位=節
第7頁 472260 五、發明說明（4) 點流向GND，該記憶體單元資料就受到破壞了。因而， 在依據寫入容許信號/ffE控制資料之寫入之開始、終了之 非==式之SRAM電路，纟寫人時數位線對D、/D變成G仙 位準，、皁兀資料無法保持，用4Tr記憶體單元難構成非同 步方式之別倾電路。按照圖1 1說明如下。在圖11，每次資 料變更出現脈波字信號，但是在實際系統上，因多個晶月 :用資料匯流排，纟資料不確定期間可能發生微小之信號 邊化。一般，在產品設計、評價必須考慮設想了這種情況 之干擾狀態。查m塵，羞却】和〇以短的遇斯艷化時， ϋ之脈波字信號相連而變成長的,脈「波。這.和在旅廉波化 之寫入狀態之字選擇大致相同。在此，假如〇之期間相對 於1之期間很紐（設想觸發雜訊）時，因傳達至内部之大部 刀之％間變成一寫入，一方之位元線變成幾乎固定於GND 之狀態。在6Tr單元之情況沒問廣，但是在4 Tr單元二位 於该位兀線上之農壤農m另兔I: ^而，在DRAM，也在資料之寫入終了後預充電，但是因 該預充電成為單元資料之恢復，需要充分的實&。因此， 在充分確保了資料之寫入後之預充電所需之時間TWR時， 下一讀出顯著延遲，成為實現高速存取上之障礙。 本發明之目的在於提供一種半導體記憶裝置，在具備 了 S^AM，路或DRAM電路之記憶體電路之半導體記憶裝置， 多-ϊϋ;又’本發明之別的目的在於實現、< 種半 =，記憶裝置，在具備j延ΑΜ電兔各生生嚴款麗 l务農力’兔且昇備巍己憶體單元之非同步方式
第8頁 472260 五、發明說明（5) 之SRAM電路。 方式 本發明其特徵為具備：依據在電路 信號選擇記憶體單元後寫人厂讀出一資料2 J Ϊ產士之脈波 備保持在上一寫A 於 、枝表士一導雙電路，具 寫-I；；f
π Μ例如，以SRAM電路構成本發明時，豆特彳1 X S】AM記憶體單元構成之記憶體單元陣列具備：由 產生脈波字信號之裴皁列又到位址變更後
位址暫夺3|、閂镅堂 ’、广位址之X位址暫存器與Y 之寫入紙暫存器以及在上-資料 =;ΐ 利鎖之位址與資料丄= 信號和該脈疼字信梦、鸯【5:1°亥χ位产暫存.森輸忠—之X.位…址 據自該Υ位址暫存考^山该一心-依. 列之數位線對後…，1^出之丫供扯值號選最該記億農單元陣 該選到之字元線和該資料暫存器输出之資料寫〜入依據 、此外，以‘ίϊ:對選擇之記憶膨 所產生之脈波字传》成本發明時，以依據在電路内部 交叉連接之—對i〇s;SRAMt&憶體單元包括由閉極·汲極 和字元線連接L原：晶體構成之驅動電晶體、及由間極 你極·汲極接在該各驅動電晶體之汲極與
472260 ,_丨 五、發明說明（6) 一對數位線之各數位線之 電晶體。 3之—對PM0S電晶體構成之存取 又，以DRAM電路播士、+ μ 繼Μ記憶體單元構成之記憶二：時，其特徵為具備：由 该芒址暫存器電路所你姓二7霉路/到位址變更壤輸出 %之寫入資料之資料暫存写雷跋f f置、閃鎖上一寫入售 產生作為脈波信號之列容哞 以，收到寫入容許儐號後 器容許信號之裝置，對於^ ^ 打容許信號、感測放大 號、感測放大器容許信漀^ 4列容許信號、行容許信 一循環之寫人位址選心“ G暫存^電路所保持之上 電路所保持之上-循環之寫;;’寫入該資料暫存器 在本發明之半導I#夺措壯 " 號，依據在雷敗肉却& 〜衣 ’ 使用外部同步作 ?且在下一寫人循環對於在上^、.讀與〜.f # > 單元寫入資料，縮短時間 ‘·'、 衣選擇之記憶體 色異-又在SRAM電路，在如扃I 二.:L無^ 了多次位址變更之愔π 在長循％之寫入動作時發生 艾又<· it况，也因可依攄一侗 最後所確定之資料之動作，可充八·15號進行寫入 徵之耗電流之降低效果。 二X y糸脈波字方式之特 讀出之情況，因只是直接为於 、"^後對同—記憶體單元 存器之對記憶、體單*寫入之前之資料後作於資料暫 實現更高速之存取。 乍為貪料輸出，可 又在將本發明應用於SRAM電路之情況，少 月％ ’在用4Tr記
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五、發明說明（7) :脈元陣列之情況，也藉著依據1次 料，可式寫入、讀.出資 路之半導體記«置。又^ =式之ΜΑΜ電 資料後插人重清動作，可謂AM實現^寫入 SRAM規格之記憶體。 ’、動作存在之 登之實施例 日月應二二ςρ二=圖面說明本發明之實施例。圖1係將本發 陣V if ά電路之實施例丨之方塊電路圖。記憶體單元 陣列MCA在此由圖7所示fiTr # ,卜奋Μ辟_ μ ,
口 <所不6Tr圮憶體早兀構成，其字元線WL 依據子及閘101之輸出選擇。又，在和該記憶體單元陣列 々CA連接之數位線對D、/D連接用以將數位線對預充電而且 等化之預充電等化電路1〇2及由多個m〇s電晶體τΐι〜T14構 成並在頊寫時用以選擇數位線對之行開關電路丨〇 3，這些 預充電等化電路1 0 2和行開關電路丨〇 3利用數位及閘丨〇 4進 行述擇動作’選擇該記憶體單元陣列M c A之數位線對d、 /D °又’經由該行開關電路丨〇3連接將寫入記憶體單元之 資料放大後供給數位線對之寫放大器電路丨〇 5及將向數位 線對D、/ D間出之電位差放大後偵測之感測放大器電路 106。在該感測放大器電路1 〇6連接資料輸出電路丨07，向 外部輸出所讀出之資料。 在用以選擇該記憶體單元之X位址信號之輸入崎就各 位元設 fx 瓦 & 472260 五、發明說明（8)
端就各.位元設置Y位址暫存器丨丨2。^該^；位.址贅存器丨丨i 出夂位址信1輸△[解-遇.…1.113一—,在…此I...解廣豫…1農△該字t 閘1』1-。.又’自〜談Y位址暫存器LL2一輸....出...之1坡i言號輸A Y;解 碼器11 4 ’在此解碼後，輸入該數位及閘〗〇 4奠各埤 ^3Λ3^^.Ζ.Μ..ΙΜΐ dUTD...I良號4!Ei述號，ATD 蓋 S.土AM 路.U8 ..、' Si t 信號輸,^H i t 生殿!.19。又， 在寫入記憶體單元之資料Di η之輸出入端I /〇連接資料暫存 器11 5，自該資料暫存器丨丨5輸出之資料分別輸入該寫放大 器電路105和資料輸出電路丨〇7。尤其，自該資料暫存器 115輸入資料輸出電路107之資料依據該Hit•及閘U9之輸出 可自資料輸出電路107向該輸出入端I/O輸出。 而，在/CS信號和/WE信號之各輸入端設置讀寫控制電 路1 1 6 ’該讀寫控制電路11 6在此在/cs信號和/We信號為L 時輸出W E 1 (容許寫）和R w 1 (讀•寫切換）信號，分別輸二該 X位.址暫存器1 1 1、γ位址暫存器丨丨2以及資料暫存器丨丨5。 又’自讀寫控制電路1 1 6輸出係脈波產生信號之MP信號， 輸入内部脈波產生器11 7。該内部脈波產生器11 7當變更了 位址時輸入來自輸出ATD信號之該ATD( Address 1 1 — -—..... - ·.... _ ................— - —— — — ——
Trans 1 t i on De t ec t or ) f J|-118 士ATD 信號，和該MP 信號一 起產生 PW(Pulse Word)信號、BSCBlock Select)信號、 SE(Sense amp Enable)信號、EQ(Equalizer)信號、 WA(Write Amp活化）信號’ pw信號向該字及閉ιοί輸出，BS 信號和SE信號各自向數位及閘丨〇4輸出。又，WA信號向寫 放大器電路1 05輸出。此外’在該數位及閘1 〇4，該EQ信號
III
第12頁 472 立、發明說明（9) ； 和BS信號各自在輸入了來自γ解碼器114之¥位址信號時輸 出。 八人°羊’、’田°兒明上述構造之SRAM電路之.主要部分之構 造。该$位址暫存器丨丨丨和γ位址暫存器丨丨2係同一構造，在 圖2表示其一例。位址信二分支至寫入電路 121和靖出電琢122，在寫入電路串接第一閂鎖123和第二 閂鎖124，在讀出電路122連接2段緩衝器125、126。該第 /閃鎖1 2 3和第二閂鎖1 2 4藉著將來自該讀寫控制電路丨j 6 之WE1信號輸入第—閂鎖123、經由反相器127輸入第二閂 鎖1 24選擇性且依序的切換為閂鎖狀態、直通狀態。又， 在該寫入電路121和讀出電路122各自插裝依據來自該讀寫 拉制電路11 6之RW1信號在寫入和讀出時選擇性變成導通之 閘18 _、1 2 9，這些閘1 2 8、1 2 9之輸出作該位址信號、ATD 信號輪出。又，該寫入電路丨21和讀出電路122之兩位址資 料入H i t位址比較器^ 3 〇，在此當兩輸出一致時輸出該H丄士 信號。1 31係將RW1信號反轉之反相器。此外，因閂鎖本身 之各種構造已廣為人知，在此省略說明。 又，該資料暫存器115如圖3之一例所示，在資料Din =輸入端串接第一閂鎖141和第二閂鎖142，藉著將來自該 ^寫控制電路116之肫1信號輸入第一閂鎖141、經由反相 盗143輸入第二閂鎖142，該第一閂鎖141和第二閂鎖142選 擇性且依序的切換為閂鎖狀態、直通狀態。而，該第二閂 鎖142之輸出分別向該寫放大器電路105、資料輸出電路 1 〇 7輸入。
4722G0
說明在上述構造之SRAM電路之資料之寫入、讀出 作首先，夸..每寫+控制__電—路J16—，輸入/ C S信號+和/ w β ^ 號」j°團4所.示’在依―據Y 11 1 動作之位址選擇時，變成/CS信號=L，還在寫入時^成Λ 信號=L ’各自輸出RW1=L、WE1=L。又，變成/ we作發 時’變為RW1=H、龍1=H。WE1信號係控制X、γ各位=暫 器111、1 1 2和資料暫存器11 5之各閂鎖之信號，在WE丨 各暫存器之第一閂鎖123、141變成直通，第二問鎖丨以、’ 142變成閂鎖；反之，在WE1=H，各暫存器之第一閃鎖、 123、141變成閂鎖，第二閂鎖124、142變成直通。因此， 變成/WE1=L時’在第一閂鎖123、141各自閂鎖位址和資 料’在WE1=H ’第一閂鎖123、141變成直通·，第二問鎖、 1 24、1 42變成閂鎖，第二閂鎖1 24、1 42各自閂鎖第—閃鎖 1 2 3、1 41之位址和資料，此外，辛j 一WE 1 = L，各自輪出 第二閂鎖1 2 4、1 4 2之位址和資料。 f 7如圖2所示，該RW1信號係X、Y各位址暫存器 111、112之讀•寫切換信號，在RW1=L，使寫入電路12i之 閘1 28變成導通，輸出第二閂鎖1 24所閂鎖之寫人位址。 又，在RW1=H，使讀出電路122之閘129變成導通，輸出讀 出位址。
而，如圖5所示，自X、γ各位址暫存器1 1 1、1 1 2輪出 之位址作為ATD信號輸入ATD電路118後，在ATD電路118， 受到位址變更後輸出係單發脈波信號之ATD信號，將其輸 入内部脈波產生器1 1 7。在内部脈波產生器1 1 7，接受ATD
第14頁 472260 五、發明說明（11) ^號產生PW彳§號、BS信號、SE信號、信號以及WA信 號。在此情況，雖省略圖示，例如關於pw信號之產生’ 遲電路自ATD信號之脈波緣產生固定之脈波信號，將$ ^ 4，PW ^號。至於eq信號、Bs信號、se信號也一樣。 =，=些化號之中至少PW信號、EQ信號、BS信號產生為 =之t旒。此外，圖5係在變更了位址之情況，自ATD電路 、^脈波後，產生EQ信號、PW信號、BS信號、SE信號 U 6心旒，但是若如圖6所示，未變更位址，/WE切換 J:自讀變成寫或自寫變成讀時，因不可令產生㈣信號， 二八；^ 輸出單發脈波時非選擇（/CS = H、/WE = L)以外不 〇 %pwE5信號、PW信號、BS信號、SE信號以&WA信號。 / L 5虎輸入子及閘1 0 1，依據自該X解碼器11 3輸出 記情VV Λ字及問101輸出係字選擇信號之WS信號，選擇 存：K nMCA之字元線孔，將所選到記憶體單元之 出，作\數位^ Ϊ碼器1 1 4輸出之Y位址自數位及閑1 04輸 ΪΏ 作為數位選擇作缺R ς，α # Ββ ^ t t,! i ί 2 " f f ^ 變成導通。當該預充雷耸上成不導通，使行開關電路1〇3 選到之數位線對Ϊ = 路102變严導通時，因將所 除了選擇字元線時二外’ ’因BS栺號和PW信號同步’ 化。此號對之預充電·等 又，該感測放大2測放大器電路106連接。 大益電路106依據該SE信號變成活化。 472260
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=數位.及閘1 04輪入γ位址，依據Bs信號選擇行開關電路 肪後，選擇和寫放大器電路丨〇 5連接之數位線對D、， ?將預充電等化電路102設為不導通狀態，而且將寫放大 益電路1G5活化。因而，將f料寫人所選擇之記憶體單 元即在相對於在寫入時產生之ρψ信號延遲了一個之時 刻將資料寫人記憶體單&，就構成了所謂的延遲寫入方式 ’SRAM電路。因而’例如在圖8所示長寫入循環以發生了 夕個資料變更之資料i、資料2、資料3之情況，也在其寫 入％將最後之資料3閂鎖於資料暫存器，因在下次寫入時 依據PW信號A1寫入所閃鎖之資料，變成用一 付資料變更，防止如習知之多個pw信號之產生所 又，在上述實施例之SRAM電路，在χ、γ各位址暫存器 111 11 2閂鎖並保持寫入位址，在η i t位址比較器1 3 〇和下 一讀出位址比較，當兩者一致時自Hi t及閘丨丨g輪出U七俨 號。又，由資料暫存器115閂鎖並保持寫入資料，在下£ 讀出配合時序輸出，輸入資料輸出電路i 〇7。因而，當寫 入位址和讀出位址一致之所謂的Hi t Read時，可 * ’ 料輸出電路1 0 7讀出未寫入記憶體單元之資料，麻' 出速度之高速化。. 』只見5買 以上之說明係將記憶體單元應用於6Tr記憶沪 實施例，但是也可一樣的應用於圖丨2所示之4τ『 元。尤其，4Tr記憶體單元當寫入時之記憶 寫入週期長時，降至GND位準，經由數位線破壞非選擇^
第17頁 五、發明說明（14) 憶體單.元之Η資料。因此，在該實施例之邡龍電路之記 體=上，若應用4Tr記憶體單元，可構成不會 憶體單元之資料之非同步方式之SRAM電路。 °己 ⑼二Ϊ，藉著構成使用了脈波字方式之延遲寫方式之 SRAf電路，可實現在習知難實現之使用了 記憶體 方式之電路。此外，在此情況，藉著採用不 ίίΐ 之位址暫存器、f料暫存器之閃鎖之電 =構& ’可構成不是延遲寫方式之脈波字方式之_電 細明將本發明應用於顧電路之實施例2。圖13 = DRAM電路之方塊電路圖。記憶體單元 η行Γ各自延長配置字元線κ線，在這-字元缘
元之陣列配置。在該記憶體單元 石=2〇2^感測放大器-重設電路2〇3以及行解碼器2〇4。歹J 元绩八二後述所不’藉著利用列解碼器202選擇該字 重清。當來自後述之列㈣t二:二、；^電= m,d所指定之字解碼後，將該位址 之行容許信號CE為Η位準時：之/控制電路215 碼後，選擇該位址L，:;指；= 又雖未圖不，感測放大器重設電路2 0 3由感測放大 五、發明說明（15) 益、行.開關、預充電雷敗播士 2 0 4輸出之行選擇信號所产成。/開關連接用行解碼器
去咸、，則妨女i a ^ 疋之感測放大器和匯流排f RB。 田U /貝J放大益令岭乜號se為η位進眭，代、B, & L L 位址Add特定之記憶體單元^ =時;感測放大器债測由 向匯流排WRB輸出，或者經由=立凡線電位，放大後 入資料寫人記憶體單元Jvvt將供給匯流排wrb之寫 時，預充電電& π Γ &田電谷許信號PE為11位準 頂死電電路將位π線之電位 電源電位之1 /2。 頂允冤至既疋電位，例如 向付：勒：址緩衝器2〇5暫時儲存自外部輸入之位址後， ί控制Ϊ 路2〇6輸出。該位址暫存器電路2°6當後述 L-A二。為1位準時向多工器（MUX) 20 7輸出位址 保持於。圖冰將在控制信號LW1之下降緣所輸入之位址Add 時：浐：內ί 2藏暫存器。此外，當控制信號LW1為H位準 内，暫存器所保持之位址，作為位址l_add。早 Μ π =暫存器電路2〇6具備比較所輸入之位址Add和内 =存：，之位址之比較器，#兩者一致， 準内 輸出Hit信號hit。 千 元選擇信\，38有輸二晶几選擇信號/CS和該位址—’當晶 發生位址變更時有二(L:準)時位址遍發生_ 又，會生先 于乂早發脈波輸出位址變化價測信號ATD。 容畔作ΐ /1制電路209輸入該位址變化偵測信號ATD和寫入 剛二二些信號輸出重清控制信號refa、 記憶體單元陣“2:厂器2。7輸出重清位址R-ADD ’重清該 1早列2 01之記憶體單元。
472260 五、發明說明（16) ------^ 該多工器207輸入該位址變化偵測信號ATD及重清 信號REFB，按昭這此作練夕收沾、阳^ ΠΛΑ 牧…、乂二彳0號之狀恶選擇來自該重清控制電政 之重清位址R-ADD或來自該位址暫存器電路2〇6之位址 L ADD後，作為位址M-ADD，向該列解碼器202輸出。尤 其，當位址變化偵測信號ATD為Η位準時，即當發生了位 變化時，選擇位址L-ADD後輸出。 .位元控制電路210在位址變化偵測信號ATD之上升緣取 入Hit信號HIT，將其作為Hit容許信號〇，向資料暫存哭 電路211輸出。資料暫存器電路2n以控制信號LW2之下& 緣為觸發，將自外部經由丨/〇緩衝器2丨2供給匯流排wrbx上 之寫入資料取入圖外之内藏資料暫存器後，再向記憶體單 兀陣列201輸出。該資料暫存器電路211當控制信號u2為η 位準時向WRB輸出内藏資料暫存器所取入之寫入資料。 又:在控制信號LW2為L位準之情況，按照Hi t容許信號〇 進行不同之動作。即，當Hit容許信號㈣為[位準時，向匯 流排WRBX輸出匯流排wrb上之讀出資料。又，當μ t容許信 號HE為Η位準時，向匯流排WRM上輸出未寫入記元 陣列201之寫入資料。當控制信號cw〇為丨〗位準時’，該〖/ο缓 衝器2 1 2向外部輸出匯流排WRBX上之讀出資料。又，當控 制信號CWO為L位準時，向匯流排WRBX輸出外部之 料。 R/W(Read/Write)控制電路213依據晶元選擇信號 /CS、寫入容許信號/WE以及輸出容許信號0E產生控制信號 CWO 、 LW1 、 LW2 ° 〇
第20頁 五、發明說明（17) . 又，列控制電路214依據重清控制信號rEFa、REFB、 位址變化偵測信號ATD以及寫入容許信號/WE輪出列容許信 號RE、感測放大器容許信號SE、預充電容許信號!^以及^ 制信號CC。即，該列控制電路214以位址變化摘測信號ATD 之上升緣為觸發，以單發脈波產生列容許信號㈣。又\將 該列容許信號RE延遲後，產生感測放大器容許信號別。此 外’在‘收到重清控制信號REFB之情況，也以單^脈波產生 列容許信號RE和延遲之預充電容許信號PE以及感測放大器 容許信號SE。此外，該列容許信號肫之單發脈波之脈寬設 為足以讀出、寫入之脈寬。此外，列控制電路2丨4令列容 許信號RE延遲，產生控制信號CC。行控制電路21 5再令該 延遲之控制信號cc延遲，產生行容許信號CE。即，產生~作 為單發脈波之行容許信號CE。在此，該作為單發脈波之列 容許信號RE及行容許信號CE相當於上述實施 信號PW。 于 參照圖14之時序圖說明上述構造之DRAM電路之 位址,緩衝器2 0 5向位址暫存器電路2 〇6輸入位 A(W)，再輸入夕工益207，多工器2〇7輸出位址A(w)，作 為位址M-ADD。此時，在位址暫存器電路2 ^位址AH)。然後，由於該位址a⑺變化 變^ 偵測信號ATD變成H位準，“容許㈣/WE再下降後多 列控制電路2 1 4以單發脈波輸出列 工^07切換為位址l-·，即位址暫存器電路二4 之前-循環之位址A(W — i)，作為位址M —A 所保於持 入容許信號/WE下降，& -… 田於冩 472260 五、發明說明（18) -- 容許信號RE、感測放大器容許信號冗，再產生控制信號cc 後’自行控制電路2 1 5輸出行容許信號CE。 而，收到該寫入容許信號/WE之213收到控制信號LW2 後，供給匯流排WRB資料暫存器電路211所取入之上一 之資料Din(W —1)。 | 因此，由於列容許信號RE上升，利用列解碼器2〇2選 擇記憶體單元之位址AH)之字元線，#著由於行容許 “號0£上升，利用行解碼器2〇4選擇和記憶體單元陣列之 位址A(W。一 1 )之位元線對應之感測放大器重設電路23之 測放大器，和匯流排WRB連接。因而，經由該感測放大器 向=位址A(W — 1)對應之記憶體單元寫入資料Din(f —丨）。。 換a之，當位址Add為A(W)之寫循環時，令上一循環之資 料Din(W—丨）延遲後，向上一循環之位址“¥—^寫入。、 即’進行延遲寫入。 於疋，進行延遲寫 時間’列容許信號RE、 •is號S E上升後，多工器 又，在延遲寫入後，依 行預充電，但是在此省 化開始經過既定時間後 排WRBX之資料變成下一 號/WE之上升緣將資料D 藏資料暫存器。 在此，由該延遲寫 入後’經由相當於單發脈波脈寬之 行容許信號CE以及感測放大器容許 就輸出A(w) ’作為位址M-ADD。 據圖上未示之預充電容許信號PE進 略說明。此外’在自位址Add之變 ，輸入資料暫存器電路2 π之匯流 資料Din(W)。然後·，在寫入容許信 in(W)取入資料暫存器電路21丨之内 入完了後開始，在向資料暫存器電
第22頁 472260 五、發明說明（19) - - 路211取入資料之期間，收到重清控制信號R e ]? β後，以單 發脈波產生列容許信號RE，再延遲，以單發脈波產生感測 放大器容許信號SE。又，收到重清控制信號refb後，多工 益輸出重清位址A ( f )’作為位址Μ - A D D。因而，記憶體單 元陣列20 1對於重清位址A ( f )所選擇之記憶體單元進行重 清動作。然後，列容許信號RE和感測放大器容許信號SE下 降後，.多工器之位址M-ADD再變成位址A(w)。此外，也可 使得輸入來自外部之開始重清觸發信號，替代該重清控制 信號REFB 。 ▲ 接著，在圖14之時序圖記载下一讀出循環，位址A(w) 變為A(R)，由於該位址變化，位址變化偵測信號ATD上 升，也因寫入容許信號/WE未下降，多工器2〇7之位址 M-ADD不是位址暫存器電路2〇6所保持之位址，而變成 入之位址A(R)。然後，由於列容許信號RE、行容許信則 CE、感測放大器容許信號SE上升，向匯流排wrb讀出 到之記憶體單元之資料Dout(R)。此外，在讀出時，f =控制電路21 〇輸出了 Hit容許信細時，直接自資在自柄 ^電路211輸出未寫入記憶體單元陣列2Q1之資料，担: §買出速度，這和實施例1相同。 提向 如上連所示 . 卞只0丨7^ 刊用冩入容許作缺/u,η :和實施m之脈波字信號等價之信號，產生作‘單：作 波之列容許信號RE、行容許信號CE、感測放大發脈 Μ後’依照這些信號執行延遲寫人。@而，^許信號 之初期進行延W，在其正後之寫人循環内也^循環 」執行預
第23頁 472260 五、發明說明（20) 充電、.重清。因此，+ π ^ _ 可在至將資粗搞山在下一循裱變成讀出猶環之情況，也 极'H W ώ 至匯流排為止之間確保時間上之餘 更A ; ί ΐ:入循環終了開始至在下-讀出猶環之位址變 ίίί:: 時間™，甚至可變成〇。因而，實現存 之動2::圖在=表示未進行延遲寫入之習知 後，列解碼㈣9寺序在本動作’位址Add變為A(W) 入容,广;/ 之相當於位址M-ADD也變成A(W)。又，寫 後’列容許信ME、行容許信號CE、 = 號別上升’選擇記憶體單元。然後，等 在育存為電路2η向匯濟排WRB輸出資料Din(w)，對 =2 =信號/WE之上升時刻所選擇之記憶體單元執行 循t。還在該寫入後執行預充電。然後，在下- 為I :日士 = %之情況’ ▲ 了確保將資料讀出到匯流排WRB ；之守間，需要在自寫入循環终了開始至在下一讀出循 J之更為止之間確保至少預充電所需之時間TfR。 在重清之情況，需要確保包含了該重清 間TWR。因而，該時間TWR妨礙存取速度之高速化:曰' 況，m施例2之說明得知’在本發明應用於⑽龍之情 入資料入要求5循環，取入所輸入之寫入位址、寫 該所：=之；在：入了下一寫入要求之循環，因對於 入資料，藉著在循環之初期寫 在循環内之寫入後可預充電，或者奮& 讀出循環之位址變更為止之時間TWR，或者y使:丑變至成下 4722G0 五、發明說明（21) 可提高.存取速度 發明之效果 如以上之說明所示’本發明因採用係未使用外部同步 信號之非同步方式，並依據在電路内部所產生脈波信號進 行資料之寫入、讀出’而且對於在上一寫入循環所選擇之 記憶體單元在下一讀出循環進行資料之寫入之延遲寫入方 式在下項出德環來到之，情況，也可縮短時間WR，提 高存取速度。尤其，本發明在SRAM電路採用了非同步方式 2„波字冑號之寫入之们兄，在如在長循帛之寫入動 =發生了多次位址變更之情況，也可依據—個脈波字信 寫人最後所確定之㈣之動作，可充分發揮係脈波 =’之知徵之耗電流之降低效果。又，本發明在SRAM電 RAM電路都在寫入後對同一記憶體單元讀出之情況， ;:讀出對記憶體單元寫入之前之資步斗，可實現更高速之 I:=外’在用本發明構成之SR AM電路，在用4Tr記憶 ίI凡Ϊ成工記憶體單元陣列之情況，也可用脈波字方式 二ςρΑΜ =出資料，可利用4Tr記憶體單元實現非同步方式 元麻頻韭路。即，因可進行1次之脈波寫入，可利用4Tl'單 寫入後，=Γ方式之SRAM電路。此外，在進行1次之脈波 現長寫入番可視需要插入重清動作，例如可用DRAM單元實 ‘、 力作存在之SRAM規格之記憶體。
472260 圖式簡單說明 圖_1係將本發明之半導體記憶 ' 實施例1之整體構造之方塊電路圖。置應用於SRAM電路之 圖2係表示位址暫存器之構造 圖3係表示資料暫存器之構造之^，電路圖。 圖4係用以說明在讀·寫控制 J電路圖。 時序圖。 之脈波產生動作之 圖5係用以說明在内部脈波產 ^ 況之脈波產生動作之時序圖。 有位址變更之情 圖6係用以說明在内部脈波產 況之脈波產生動作之時序圖。 電路無位址變更之情 圖7係用以說明在圖liSRAM電路之pulse韌以 利用Rate Write之讀寫動作之時序圖。 方式之 圖8係用以說明R a t e W r i t e之尤其毒宜氣人 圖。 凡具長寫動作之時序 圖9係6Tr記憶體單元之一例之電路圖。 圖 圖1 0係用以說明習知之非同步方式之動作之 圖11係用以說明習知之Pulse w〇rd方式之動作^ g序 圖1 2係4 T r §己憶體單元之一例之電路圖。 圖1 3係將本發明應用於DRAM電路之實施例2之整. 造之方塊電路圖。 體構 圖圖14係用以說明在圖13之⑽繃電路之讀寫動作之時序 圖1 5係用以說明在圖3之⑽龍電路之習知之妹寫動作 第26頁 472260 圖式簡單說明 之時序圖。 符號說明 1 0 1字及閘 102 預充電等化電路 1 0 3行開關電路 1 0 4數位及閘 1 0 5 寫放大器 1 0 6感測放大器 I 0 7資料輸出電路 111 X位址暫存器 II 2 Y位址暫存器 11 3 X解碼器 11 4 Y解碼器 11 5資料暫存器 11 6讀寫控制電路 11 7内部脈波產生電路 118 ATD電路 11 9 H i t及閘 1 2 3、1 4 1 第一閂鎖 1 2 4、1 4 2 第二閂鎖 1 3 0 H i t位址比較器 2 0 1記憶體單元陣列 2 0 2列解碼器
第27頁 472260 圖式簡單說明 2 0 3 感測放大器重設電路 2 0 4 行解碼器 2 0 5 位址缓衝器 2 0 6 位址暫存器電路 20 7多工器 208 ATD電路 209 重清控制電路 2 1 0 H i t控制電路 2 11資料暫存器電路 212 I/O緩衝器' 213 R/W控制電路 2 1 4 列控制電路 2 1 5 行控制電路
第28頁

Claims (1)

  1. 472260 六、申請專利範圍 _ 、.1. 一種半導體記憶裝置，依據在電路内部所產生 波k號選擇記憶體單元，並寫入、讀出資料，其特徵脈 備，保持在上一寫入循環所輸入之位址與資料之裝置y具 在下一寫入循環向該所保持之位址所選擇之記憶體」及 入該所保持的資料之裝置。 几寫 r單2」：；半導體記憶裝置’其特徵為具備：由軸記产 ，皁i構成之記憶體單元陣列；受到位址變更後產隱 予信號之裝置；閂銷耷入仿夕v & A 生脈波 哭· μ蚀合鎖冩位址之x位址暫存器與Y位址每少 :，閂鎖寫入資料之資料暫存器；以暫存 循产甚斗各位址與資料後在下—資料之宜 循ί衣產生令輪出該所 义寫入 裝置； Ί身之位:址與貧料之寫入容許信號之 依據自该X位址暫存 號選擇該記憶體單元陣^輪^出之χ位址信號和該脈波字信 存器輸出之γ位址信號選之^兀降線，並依據自該υ位址暫 後，將自該資料暫存器軒μ °己fe體單兀陣列之數位線餅 線和數位線對選擇之吃^出之資料寫入依據該選到之字元 3. 如申請專利範圍第單元 該SRAM記憶體單元係由如貝之半導體記憶裝置，其中， 交又連接之—對驅動電晶Z部份所構成：閘極•汲極彼此 •汲極接在該各 a，閘極和字元線連接，且 線間之-對存取電及極與-對數位線之各；:： 極和電源之間之負載電=接在該各驅動電晶體之攻 4. 如申請專利範圍..第2^s負載電阻。 (―--一之半導體記憶裝置，其中，
    '^ 一， D, h 第29頁 申請專利範圍 遠SRAM.§己憶體單元係由如下部份所構成：由閘極•汲極交 士連接之一對NM0S電晶體構成之驅動電晶體；及由閘極和 字το線連接，且源極·汲極接在該各驅動電晶體之汲極與 —對數位線之各數位線間之一對PM〇s電晶體構成之 晶體。 电 立5. 一種半導體記憶裝置，其特徵為具備依據在電路内 =所產生之脈波字信號選擇SRAM記憶體單元後寫入、讀 =之SMM電路、，該SRAM電路記憶體單元係由如下部份所 動ΐ曰η: ί r交叉連接之—_m〇s電晶體構成之驅 :::體，及由閘極和字元線連接且源極•汲極接在 電、體；㈣爲之各數位線間之-對議 體單元構J列其具備窝由聰記憶 存器電路所保持之位：：二1;;:變更後輸出該位址暫 資料之資料暫存器電路.你-f上一寫人循環之寫入 為脈波信號之列容畔仁％及收到寫入容許信號後產生作 於下-寫入循環：二=信號之裝置; 信號在該位址暫存琴φ對於由依據該列容許信號、行容許 址選擇之記憶體單ί電;所保持之上—寫入循環之寫入位 —寫入循環之寫入資料寫入该資料暫存器電路所保持之上 7.如申請專利節 合泎乜號後產生預充電容許信號之裝
    第30頁 具備有於收到該寫Α办第6項之半導體記憶裝置，其中， 472260 六、申請專利範圍 ' 置，依.據該預充電容許信號對該記憶體單元預充電。 8. 如申請專利範圍第1至7項中任一項之半導體記憶裝 置，其中，於收到一次之脈波信號後寫入資料。 9. 如申請專利範圍第1至7項中任一項之半導體記憶裝 置，其中，具備有比較上一寫入位址和緊接其後後之讀出 位址之一致性之裝置，當該寫入位址和讀出位址一致時即 輸出資料暫存器所保持之資料。
    第31頁
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