A7 4 6205 4 B7_ 五、發明說明-(1 ) 發明背景 1 .發明範疇 (請先閒讀背面之注意事項再填寫本頁) 本發明係關於CMOS積體電路及其應用的動態邏輯電 路。 本文的動態邏輯電路奉示一種在雙相之間交替的邏輯電 路，亦即閒置相，其設定内部節點的電位，而在工作相會 根據輸入信號而評估邏輯，及根據時脈或其他控制信號而 界定輸出fp點的電位。 2 .先前技藝説明 圖1是習用差動感測放大器電路配置例子的電路圖（參考 D. Somaseckhar, K. Roy, "Differential Current Switch Logic: A Low Power DCVS Logic Family", IEEE JSSC, vol. 31, no. 7, pp, 981-991， July 1996)。 此差動感測放大器電路10具有（圖1) P通道型MOS (PMOS)電晶體 PT11 到 PT133 ，N 通道型 MOS (NMOS) NT11到NT15，邏輯輸入端TF及TFX，邏輯輸出端TH及 THX，邏輯輸入端TCLKX，及完全信號使用輸出端 TDONE指示邏輯的定義。 經濟部智慧財產局員工消費合作社印製 PMOS電晶體PT11的源極接到電源電壓Vdd的電源線， 而汲極接到PMOS電晶體PT12，PT13及完全信號使用輸出 端TDONE 。 PMOS電晶體PT12及NMOS電晶體NT11的汲極及閘極互 相連接以组成反相器INV11。 反相器INV11的輸出節點NT11是由NMOS電晶體PT12及 -4 - 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 6205 4 Λ7 _ _ Β7 五、發明說明-(2 ) NMOS電晶體ΝΤΠ的連接點而組成，而由閘極連接點組成 反相器INV11的輸入節點ND12。 類似的，PMOS電晶體PT13及NMOS電晶體NT12的汲極 及閘極互相連接以组成反相器INV12。 反相器INV12的輸出節點ND13是由PMOS電晶體PT13及 NM〇 S電晶體NT 1 2的連接點而组成，而由閘極連接點组成 反相器INVI2的輸入節點ND14。 NMOS電晶體NT 11及1 2的源椏接地。 反相器INV11的輸出節點ND11接到反相器INV12的輸入 節點ND14及邏輯輸出端TH，而反相器INV12的輸出節點 NDn接到反相器INVU的輸入節點ND12及邏輯輸出端 HX。 此外NMOS電晶體NT15接在反相器INV11的輸入節點 ND12與反相器INV12的輸入節點ND14之間，換言之，在 NMOS電晶髏NT11.的閘極與NMOS電晶體NT12的閘極之 間。 此外NMOS電晶體NT13接在邏輯輸出端τη與邏輯輸入 端發生之間，而NMOS電晶體NT14接在邏輯輸出端THX與 邏輯輸入端TFX之間。 此外PMOS電晶體PT11的閘極及NMOS電晶體NT15的閘 極接到時脈輸入端TCLKX，NMOS電晶體NT13閘極接到反 相器INV11的輸入節點ND12，而NMOS電晶體NT14閘極 接到反相器IN V12的輸入節點ND14。 具有上述配置的差動感測放大器電路1 〇是上述文件所 -5- 本紙張尺度適用中國國家標準（CNS)A4規格Γ210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 衮---- 訂---------線- 經濟部智慧財產局員工消費合作社印製 4 62 05 4 A7 _ B7 五、發明說明-() 述的DCSL (差動電流開關邏輯）3型感測放大器電路。 以下參考圖2，3説明差動感測放大器電路1 〇的操作原 理以顯示模擬波形。 注意假設基極點（相位從閒置相切換成工作相）是時脈時 脈的升緣，在DCSL3变感測放大器電路中，控制信號的降 緣是接到工作相的基極點，因此在以下説明中要介紹及使 用時脈的倒置信號CLK_X。 圖2是DCSL3型感測放大器電路在時脈時脈的升緣的操 作波形圖（模擬結果），亦即在時脈倒置信號CLK__X降緣， 此外換言之，圖2的過程顯示在時脈CLK_X的降緣相位由 此從閒置級變成工作級，以及因此而定義邏輯。 此外圖3是DCSL3型感測放大器電路在時脈時脈的降緣 的操作波形圖（模擬結果），亦即在時脈倒置信號CLK_X升 緣。 在圖2，3中，橫座標表示時間而縱座標表示電壓。 在圖2的差動感測放大器1 0中，當時脈倒置信號CLK_X 具有邏輯“ 1 ”而相位是閒置級時，邏輯輸出Η及H_X不會 成爲電位0V，而是正好升起MOS門檻値的量。 這些邏輯輸出Η及H_X的位準（亦即邏輯輸出端TH及 THX的電位）也傳送到NMOS電晶體NT13，NT14的閘極， 因此中斷NMOS電晶體NT13，NT14。 因此，顯示一種未示狀態即接到邏輯輸入端TF，TFX及 感測放大器電路1. 〇的邏輯樹是中斷的。 接著當時脈倒置信號CLK—X是邏輯“ 〇，’而相位是工作相 -6- 本紙張K度適用中國國家標準（CNS)A4規格（210 x 297公釐） ------------^i------訂----------線-' (請先閱璜背面之注意事項再填寫本頁) 4 62 05 4 A7 _B7_ 五、發明說明-(4 ) 位時，PMOS電晶體PT11即導通，電流通過PMOS電晶體 PT12，PT13而邏輯輸出端TH及THX的電位開始上升，此 節點的邏輯輸出端T Η及THX電位也傳送到NMOS電晶體 ΝΤ13，ΝΤ14的閘極，因此NMOS電晶體ΝΤ13，ΝΤ14開始 導通而且電流開始從感測放大器流到邏輯輸入端T F及 TFX 0 如以下所述，邏輯輸入端T F與TFX之間的電流有差 異，由PMOS電晶體ΡΤ11到ΡΤ13及NMOS電晶體ΝΤ11， NT 12組成的感測放大器可增加邏輯輸出Η與Η_Χ之間的電 位差，且根據該差異而定義邏輯。 此時，邏輯輸出11或Η_Χ —定變成邏輯“ 0 ’’，在圖的例 子中，邏輯輸出Η_Χ是邏輯“ 0 ”。 因此具有與邏輯輸出端ΤΗΧ是連接關係的NMOS電晶體 ΝΤ13即中斷，此NMOS電晶體ΝΤ13是控制邏輯輸出端TF 的開關。 因此可以將邏輯輸入端T F的電流抑制在要求的極小 値。 當時脈倒置信號CLK_X是邏輯“ 1 ’’而相位是閒置級時， NMOS電晶體NT15即導通。 因此，輸出線（包括邏輯輸出Η的端TH)上存在的電荷 即經由NMOS電晶體ΝΤ15而流入輸出線（包括邏輯輸出 Η—X的端THX )，因此2個邏輯輸出端TH及THX的電位相 等。 此時的電位稍大於MOS的門檻値，因此顯示NMOS電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------- ---訂--------- i (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 462054 ____B7__ 五、發明說明-(5 ) 體NT11，NT12稍微呈現導通的狀態。結果，經由它們而 稍微放電，因此在次一刻，邏輯輸出端ΤΗ，THX的電位 幾乎與MOS的門檻値相等。 例如由NMOS電晶體NT21到NT34組成的雙邏輯樹2 0接 到DCSL3型的感測放大器電路1 〇的邏輯輸入端TF， TFX (具有如圖4所示的配置及功能），因而實施一動態邏 輯電'路15 如上所述動態邏輯電路表示一種在雙相之間交替的邏輯 電路，亦即在閒置相設定内部節點的電位，而在工作相根 據輸入信號而評估邏輯函數，及根據控制信號而定義輸出 節點的電位，通常時脈用在控制信號。 如上所述，在DCSL3型感測放大器電路1 0之中，在閒置 相，内部節點，亦即邏輯輸出Η及H_X設定爲邏輯“ 〇，’。 在判定邏輯的工作相位中，圖1的NMOS電晶體NT13， NT14是導通狀態，而電流經由PMOS電晶體PT11到PT13 而流到邏輯樹2 0。 此時邏輯輸入戸或F_X —直具有接地路徑，而另一者在 路徑的中央中斷。 因此在流到邏輯輸入端T F的電流與流到邏輯輸入端 TFX的電流之間有大小的差異。 圖1的感測放大器是由PMOS電晶體PT11到PT13組成， 而NMOS電晶體NT 11，NT12根據電流差而增加邏輯輸出 (節點）Η與H_X之間的電位差，最後到達JL定義邏輯電 位。 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公爱） ---1----- -----^--------訂-! —-----線- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局具工消費合作社印製 經濟部智慧財產局員工消費合作社印製 462054 Λ7 _ _ G7 五、發明說咏（6 ) 惟上述DCSL3型的差動感測放大器電路1 〇有以下3個問 題。 OCSL3型的第一問題是指示邏輯定義的完成信號DONE 不完全，以下參考圖5以説明第一問題。 圖5是當相位從閒置相切換成工作相時完成信號DONE 的狀態圖。 由圖5可知，閒置相中的完成信號DONE遠大於NMOS電 晶體的門摇値而且不再表示“ 。 此外’相位成爲工作相的時序及完成信號done上升與 邏輯輸出Η及H_X的定義時序明顯不同。 因此可知後者的邏輯電路在完成信號DONE的作用下會 發生故障。 DCSL3型的第二問題是閒置相中邏輯輸出η，H_X的電 位不完全是0伏，如上所述，電位是接近NMOS電晶體的 門檻値。 即使在MOS，其中不大於門檻値的電位加入閘極而且中 斷，汲極電流仍會流動，通常這稱爲漏電流（或中斷漏電 流），已知電流量是依閘極電位的指數變化。 以下參考圖6 A，圖6 B以説明它的實例。 圖6A，圖6B説明CMOS反相器的漏電流，其中圖6 A是 模擬主題的電路圖，而圖6B是模擬結果的圖形，即輸出 電壓，漏電流與輸入電慶特徵的比較β 明確而言當輸入端的電位相與的CMOS反相器而從0伏 變成電流電壓（1,5伏）時，圖6 B即收集輸出電壓及漏電流 -9- 本紙張尺度適用令囤画家標準（CNS)AO見格（210x 297公爱） ---〆---„-------裝'-------訂---------, . (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 462054 A7 ----—--- B7 五、發明說明-(7 ) (參考圖6A的同—圖形）。 在此’由圖2等可知閒置相中輸出η, Η_χ的電位在0.2 伏附近。 _ 根據圖6Β，當輸入電壓是〇2伏，漏電流是輸入電壓是 0.0伏的100倍。 因此在DCSL3型的差動感測放大器電路中有一問題，即 電路停止時功率消耗會變大。 DCSL3型的第三問題是因耦合雜訊而導致感測放大器的 故障β 寄生電谷7L件存在於2個很接近的接點之間，若在一接 點發生電位變動，與變動電位差的時間差動成正比的移位 電泥即經由寄生電容而流到相鄰接點，而導致電位變動， 此一不正常電位變動稱爲耦合雜訊。 圖7是許估耦合雜訊的電阻模式。 在評估模式3 0中’寄生電容C31到C4〇假設存在於感測 放大器電路1 〇的四周，所以雜訊經由節點NZ1到NZ5而從 雜訊電壓源3 1到3 5傳送到感測放大器内部的節點H， H_X，F，F_X。 例如若上升信號輸入節點NZ1，則在其影響下節點η的 電壓稍微上升。 圖8是此模式施加到感測放大器電路DCSL3型1 〇時的操 作波形圖’其中在約與時脈倒置信號CLK_X下降同時的 時間，下降信號輸入節點NZ1。 此時輸入信號的情況與圖2的相同，在正提供操作下， -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------* -------訂---------· (諳先閱讀背面之注意事項再填寫本頁) 462054 Λ7 Β7 經濟部智慧財產局員工消費合作社印製 邏輯電路的故障， 因耦合雜訊及使用 根據本發明的第 閒置相與工作相之 第一邏輯輸入端， 端，一第二邏輯輸 器，及一第二反相 五、發明說明-( Η等於1而H_X等於0。 惟在圖8’ Η等於0而Η一X等於i ’圖中有—現像，即在 節點NZ1T降的那段時間。邏輯輸出^的電位低於邏輯 出Η_Χ的電位。 ^ 這不會在圖2發生’其中無雜訊’在圖2，在邏輯輸出η 的電壓必須等於圖2Η„Χ的電壓的時間，邏輯輸出η的電 位即變低，在圖8節點ΝΖ1的影響下它雖然很小。 感測放大器電路1 0增加此不正常的發生電位差，因而 最後產生錯誤的邏輯値。 事實上該電路在幾乎與時脈倒置信號CLK—X下降的同 時’從外界收到下降信號時即會故障，這表示因使用 DCSL3型的相鄰記憶格中導致的時脈倒置信號CLK χ的下 降，而發生的故障機率。 此一不穩定電路並不實用。 發明總結 本發明是在考慮此一情況而產生，且具有—目的是提供 一種實用的差動感測放大器能產生一完成信號不導致後方 且能在電路停止時減少功率消耗，且不 它的動態邏輯電路而發生故障。 一特點而提供一種根據一控制信號而在 間交替之差動感測放大器電路，包括一 一第二邏輯輸入端，一第一邏輯輸出 出端，一感測放大器其具有一第一反相 器，其中連接第一反相器之輸出與第二 -11 本纸張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） ' I I I I ---1 1--裝.— I — I — — — 訂— ϊι — _ ,. (請先閱讀背面之注意事項再填寫本頁> 62 05 4
經濟部智慧財產局員工消費合作社印製 五、發明說明-(9 ) 反相器之輸人’其連接料接到第—邏輯輪㈣，連接第 -反相态〈輸入與第二反相器之輸出，而其連接點連接到 第一邏輯輸出$，而其於收到指示工作相之控制信號時操 作，而根據第一邏輯輸入及第二邏輯輸入擁有之導通電阻 f而在-不同之第-位準及第二位準定義第—邏輯輸出及 第二邏輯輸出之邏輯電位，一設定裝置於收到指示間置相 ，控制信號時，用以在—參考電位設定第—邏輯輸入端及 第二邏輯輸入端，一第一切換裝置根據控制端電位而用以 電連接或中斷第一邏輯輸入端及第一邏輯輪出端，一第二 切換裝置根據控制端電位而用以電連接或中斷第二邏輯輸 入端及第二邏輯輸出端，及一連接控制裝置，其具有一第 —設定裝置用以設定控制節點電位在—電位，該節點連接 到第一切換裝置及第二切換裝置之控制端，而該電位於收 到指示閒置相之控制信號時，至少能連接兩端至連接之第 一及第二切換裝置’及一第二設定裝置用以設定控制節點 電位在一電位，在工作相時間根據第一邏輯輸出端或第二 邏輯輸出端，至少能中斷兩端與第一及第二切換裝置之連 接。 此外在本發明中，設定裝置包括一第一切換元件其接在 第一邏輯輸出端與參考電位之間，且在其控制端藉由接收 指示閒置相之控制信號而導通，一第二切換裝置其接在第 二邏輯輸出端與參考電位之間，且在其控制端藉由接收指 示間置相之控制信號而導通。 此外在本發明中，連接控制裝置之第一設定裝置包括一 -12- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) ---r----------t--------訂--------•線· . (請先閲讀背面之注意事項再填寫本頁) 462054 A7 ------------- 五、發明說明_( 10 ) 第一切換元件，其接在一第一電源電位與控制節點之間， 邊電位能使第—切換裝置及第二切換裝置進入一連接狀 態’且在其控制端藉由接收指示間置相之控制信號而導 通’而第二設定裝置包括—第二切換元件，其接在—第二 電源電位與控制節點之間，該電位能使第一切換裝置及第 一切換襞置進入一中斷狀態，具有一控制端其連接到第— 邏輯輸出端，而且當第一邏輯輸出電位在第一位準時即導 通及第二切換元件，其接在一第二電源電位與控制節 點之間’具有—控制端連接到第二邏輯輸出端，而且當第 二邏輯輸出電位在第一位準時即導通。 此外在本發明中，連接控制裝置之第一設定裝置包括一 第二切換元件，其接在一第一電源電位與控制節點之間， 該電位能使第—切換裝置及第二切換裝置進入—連接狀 態’且在其控制端藉由接收指示閒置相之控制信號而導 通，而第二設定裝置包括—第四切換元件，其接在一第二 電源電位與控制節點之間，該電位能使第一切換裝置及第 二切換裝置進入一中斷狀態，具有一控制端其連接到第一 邏輯輸出端，而且當第—邏輯輸出電位在第一位準時即導 通，及一第五切換元件，其接在一第二電源電位與控制節 點之間，具有一控制端連接到第二邏輯輸出端，而且當第 二邏輯輸出電位在第一位準時即導通a 此外在本發明中，連接控制裝置之第一設定裝置包括一 第一切換元件，其接在一第一電源電位與控制節點之間， 該電位能使第一切換裝置及第二切換裝置進入—連接狀 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝------ 訂---------線 經濟部智慧財產局員工消費合作杜印製 462054 A： B7 經濟部智慧財產局員工消費合作社印製 五、發明說明-(11) 態，且在其控制端藉由接收指示間置相之控制信號而導 通’而第二設定装置包括一第二切換元件，其接在一中間 節點與控制節點之間’具有一控制端其連接到第一邏輯輸 出端’而且當第一邏輯輸出電位在第一位準時即導通，及 一第三切換元件’其接在中間節點與控制節點之間，具有 一控制端連接到第二邏輯輸出端，而且當第二邏輯輸出電 位在第一位準時即導通’及一第四切換元件，其接在一第 二電源電位與中間節點之間’該電位能使第一切換裝置及 第二切換裝置進入一中斷狀態，當第一切換元件導通時維 持在一非導通狀態，及當第一切換元件維持在非導通狀態 時即導通。 此外在本發明中，連接控制裝置之第一設定裝置包括一 第三切換元件’其接在一第一電源電位與控制節點之間， 該電位能使第一切換裝置及第二切換裝置進入一連接狀 態’且在其控制端藉由接收指示閒置相之控制信號而導 通’而第二設定装置包括一第四切換元件，其接在中間節 點與控制節點之間，具有一控制端其連接到第一邏輯輸出 端，而且當第一邏輯輸出電位在第一位準時即導通，一第 五切換元件’其接在中間節點與控制節點之間，具有—控 制端連接到第二邏輯輸出端’而且當第二邏輯輸出電位在 第一位準時即導通，及一第六切換元件，其接在—第二電 源電位與中間節躁之間，該電位能使第一切換裝置及第二 切換裝置進入一中斷狀態，當第三切換元件導通時維持在 非導通狀態，及當第三切換元件維持在非導通狀態時即導 -14- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ί請先閱讀背面V注意事項再填寫本頁) 裝 ---I I--訂------I--線 4 8 2 0 5 4' 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明_(12) 通0 此外在本發明中，第一設定裝置之第一切換元件或第三 切換元件包括—η通道塑充電故應電晶體，其閘極連接到 控制信號之輪入端。 此外在本發明中，第一設定裝置之第一切換无件或第三 切換元件包括—Ρ通道型充電效應電晶體，其閘極連接到 控制信號之輸入端。 根據本發明之第二特點，提供一種根據一控制信號而在 一聞置相與一工作相之間交替之差動感測放大器電路，包 括一第一邏輯輸入端，一第二邏輯輸入端，一第一邏輯輸 出端’一第二邏輯輸出端，一感測放大器其具有一第一反 相器，及一第二反相器，其中連接第一反相器之輸出與第 二反相器之輸入，其連接點連接到第一邏輯輸出端，連接 第一反相器之輸入與第二反相器之輸出，而其連接點連接 到第二邏輯輸出端，而其於收到指示工作相之控制信號時 操作，而根據第一邏輯輸入及第二邏輯輸入擁有之導通電 阻差而在一不同之第一位準及第二位準定義第一邏輯輸出 及第二邏輯輸出之邏輯電位，一設定裝置於收到指示間置 相之控制信號時，用以連接第一反相器之輸入與第二反相 器之輸入’一第一切換裝置根據控制端電位而用以電連接 或中斷第一邏輯輸入端及第一邏輯輸出端，一第二切換裝 置根據控制端電位而用以電連接或中斷第二邏輯輸入端及 第二邏輯輸出端，及一連接控制裝置，其具有一第一設定 裝置用以設定控制節點電位在一電位，該節點連接到第— -15- 本紙張尺度適用中固國家標準（CNS)A4規格（21〇 X 297公爱） rlll — ιιίι—. -III — — —— -----I — I t » (請先閲讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46P0B 4 A7 ________ B7 五、發明說明-(13) 切換裝置及第二切換裝置之控制端，而該電位於收到指示 閒置相之控制信號時’至少能連接兩端至連接之第一及第 一切換裝置，及一第二設定裝置用以設定控制節黠電位在 一電位，在工作相時間根據第一邏輯輸出端或第二遲輯輸 出端’至少能中斷兩端與第一及第二切換裝置之連接。 此外在本發明中，設定裝置包括—第一切換元件接在第 一反相器之輸入與第二反相器之輸入之間，且在其控制端 於收到指示閒置相之控制信號而導通。 此外在本發明中，連接控制裝置之第一設定裝置包括一 弟切換元件’其接在一第一電源電位與控制節势之間， 該電位能使第一切換裝置及第二切換裝置進入一連接狀 態’且在其控制端藉由接收指示閒置相之控制信號而導 通，而第_設定裝置包括一第二切換元件，其接在一第二 電源電位與控制節點之間，該電位能使第一切換裝置及第 二切換裝置進入一中斷狀態，具有一控制端連接到第一邏 輯輸出端，而且當第一邏輯輸出電位在第一位準時即導 通’及一第三切換元件，其接在第二電源電位與控制節點 之間，具有一控制端連接到第二邏輯輸出端，而且當第二 邏輯輸出電位在第一位準時即導通。 此外在本發明中，連接控制裝置之第一設定裝置包括一 第二切換元件，其接在一第一電源電位與控制節點之間， 該電位能使第一切換裝置及第二切換裝置進入一連接狀 fe ’且在其控制端藉由接收指示閒置相之控制信號而導 通’而第二設定裝置包括—第三切換元件，其接在一第二 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 « 297公釐） ---!----------I I J I -----I ^---------I {請先閱讀背面之注意事項再填寫本頁) 462054 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(14) 電源電位與控制節點之間，該電位能使第—切換裝置及第 二切換裝置進入一中斷狀態，具有一控制端連接到第_ 輯輸出端，而且當第一邏輯輸出電位在第一位準時即導 通，及一第四切換元件，其接在第二電源電位與控制節黔 之間’具有一控制端連接到第二邏輯輸出端，而且當第、 邏輯輸出電位在第一位準時即導通。 〜 此外在本發明中，連接控制裝置之第一設定裝置包括〜 罘一切換元件，其接在一第一電源電位與控制節點之間， 該電位flb使第一切換裝置及第二切換裝置進入一連接牧 態，且在其控制端藉由接收指示閒置相之控制信號而, 通，而第二設定裝置包括一第二切換元件，其接在一中間 節點與控制節點之間，具有一控制端其連接到第一邏輯輪 出端，而且當第一邏輯輸出電位在第一位準時即導通，〜 第三切換元件，其接在中間節點與控制節點之間，具有〜 控制端連接到第二邏輯輸出端，而且當第二邏輯輸出電位 在第一位準時即導通，及—第四切換元件，其接在一第二 電源電位與中間節點之間，該電位能使第一切換裝置及^ -切換裝置進人-中斷狀態’當第_切換元件導通時維持 在非導通狀態，及當第-切換元件維持在非導通狀態時即 導通。 ^此外在本發明中，連接控制裝置之第—設定裝置包括— 第二切換元件，其接在一第一電源電位與控制節點之間， 羔免位此使第一切換裝置及第二切換裝置進入一連接狀 態，且在其控制端藉由接收指示間置相之控制信號而導 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------1-----I --------訂·--------I f請先閱讀背面之i意事項再填寫本頁} 462054 經濟部智慧財產局員工消費合作技印製 Λ7 Β7 五、發明說日Λ·(15) 通，而第二設定裝置包括一第三切換元件，其接在中間節 點與控制節點之間，具有一控制端其連接到第一邏輯輸出 端’而且當第一邏輯輸出電位在第—位準時即導通，一第 四切換元件’其接在中間節點與控制節點之間，具有一控 制端連接到第二邏輯輸出端，而且當第二邏輯輸出電位在 第一位準時即導通，及一第五切換元件，其接在一第二電 源電位與中間節點之間，該電位能使第一切換裝置及第二 切換裝置進入一中斷狀態，當第二切換元件導通時維持在 非導通狀態，及當第二切換元件維持在非導通狀態時即導 通0 此外在本發明中，第一設定裝置之第一切換元件或第二 切換元件包括一 η通道型充電效應電晶體，其閘極連接到 控制信號之輸入端。 此外在本發明中，第一設定裝置之第一切換元件或第二 切換元件包括一 Ρ通道型充電效應電晶體，其閘極連接到 控制信號之輸入端。 根據本發明之第三特點，提供一種根據一控制信號而在 一間置相與一工作相之間交替之差動感測放大器電路，包 括一第一邏輯輸入端，一第二邏輯輸入端，—第—邏輯輸 出端，一第二遲輯輸出端，一感測放大器其具有—第—反 相器’及一第二反相器，其中連接第—反相器之輸出與第 二反相器之輸入，其連接點連接到第一邏輯輸出端，連接 第一反相器之輸入與第二反相器之輸出，而其連接點連接 到第二邏輯輸出端，而其於收到指示工作相之控制信號時 ----------------裝--------訂--------- (諝先閱讀背面之注意事項再填寫本頁) -18-
62 05 4 八7 ---------- 五、發明說明-(16 ) 操作，而根據第一邏輯輸入及第二邏輯輸入擁有之導通電 阻差而在一不同之第—位準及第二位準定義第一邏輯輸出 及第二邏輯輸出之運輯電位，一設定裝置於收到指示閒置 相足控制信號時，用以連接第一反相器之輸入與第二反相 器之輸入’一第一切換裝置根據控制端電位而用以電連接 或中斷第一邏輯輪入端及第一邏輯輸出端，一第二切換裝 置根據控制端電位而用以電連接或中斷第二邏輯輸入端及 第二邏輯輸出端，及一連接控制裝置，其具有一第一設定 裝置用以設定控制節點電位在—電位，該節點連接到第— 切換裝置及第一切換裝置之控制端，而該電位於收到指示 間置相之控制信號時，至少能連接兩端至連接之第一及第 二切換裝置，及一第二設定裝置用以設定控制節點電位在 一電位，在工作相時間根據第一邏輯輸出端或第二邏輯輸 出蜢，至少能中斷兩端至連接之第—及第二切換裝置。 此外在本發明中，設定裝置包括一第一切換元件接在第 —反相器之輸入與第二反相器之輸入之間，且在其控制端 於收到指示閉置相之控制信號而導通。 此外在本發明中，連接控制裝置之第—設定裝置包括一 第一切換元件及一第二切換元件，其串聯在一第一電源電 位與控制節點之間，該電位能使第—切換裝置及第二切換 裝置進入一連接狀態，且在其控制端之閒置相時間藉由接 收第一邏輯輸出端之電位及第二邏輯輸出端之電位而導 通，而第二設定裝置包括一第三切換元件，其接在—第二 電源電位與控制節點之間，該電位能使第一切換装置及第 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公爱） ί請先閱磧背面之注意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員4消費合作社印製 462054 A7 _______B7___ 五、發明說明-(17 ) 二切換裝置進入—中斷狀態，具有一控制端連接到第一邏 輯輸出端，而且當第一邏輯輸出電位在第—位準時即導 通’及一第四切換元件，其接在第二電源電位與控制節點 之間’具有一控制端連接到第二邏輯輸出端，而且當第二 邏輯輸出電位在第一位準時即導通。 此外在本發明中，連接控制装置之第—設定裝置包括一 弟一切換元件及—第三切換元件，其串聯在—第—電源電 位與控制節點之間，該電位能使第一切換裝置及第二切換 裝置進入一連接狀態，且在其控制端之閒置相時間藉由接 收第一邏輯輸出端之電壓及第二邏輯輸出端之電壓而導 通’而第二設定裝置包括一第四切換元件，其接在一第二 電源電位與控制節點之間，該電位能使第一切換裝置及第 二切換裝置進入—中斷狀態，具有一控制端連接到第—邏 輯輸出端，而且當第一邏輯輸出電位在第—位準時即導 通，及一第五切換元件，其接在第二電源電位與控制節點 之間，具有一控制端連接到第二邏輯輸出端，而且當第二 邏輯輸出電位在第一位準時即導通。 此外在本發明中，第一設定裝置之弟一切換元件及第二 切換元件各包括一 P通道型充電效應電晶體，其間極連接 到控制信號之輸入端。 此外在本發明中，連接控制裝置輸出一完成信號指示由 控制信號定義邏輯。 根據本發明之第四特點，提供一種根據一控制信號而在 一閒置相與一工作相之雙相之間交替之動態邏輯電路，包 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) - ------訂--------* 經濟部智慧財產局員工消費合作社印製 462054 A7 B? 18 五、發明說明-( 括-第-邏輯輸人端，—第：邏輯輸人端，—第—邏輯輸 出端，-第二邏輯輸出端’―感測放大器其具有—第一反 相器’及-第二反相器，其中連接第—反相器之輸出與第 一反相器疋輸入，其連接點連接到第一邏輯輸出端，連接 第-反相器之輸入與第二反相器之輸出，而其連接點連接 到第二邏輯輸出端，而其於收到指示工作相之控制信號時 操作’而根據第-輯輸人及第二邏輯輸人擁有之導通電 阻差而在-不同之第_位準及第二位準定義第_邏輯輸出 及第二邏輯輸出之邏輯電位，—設定裝置於收到指示閒置 相（控制信號時’用以在一參考電位設定第—邏輯輸入端 及第二邏輯輸人端第—切換裝置根據控制端電位而用 以電連接或中斷第-邏輯輸人端及第—邏輯輸出端，一第 二切換裝置根據控制端電位而用以電連接或中斷第二邏輯 輸入端及第二邏輯輸出端，及一連接控制裝置，其具有一 第一設定裝置用以設定控制節點電位在一電位，該節點連 接到第一切換装置及第二切換裝置之控制端，而該電位於 t到指示間置相之控制信號時，至少能連接兩端至連接之 第一及第二切換裝置，及一第二設定裝置用以設定控制節 點電位在一電位，在工作相時間根據第一邏輯輸出端或第 二邏輯輸出端，至少能中斷兩端至連接之第一及第二切換 裝置’及一雙軌型邏輯樹具有雙轨連接到差動感測放大器 電路之第一邏輯輸入端及第二邏輯輸入端，其中僅有—軌 根據一輸入彳&號而形成到達參考電位之路徑。 根據本發明之第五特點，提供一種根據一控制信號而在 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 -------1------ ^--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 297公釐） 4 62 05 4 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(19) 一閒置相與一工作相之雙相之間交替之動態邏輯電路，包 括一第一邏輯輸入端’一第二邏輯輸入端，一第一邏輯輸 出端，一第二邏輯輸出端，一感測放大器其具有一第一反 相器’及一第二反相器，其中連接第一反相器之輸出與第 二反相器之輸入，其連接點連接到第一邏輯輸出端，連接 第一反相器之輸入與第二反相器之輸出，而其連接點連接 到第二邏輯輸出端，而其於收到指示工作相之控制信號時 操作，而根據第一邏輯輸入及第二邏輯輸入擁有之導通電 阻差而在一不同之第一位準及第二位準定義第一邏輯輸出 及第二邏輯輸出之邏輯電位，一設定裝置於收到指示閒置 相之控制信號時，用以連接第一反相器之輸入與第二反相 器之輸入’一第一切換裝置根據控制端電位而用以電連接 或中斷第一邏輯輸入端及第一邏輯輸出端，一第二切換裝 置根據控制端電位而用以電連接或中斷第二邏輯輸入端及 第二邏輯輸出端，及一連接控制裝置，其具有—第一設定 裝置用以設疋控制節點電位在一電位，該節點連接到第一 切換裝置及第二切換裝置之控制端，而該電位於收到指示 閒置相之控制信號時，至少能連接兩端至連接之第一及第 二切換裝置，及一第二設定裝置用以設定控制節點電位在 一電位’在工作相時間根據第一邏輯輸出端或第二邏輯輸 出端’至少能中斷兩端至連接之第一及第二切換裝置，及 一雙軌型邏輯樹具有雙軌連接到差動感測放大器電路之第 一邏輯輸入端及第二邏輯輸入端，其中僅有—轨根據—輸 入信號而形成到達參考電位之路徑。 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Γ清先閱讀背面之注意事項再填寫本頁} 裝-------訂-------丨 46205 4 Λ7 B7 五、發明說明-(2Q) 根據本發明之第六特點，提供一種根據—控制信號而在 一閒置相與一工作相之雙相之間交替之動態邏輯電路，包 括一第一邏輯輸入端，一第二邏輯輸入端，—第一邏輯輸 出端，一第二邏輯輸出端，一感測放大器其具有一第一反 相器，及一第二反相器，其中連接第—反相器之輸出與第 二反相器之輸入，其連接點連接到第—邏輯輸出端，連接 第一反相器之輸入與第二反相器之輸出，而其連接點連接 到第二邏輯輸出端，而其於收到指示工作相之控制信號時 操作，而根據第一邏輯輸入及第二邏輯輸入擁有之導通電 阻差而在一不同之第一位準及第二位準定義第—邏輯輸出 及第一邏輯輸出之邏輯電位’ 一設定裝置於收到指示閒置 相之控制信號時，用以連接第一反相器之輸入與第二反相 器之輸入，一第一切換裝置根據控制端電位而用以電連接 或中斷第一邏輯輸入端及第一邏輯輸出端，一第二切換裝 置根據控制端電位而用以電連接或中斷第二邏輯輸入端及 第二邏輯輸出端’及一連接控制裝置，其具有一第一設定 裝置用以設定控制節點電位在一電位，該節點連接到第一 切換裝置及第二切換裝置之控制端，而該電位於收到指示 間置相之控制信號時，至少能連接兩端至連接之第—及第 二切換裝置’及一第二設定裝置用以設定控制節點電位在 一電位’在工作相時間根據第一邏輯輸出端或第二邏輯輸 出端，至少能中斷兩端至連接之第一及第二切換裝置，及 一雙軌型邏輯樹具有雙軌連接到差動感測放大器電路之第 —邏輯輸入端及第一邏輯輸入端，其中僅有一執根據一輸 -23- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 n ^^1 »1^ n« 1^1 ^^1 I ^^1 up. i * n (請先閱讀背面之注意事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 4 6205 4 經濟部智慧財產局員工消費合作社印製 A? B7 五、發明說明-(21) 入信號而形成到達參考電位之路徑。 根據本發明，當供應指示閒置相之控制信號時，即設定 差動感測放大器電路I第一邏輯輪出端及第二邏輯輸出端 爲參考電位如0伏（第二位準）。 因此’可#㈣連接設疋|置之第二設定纟置對於第二電 源電位之設定’而且由第-設定裝置實質設定控制節點在 第一電源電位。結果’由第-切換裳置電連接第一邏輯輸 入輛與第一邏輯輸出端’而且由第二切換裝置電連接第二 邏輯輸入端與第二邏輯輸出端。 在此，當相位切換成工作相_，即抑制連接設定裝置之 第一設定裝置對於第一電源電位之設定，而且由第二設定 裝置設定控制節點在一第二電源電位。 接著在感測放大器中根據第一及第二邏輯輸入擁有之導 通電阻差，而定義第一邏輯輸出及第二邏輯輸出之電位爲 (第一位準，第二位準）或（第二位準，第一位準）α 圖示簡單説明 本發明的這些及其他目的與特點可配合附圖及以下較佳 實施例的詳細説明而更加瞭解，其中· 圖1是習用差動感測放大器電路配置例子的電路圖； 圖2是DCSL3型感測放大器在時脈時脈升緣的操作波形 圖（模擬結果）’即時脈倒置信號CLK_X的降緣； 圖3是DCSL3型感測放大器在時脈時脈降緣的操作波形 圖（模擬結果），即時脈倒置信號CLK_X的升緣； 圖4的配置圖顯示一動態邏輯電路，其由連接Nm〇s電 -24- 本紙張疋度適用中國國豕標準（CNS)A4規格（210 X 297公楚） --』---------- 裝·-------訂- --------線 (請先閱讀背面之注意事項再填寫本頁) 4 6 2 0 5 4 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(a) 晶體組成的雙邏輯樹到DCSL3型差動感測放大器電路的邏 輯輸入端T F及TFX而组成； 圖5是在DCSL3型感測放大器電路中，當相位從閒置相 切換成工作相時完成信號DONE的狀態圖； 圖6 A及圖6B是CMOS反相器的漏電流示意圖，其中圖 6 A是模擬目標的電路圖，而圖6B是模擬結果的圖形，即 輸出'電壓，漏電流與輸入電壓特徵的比較； 圖7是評估耦合雜訊的電阻模式； 圖8是圖7評估搞合雜訊的電阻模式施加到〇 c s L 3型感測 放大器時的操作波形圖，在約與時脈倒置信號“尺-^的 降緣同時將下降信號送入節點NZ1 ; — 圖9是根據本發明的差動感測放大器電路第一實施例的 電路圖； 圖10是動態邏輯電路例子的圖形，其藉由合併根據本 發明的差動感測放大器電路與NMOS雙邏輯樹（雙軌型邏 輯樹）而組成； 圖11是圖9感測放大器電路的波形圖，其中切換成工作 相時不產生雜訊； 圖12是圖9感測放大器電路的波形圖，其中切換成閒置 相時不產生雜訊； 圖1 3是圖9感測放大器電路的波形圖，其中切換成工作 相時產生雜訊； 圖14是圖9感測放大器電路的波形圖，其中切換成閒置 相時產生雜訊； ' 25 * 張灵度適用中國國家標準（cns)a4規& --i----1------ 裝--------訂---------線 I (請先閱讀背面之注意事項再填寫本頁) 462054 經濟部智慧財產局員工消費合作杜印製 A7 ' —-- -B7_____ 五、發明說明-(23 ) 圖1 5是根據本發明的差動感測放大器電路第二實施例 的電路圖； 圖16是圖15感測放大器電路的波形圖，其中切換成工 作相時不產生雜訊； 圖17是圖15感測放大器電路的波形圖，其中切換成閒 置相時不產生雜訊； 圖18是圖15感測放大器電路的波形圖，其中切換成工 作相時產生雜訊； 圖19是圖15感測放大器電路中完成信號〇〇ΝΕ_χ的波 形圖形； 圖20是根據本發明的差動感測放大器電路第三實施例 的電路圖； 圖21是圖20感測放大器電路的波形圖，其中切換成工 作相時不產生雜訊； 圖22是圖20感測放大器電路的波形圖，其中切換成閒 置相時不產生雜訊； 圖23是圖20感測放大器電路的波形圖，其中切換成工 作相時產生雜訊； 圖2 4是根據本發明的差動感測放大器電路第四實施例 的電路圖； 圖25是圖24感測放大器電路的波形圖，其中切換成工 作相時不產生雜訊； 圖26是圖24感測放大器電路的波形圖，其中切換成閒 置相時不產生雜訊； -26- 本纸張尺度適用令國國家標準（CNS)A4規格CilO X 297公茇） -------------- 裝---------訂---------線 1 (請先閱讀背面之ίχ意事項再填寫本頁) 4 62 0 5 4 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(24) 圖27是圖24感測放大器電路的波形圖，其中切換成工 作相時產生雜訊； 圖2 8是圖24感測放大器電路中完成信號乜〇NE —X的波 形圖形； 圖2 9疋根據本發明的差動感測放大器電路第五實施例 的電路圖； 圖3 0是根據本發明的差動感測放大器電路第六實施例 的電路圖；及 圖3 1是根據本發明的差動感測放大器電路第七實施例 的電路圖。 較佳實施例之詳細説明 以下參考附圖以説明較佳實施例。 第一實施例 圖9是根據本發明的差動感測放大器電路第一實施例的 電路圖。 圖9中的差動感測放大器電路10〇具有：pM〇s電晶體 PT101 到 PT103，NMOS 電晶體 NT101 到 NT109，第一邏輯 輸入端TF，第二邏輯輸入端TFX，第一邏輯輸出端TH， 第二邏輯輸出端THX，時脈輸入端TCLKX，及完成信號 使用輸出端TDONE以指示邏輯定義。 PMOS電晶體PT101的源極接到電源電壓Vdd，其汲極接 到PMOS電晶體PT102及PT103的源極。 PMOS電晶體PT102及NMOS電晶體NT101的汲極及閘極 互相連接以組成反相器INV101。 -27- 本紙張尺度適用令國國家標準（CNS)A4規格（210x 297公釐） (請先間讀背面之注意事項再填寫本頁) — 裝--------訂---------線 4 62 05 4 經濟部智慧財產局員工消費合作社印*'1农 Λ7 B7 五、發明說明25) 反相器INV101的輸出節點ND101由PMOS電晶體PT102 及NMOS電晶體NT101的汲極連接點組成，而反相器 INV101的輸入節點ND102由其閘極連接點組成。 類似的，PMOS電晶體PT103及NMOS電晶體NT102的汲 極及閘極互相連接以组成反相器INV102。 反相器INV102的輸出節點ND103由PMOS電晶體PT103 及NMOS電晶體NT102的汲極連接點組成，而反相器 INV102的輸入節點ND104由其閘極連接點組成。 NM0S電晶體NT101及102的源極則接地。 反相器INV101的輸出節點ND101接到反相器INV102的 輸入節點ND104及邏輯輸出端TH，而反相器INV102的輸 出節點ND103接到反相器INV101的輸入節點ND102及邏輯 輸出端HX。 感測放大器AMP101是PMOS電晶體PT101到PT103，及 具有上述連接關係的NT101，NT102組成。 作爲第一切換裝置的NMOS電晶體NT103接在邏輯輸出 端TH與邏輯輸入端TF之間，而作爲第二切換裝置的 NMOS電晶體NT104接在邏輯輸出端thx與邏輯輸入魂 TFX之間。 此外作爲設定裝置的第一切換元件的NM〇s電晶體 NTI05接在邏輯輸出端τη與接地之間，而作爲設定裝置 的第二切換元件的NM0S電晶體NT106接在邏輯輸出端 THX與接地之間。 在間置相（CLK_X=1)利用這些NMOS電晶體NT105及 -28- 本紙張尺度顧+ 家鮮（CNS)A4^⑵Qx 297公笼） -----------— 1 裝-------- 訂----------線 I {請先間讀背面之泫意事項再填寫本頁) 6 2 0 5 4 A7 _____B7__ 五、發明說明-(26) NT106以降低邏輯輸出η及H_X爲〇伏，即用以設定它們 爲參考電位。 (請先閱讀背面之沒意事項再填寫本頁) 此外NMOS電晶體NT107及NT108的源極接地，而其汲 極共同接到ΝΜ Ο S電晶體NT 103及NT 104，NMOS電晶體 NT109的汲椏，及完成信號使用操作端TDONE。此外， NMOS電晶體NT109的源極接到電源電墨VDD的電源線。 接著PMOS電晶體PT101的閘極及NMOS電晶體NT105， NT106 ’ NT109的閘極接到時脈輸入端TCLKX。 NMOS電晶體NT107的閘極接到邏輯輸入端τ Η與NMOS 電晶體ΝΤ103的連接點’而NMOS電晶體ΝΤ108的閘極接 到邏輯輸入端ΤΗΧ與NMOS電晶體ΝΤ104的連接點。 動態NOR電路由具有上述關係的NMOS電晶體NT 107到 NT 109组成’以作爲連接控制裝置以中斷邏輯樹。 接著説明上述配置的操作。 首先在開置相中，當時脈信號時脈具有邏輯“ 〇 ”，即時 脈倒置信號CLK_X具有邏輯“ 1 ”，它即經由時脈輸入端 TCLKX而供應到PMOS電晶體PT101的閘極&NM0S電晶 體 NT105，NT106，及 NT109 的閘極。 經濟部智慧財產局員工消費合作社印製 因此PMOS電晶體PT101維持在中斷狀態，而感測放大 器AMP101是在非操作狀態。 換言之，NMOS電晶體PT105及PT106是導通，而邏輯輸 出端T Η及THX的電位完全減爲0伏。 結果，NMOS電晶體ΝΊ107，ΝΤ108(其閘極接到邏輯輸 出端ΤΗ，ΤΗΧ)即中斷。 -29- 本纸張尺度舶巾関家群（CNS)A4規格（21W 297公楚) ' 462054 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(27) 同時接收邏輯丨的時脈倒置信號Clk_X的NMOS電晶體 NT109即導通，結果’接到nm〇s電晶體NT103，NT104的 控制節點G (用以中斷邏輯樹）即預充電到大约電源電壓 VDD的位準·，事實上’它是預充電到Vdd_ vth ( Vth是NMOS 電晶體的門艦值）’此預充電電位是指能使NMOS電晶體 ΝΤ1〇3，NT104導通到足夠程度以使電流通過。 因此’ NMOS電晶體NT 103，NT 104導通到能使電流通過 的程度’而感測放大器ΑΜΡιοί與接到邏輯輸入端TF， TFX的邏輯樹（未示）電的連接。 即在間置相中，感測放大器AMP101與邏輯樹是電的連 接。 相位在此狀態成爲工作相而時脈信號時脈在邏輯“丨”時 供應’即在邏輯“ ”時經由時脈輸入端TCLKX而將時脈倒 置信號CLK_X輸入PMOS電晶體PT101的問極及NMOS電晶 體 NT 105，NT 106，NT109 的閘極。 因此，PMOS電晶體ρτιοι導通，NMOS電晶體NT105， NT106中斷，而感測放大器AMP101操作α 此時，NMOS電晶體ΝΤ103，ΝΤ104已從閒置相導通，所 以電流立即開始流到邏輯輸入端TF，TFX，且開始邏輯評 估α 電流差隨著感測放大器AMP 101的電位差而增加，因此 最後定義邏輯。 在此的中間，當邏輯輸出Η接近邏輯“ 1 ’’時，動態NOR 電路D-NOR的NMOS電晶體NT 107 (閘極接到邏輯輸出端 -30 - 本紙張尺度適用中國國家標準（CNS)A4規格（2]〇 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝---- 訂---------線 «. 462054 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(28) T Η )即導通° 或者，當邏輯輪出Η_Χ接近邏輯“ 1 ’，時，動態n〇R電路 D-NOR的NMOS電晶體NT108 (閘極接到邏輯輸出端THX) 即導通。 在任何情況下，存在於控制節點G的電荷都會放電，而 其電位是0伏。 而且’ NMOS電晶體NT103，NT104中斷，感測放大器及 邏輯樹電的中斷。 因此，從感測放大器AMP101流到邏輯樹的電流抑制爲 所需的最低限制。 此外如圖1 0所示’藉由合併上述的差動感測放大器電 路100與NMOS雙邏輯樹（雙軌型邏輯樹）200，該邏輯樹實 施根據邏輯函數的動態邏輯電路300即可實施。 在圖1 0的例子中，NMOS雙邏輯樹（雙軌型邏輯樹）2〇〇 是由4輸入EXOR(包括NMOS電晶體NT201到NT214)组 成，因而實施動態邏輯電路300。 在NMOS雙邏輯樹200中，NMOS電晶體NT201，NT205， NT209 ’ NT213串聯在感測放大器電路10〇的邏輯輸入端 T F與接地之間。 此外，NMOS 電晶體 NT204，NT208，NT212，NT214 串聯 在感測放大器電路1 〇〇的邏輯輸入端TFX與接地之間。 NMOS電晶體NT202接在邏輯輸入端TFX與NMOS電晶體 NT201，NT205的連接點之間，而NMOS電晶體NT203接在 邏輯輸入端TF與NMOS電晶體NT204，NT208的連接點之 -31 - 本纸張&度適用中國國家標準（CNS)A4規格（210 X 297公釐） --.---------! ^--------訂---------線 (請先闓讀背面之注意事項再填寫本頁) 4 6205 4 A7 _ B7 五、發明說明-(29) 間。 接著信號A 4輸入NMOS電晶體NT201，NT204的閘極， 而信號A 4的倒置信號A4_X則輸入NMOS電晶體NT202， NT203的開極。 NMOS電晶體NT206接在NMOS電晶體NT203，NT204的 連接點與NMOS電晶體NT205，NT209的連接點之間，而 NMOS電晶體NT207接在NMOS電晶體NT201，NT202的連 接點與NMOS電晶體NT208，NT212的連接點之間。 接著信號A 3輸入NMOS電晶體NT205，NT208的閘極， 而信號A 3的倒置信號A3_X則輸入NMOS電晶體NT206， NT207的閘極。 此外NMOS電晶體NT210接在NMOS電晶體NT207， NT2〇8的連接點與NMOS電晶體NT209，NT213的連接點之 間，而NMOS電晶體NT211接在NMOS電晶體NT205， NT206的連接點與NMOS電晶體NT212，NT214的連接點之 間。 接著信號A2輸入NMOS電晶體NT209，NT212的閘極， 而信號A2的倒置信號A2—X則輸入NMOS電晶體NT210， NT211白勺問；。 此外信號A 1輸入NMOS電晶體NT213的閘極，而信號 A 1的倒置信號A1 一X則輸入NMOS電晶體NT214的閘極。 在雙軌型邏輯樹200中’邏輯輸入ρ或邏輯輸入ρ_χ至感 測放大器電路100的一軌一直具有接地路徑，而另一者會 在路徑中間中斷。 -32- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） <諳先閱讀背面之注咅？事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 6 2 0 5 4 A7 B7 經濟邨智慧財產局員工消費合作社印製 五、發明說明-(3Q) 圖9的感測放大器電路100用以组成圖1〇的4輸入ex〇r 動態邏輯電路300以便模擬，此外也類似的評估雜訊電 阻。 圖1 1是圖9感測放大器電路1〇0的波形圖，其中在切換 成工作相不產生雜訊，圖12是圖9感測放大器電路ι〇〇的 波形圖，其中在切換成間置相不產生雜訊，而圖13是圖9 感測放大器電路1 〇〇的波形圖，其中在切換成工作相產生 雜訊。 在圖11, 12, 13中，橫座標表示時間而縱座標表示電 壓。 首先，雖然圖中未示，圖9的差動感測放大器電路1〇〇放 大完成信號DONE以指示該邏輯是從〇伏定義到約電源電 壓的位準。 因此用圖9的差動感測放大器電路i 〇〇可解決習用的第一 問題。 由圖11可知，於切換成工作相之前在間置相之中，邏 輯輸出Η ’ H_X已是理想的〇伏。 此外在圖1 2的圖9差動感測放大器電路1 〇〇中，當相位 切換成閒置相時’電壓即平滑的降爲〇伏。 因此根據圖9的差動感測放大器電路10〇，邏輯輸出η， Η_Χ不會在閒置相中成爲〇伏，而是上升nm〇S門檻値的 電壓量，因此可解決習用的第二問題即漏電流變大。 此外由圖13可知，在本發明中無故障。 在圖7的評估使用模型30中，在雜訊NZ1的下降影響 33- 本纸張尺度適用中國画家標準（CNS)A4規格（210 X 297公餐） --:----1---— 11 裝—-------訂 --------I (請先閱讀背面之注意事項再填寫本頁) 4 6205 4 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(31) 下，邏輯輸出Η的電位會小於邏輯輸出。 在DCSL·型感測放大電路中，電壓差會増加。 惟在圖9的感測放大器電路中（如圖1 3所示），會產生使 雜訊的電位差相反的情況，因而顯示邏輯輸出HX的 電位變成正確的邏輯値。 此現像可由邏輯樹中斷的控制機構而達成，其由感測放 大器電路100擁有的NMOS電晶體NT107到NT109組成的動 態NOR電路D-NOR來執行。 因此根據圖9的差動感測放大器電路1〇〇，可解決習用的 第三問題，即感測放大器因耦合雜訊而定義出錯誤値。 因耦合雜訊而導致的故障是依邏輯樹高度及電源電壓而 定。 通常電源電麼·愈低且邏輯樹愈高，則核合雜訊愈容易導 致故障。 圖1 4是最低電源電壓的波形圖，其中即使在已知耦合 雜訊之下仍可達成正常操作，注意在圖14中，圖9的感測 放大器電路100是以N2型表示。 EXOR的邏輯樹高度等於其輸入順序。 由圖1 4可知，在習用DCSL3型感測放大器電路中，即使 電源電壓較高而邏輯樹較低仍會發生故障。 換言之在使用根據本發明的N 2型感測放大器電路100的 EXOR中，雖然也會依情況而定，但是即使在低於丨.5伏的 電壓下仍可以操作。 因此若動態邏輯電路是由藉由使用圖9的感測放大器電 -34- 本纸張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公《 ) ----------- M.--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 2 0 5 4 a? _____J37_ — 圓- ---- Ml 一 五、發明說明-(32 ) 路100所組成，仍可實施在低電源電壓下動態邏輯電路的 穩定操作。 通常’ CMOS邏輯電路的功率消耗與電源電壓的平方成 正比，例如若電源電壓是1 / 2 ,則功率消耗是丨/ 4。 即圖9的感ί則放大器電路1 〇〇可大幅減少CMOS半導禮積 體電路的功率消耗。 如上所述，根據第一實施例’因爲提供NMOS電晶體 NT 105 , NT 106以設定閒置相中感測放大器AMP101的邏輯 輸出端ΤΗ，THX的電位爲〇〇〇(邏輯〇)，NMOS電晶'體 NT103，NT104仍可操作地連接邏輯輸出端τη，THX與蘧 輯輸入端TF ’ TFX，而作爲邏輯樹中斷裝置的動態n〇r電 路D-NOR使NMOS電晶體NT103，NT104在閒置相中導 通，且根據工作相中邏輯輸入F及F — X擁有的導通電阻差 而定義邏輯輸出Η，H_X的邏輯電壓爲（〇, 1)或（1，〇)，可 產生不使後者邏輯電路故障的完成信號，且可減少電路停 止時的功率消耗。 此外不會因耦合雜訊而發生故障，所以使用相同原理可 實施一可實施的差動感測放大器及動態邏輯電路。 第二實施例 圖1 5是根據本發明的差動感測放大器電路第二實施例 的電路圖。 本實施例與第一實施例的差異是，藉由以預充電使用 PMOS電晶體PT104連接動態NOR電路的電源電壓VDD的電 源線與控制節點G取代預充電使用NMOS電晶體’而且以 -35- i紙張尺度適用中標準(CNS)A4規格（210 X 297公釐） ------1------ --------訂·-------- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6205 4 A7 ------B7_ 五、發明說明-(33 ) PMOS電晶體PT104的閉極連接時脈信號時脈的時脈輸入 端TCLK取代時脈倒置信號CLK_X的時脈輸入端TCLKx。 其他配置及功能與上述第—實施例的類似，所以省略其 詳細說明。 使用圖1 5的感測放大器電路丨〇〇A以组成4輸入EX〇R動 態邏輯電路300 (圖1 〇 )作模擬，此外也類似的評估雜訊電 阻。. 圖Ιό是圖15感測放大器電路ι〇〇Α的波形圖，其中在切 換成工作相時不產生雜訊，圖17是圖15感測放大器電路 100A的波形圖，其中在切換成閒置相時不產生雜訊，而 圖18是圖15感測放大器電路ιοοΑ的波形圖，其中在切換 成工作相時產生雜訊。 此外圖1 9是圖1 5感測放大器電路1 〇〇a中完成信號 DONE—X的波形圖形。 在圖16，17, 18’ 19中’橫座標表示時間信號縱座標表 不電壓0 首先’由圖19可知，在圖15的感測放大器電路1〇〇 a 中，指示定義邏輯的完成信號DONE_X完全的從0伏放大 到電源電壓位準。 此外邏輯輸出Η的波形在接近中央値處與振幅交叉，所 以可視爲是理想的變換時序。 因此根據圖1 5的感測放大器電路100Α，可解決習用的 第一問題。 由圖16可知，切換成工作相之前在閒置相中，邏輯輸 -36- 本紙張尺度適用中®國家標準（CNS)A4規格（2]0 X 297公釐） __Γ ___^__— i ___________ ____ I I___ (請先閱讀背面之注意事項再填寫本頁) 462 05 4 A7 B7 ------ 經濟部智慧財產局員工消費合作社印製 五、發明說明-(Μ) 出Η，Η_Χ已是理想的0伏。 此外在圖17中’在圖15的差動感測放大器電路1 οοα， 當相位切換成閒置相時，邏輯輸出即平滑減爲〇伏。 因此根據圖1 5的差動感測放大器電路10QA可解決習用 的第二問題’即邏輯輸出Η ’ Η_Χ在間置相不是〇伏，而是 上升了 NMOS門檻電壓因而增加漏電流。 此+外由圖18可知，在本發明中看不到故障D 在圖7的評估使用模型30中，在雜訊NZ1的降緣影響 下，邏輯輸出η的電位會低於邏輯輸 在DCSL3型感測放大器電路中，電位差會增加。 惟在圖1 5的感測放大器電路中（參考圖1 8 )，會發生一 種情況即雜訊的電位差相反’因而顯示邏輯輸出Η，η X 的電位變成正確的邏輯値》 此現像可由邏輯樹中斷的控制機構而達成，其由感測放 大器電路100Α擁有的PMOS電晶體ΡΤ104及NMOS電晶體 ΝΤ107 ’ ΝΤ108組成的動態NOR電路D-NORA來執行。 因此根據圖1 5的差動感測放大器電路1 〇〇a，可解決習 用的第三問題，即感測放大器因耦合雜訊而定義出錯誤 値。 如上所述因耦合雜訊而導致的故障是依邏輯樹高度及電 源電壓而定。 通常電源電壓愈低且邏輯樹愈高，則轉合雜訊愈容易導 致故障。 此外在圖14中顯示最低電源電壓，其中即使在已知搞 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐〉 ----------I . --------訂-----I--- C諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(3 ) 合雜訊之下仍可達成正常操作’圖15的感測放大器電路 100A是以P2型表示。 如上所述EXOR的邏輯樹高度等於其輸入順序。 由圖1 4可知’在習用DCSL3型感測放大器電路中，即使 電源電壓較高而邏輯樹較低仍會發生故障。 換言之在使用根據本發明的P 2型感測放大器電路ι〇ΟΑ 的EXOR中，雖然也會依情況而定，但是即使在低於〗5伏 的電壓下仍可以操作。此外，在此P 2型感測放大器電路 100A中，即使低於0.7伏仍不會發生故障。 因此若動態邏輯電路是由藉由使用圖15的感測放大器 電路100A所組成’仍可實施在低電源電壓下動態邏輯電 路的穩定操作。 依照與圖9感測放大器電路相同的方式，圖1 5的感測放 太器電路100A可大幅減少CMOS半導體積體電路的功率消 耗。 如上所述’根據第二實施例，可得到與上述第—實施例 效應類似的效應。 第三實施例 圖2 0是根據本發明的差動感測放大器電路第三實施例 的電路圖。 本第三實施例與第一實施例的差異是，取代作爲放電裝 置的NMOS電晶體NT105，NT106以便在閒置相的時間 (CLK_X=1)減少邏輯輸出Η，Η—X到0伏，反相器INV101的 輸入節點ND102及反相器INVI02的輸入節點ND104組成感 -38- iT紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " --'-----------^--------訂---------線 ί請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 62 05 4 A7 _B7_ 五、發明說明-(36 ) 測放大器AMP101，換言之，NMOS電晶體NT110連接 NMOS電晶體NΊΠ01的閘極與NM◦S電晶體NT102的閘極， 而NMOS電晶體NT110的閘極接到時脈倒置信號CLK_X的 時脈輸入端TCLKX。 工作相中差動感測放大器電路100B的動作與圖9感測放 大器電路的動作類似，除了 NMOS電晶體NT110以外，所 以省略其説明。 以下説明圖2 0感測放大器電路100B的操作，且集中在 與圖9感測放大器電路操作的差異。 當相位從工作相切換成閉置相時，時脈倒置信號CLK_X 即從邏輯“ 0 ”切換成到邏輯“ 1 ”，而NMOS電晶體NT110導 通，結果，邏辑輸出端ΤΗ，THX電的連接，而形成電荷 平衡狀態。 因此邏輯輸出Η，H_X的電位接近NMOS電晶體NT 101， NT 102的門檻値。 籍此，組成動態NOR電路的D-NOR的NMOS電晶體 NT107，NT108 則中斷。 此時預充電使用NMOS電晶體NT109導通，而時脈倒置 信號CLK_X從邏輯“ 0 ”切換成邏輯“ 1 ”。 電荷經由NMOS電晶體NT 109而送入控制節點G。 結果，接到NMOS電晶體NT 103，NT 104閘極的控制節點 G以中斷邏輯樹則預充電到大致電源電壓VDD位準，事實 上，它是預充電到VDD -Vth (Vth是NMOS電晶體的門檻 値），此預充電電位是指能使NMOS電晶體NT103，NT104 -39- 本纸張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） ------------- --------訂·---------線 (請先閲讀背面之注意事項再填寫本頁) 462054 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明-(37) 導通到足夠程度以使電流通過。 因此，NMOS電晶體NT 103，NT 104導通到能使電流通過 的程度，而感測放大器AMP101與接到邏輯輸入端tf， TFX的邏輯樹（未示）電的連接。 即在閒置相中，感測放大器AMP101與邏輯樹是電的連 接。 接著邏輯輸入端TF，TFX之——直具有接地路徑且經由 NMOS電晶體NT103或NT104而從邏輯輸出端ΤΗ，THX汲 取剩餘電荷。 結果，邏輯輸出Η，H_X減爲0伏，例如當邏輯輸入F具 有接地路徑時，即經由NMOS電晶體NT103汲取邏輯輸出 Η的電荷" 換言之通過NMOS電晶體ΝΤ110之後即經由NMOS電晶 體NT103而汲取電荷。 使用圖2 0的感測放大器電路100B以組成4輸入EXOR動 態邏輯電路3 00 (圖1 〇 )作模擬，此外也類似的評估雜訊電 阻0 圖2 1是圖2 0感測放大器電路100B的波形圖，其中切換 成工作相時不產生雜訊，圖22是圖20感測放大器電路 100B的波形圖，其中切換成閒置相時不產生雜訊’而圖 23是圖20感測放大器電路100B的波形圖，其中切換成工 作相時產生雜訊。 在圖21，22，23中’橫座標表示時間而縱座標表示電 壓。 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ---.-------------^-----I--訂i ------* 線 (請先閱讀背面之注意事項再填寫本頁) A7 462054 B7______ 五、發明說明-(38 ) 首先，雖然圖中未示，圖20的差動感測放大器電路 100B放大完成信號DONE—X以指示該邏輯是從〇伏定義到 約電源電壓的位準。 因此根據圖2 0的差動感測放大器電路100B可解決習用 的第一問題。 由圖21可知，於切換成工作相之前在閒置相之中，邏 輯輸出Η，H_X已是理想的0伏。 此外在圖22的圖20差動感測放大器電路10QB中，當相 位切換成聞置相時，電壓即平滑的降爲〇伏。 因此根據圖2 0的差動感測放大器電路1 oob，邏輯輸出 Η ’ H_X不會在閉置相中成爲〇伏，而是上升nm〇S門艦値 的電壓量，因此可解決習用的第二問題即漏電流變大。 此外由圖23可知，在本發明中無故障。 在圖7的評估使用模型30中，在雜訊nz 1的下降影響 下，邏輯輸出Η的電位會小於邏輯輸出η X。 在DCSL 3型感測放大器電路中，電壓差會增加。 惟在圖2 0的感測放大器電路中（如圖2 3所示），會產生 使雜訊的電位差相反的情況，因而顯示邏輯輸出Η，η X 的電位變成正確的邏輯値。 此現像可由邏輯樹中斷的控制機構而達成，其由感測放 大器電路100Β擁有的NMOS電晶體ΝΤ107到ΝΤ109組成的 動態NOR電路D-NOR來執行。 因此根據圖2 0的差動感測放大器電路丨〇〇B，可解決習 用的第三問題，即感測放大器因耦合雜訊而定義出錯誤 -41 - ~ ' - --.------------t--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用令國囤家標準（CNS)A4規格（2〗〇 X 297 經濟部智慧財產局員工消費合作杜印製 4 D Ο 5 4 A7 --—------B7_____ 五、發明說明-(39) 値。 如上所述因辖合雜訊而導致的故障是依邏輯樹高度及電 源電壓而定。 通常電源電壓愈低且邏輯樹愈高，則耦合雜訊愈容易導 致故障。 此外圖1 4是最低電源電壓的波形圖，其中即使在已知 搞合雜訊之下仍可達成正常操作，圖的感測放大器電 路100B是以N3型表示。 如上所述JEXOR的邏輯樹高度等於其輸入順序。 由圖14可知，在習用DCSL3型感測放大器電路中，即使 電源電壓較高而邏輯樹較低仍會發生故障。 換言之在使用根據本發明的N3型感測放大器電路100B 的EXOR中’雖然也會依情況而定，但是即使在低於l 5伏 的電壓下仍可.以操作。 因此若動態邏輯電路是由藉由使用圖2 〇的感測放大器 電路100B所组成，仍可實施在低電源電壓下動態邏輯電 路的穩定操作。 接著依照與圖9感測放大器電路相同的方式，圖2 〇之該 感測放大器電路100B可大幅減少CMOS半導體積體電路的 功率消耗。 如上所述，根據本第三實施例，可得到與上述第一實施 例效應類似的效應。 第四實施例 圖2 4是根據本發明的差動感測放大器電路第四實施例 -42- 本紙張尺度適用令國國家標準（CNS)A4规格（210 x 297公釐） — ——— — —III I I I _ 1 I - ----' 1------- (請先閱讀背面之注意事項再填寫本頁) A7 4 62 05 4 B7__ 五、潑'明說明-(40) 的電路圖。 本第四實施例與第三實施例的差異是，藉由以預充電使 用PMOS電晶禮PT104連接動態N〇R電路的電源電壓乂如的 電源線與控制節點G取代預充電使用]^撾〇3電晶體，而且 以PMOS電晶體PT104的閑極連接時脈信號時脈的時脈輸 入端TCLK取代時脈倒置信號CLK—X的時脈輸入端 TCLKX 。 其他配置及功能與上述第三實施例的類似，所以省略其 詳細説明〇 使用圖2 4的感測放大器電路100C以組成4輸入EX〇R動 態邏輯電路300 (圖10)作模擬，此外也類似的評估雜訊電 阻0 圖25是圖24感測放大器電路1 〇〇c的波形圖，其中切換 成工作相時不產生雜訊’圖26是圖24感測放大器電路 100C的波形圖’其中切換成閒置相時不產生雜訊，而圖 2 7是圖2 4感測放大器電路i〇〇c的波形圖，其中切換成工 作相時產生雜訊。 此外圖2 8是圖2 4感測放大器電路l〇〇C中完成信號 DONE_X的波形圖形。 在圖25，26，27，28中，橫座標表示時間信號縱座標表 示電壓a 首先，由圖2 8可知，在圖2 4的感測放大器電路l〇〇C 中，指示定義邏輯的完成信號DONE_X完全的從〇伏放大 到電源電壓位準。 -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） --·---------I 裝--------訂----------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印；^ 4 6 2 0 5 4 A7 B7 五、發明說明-() 此外邏輯輸出Η的波形在接近中央値處與振幅交叉，所 以可視爲是理想的變換時序。 因此根據圖2 4的感測放大器電路i〇〇c，可解決習用的 第一問題。 由圖2 5可知，切換成工作相之前在閒置相中，邏輯輸 出Η，Η_Χ已是理想的0伏。 此外在圖26中，在圖24的差動感測放大器電路1 〇〇c， 當相位切換成閒置相時，邏輯輸出即平滑減爲〇伏。 因此根據圖24的差動感測放大器電路i〇〇c可解決習用 的第二問題，即邏輯輸出Η，Η_Χ在閒置相不是〇伏，而是 上升了 NMOS門檻電壓因而増加漏電流。 此外由圖27可知，在本發明中看不到故障。 在圖7的評估使用模型30中，在雜訊ΝΖ1的降緣影響 下，邏輯輸出Η的電位會低於邏輯輸出Η — Χ。 在DCSL3型感測放大器電路中，電位差會增加。 惟在圖24的感測放大器電路中（參考圖27)，會發生一 種情況即雜訊的電位差相反，因而顯示邏輯輸出Η，Η_Χ 的電位變成正確的邏輯値。 此現像可由邏輯樹中斷的控制機構而達成，其由感測放 大器電路100C擁有的PMOS電晶體ΡΤ104及NMOS電晶體 ΝΤ107，ΝΤ108組成的動態NOR電路D-NORA來執行。 因此根據圖2 4的差動感測放大器電路l〇〇c，可解決習 用的第三問題，即感測放大器因耦合雜訊而定義出錯誤 値。 *44- 本纸張尺度適用申固國家標準（CNSM4規格（210 X 297公釐〉 --·-----------^i -------訂 _!ϊ! — — _ 線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 62 05 4 A7 ________ B7 五、發明說明-(42 ) 如上所述因耦合雜訊而導致的故障是依邏輯樹高度及電 源電壓而定。 通常電源電壓愈低且邏輯樹愈高，則耦合雜訊愈容易導 致故障。 此外在圖14中顯示最低電源電壓，其中即使在已知耦 合雜訊之下仍可達成正常操作，圖24的感測放大器電路 100C是以P3型表示。 如上所述EXOR的邏輯樹高度等於其輸入順序。 由圖14可知’在習用DCSL3型感測放大器電路中，即使 電源電蜃較高而邏輯樹較低仍會發生故障。 換s之在使用根據本發明的P3型感測放大器電路 的EXOR中，雖然也會依情況而定，但是即使在低於〗5伏 的電壓下仍可以操作。在此P 3型感測放大器電路1〇〇c 中’即使低於0 7伏仍不會發生故障β 因此若動態邏輯電路是由藉由使用圖2 4的感測放大器 電路100C所组成，仍可實施在低電源電壓下動態邏輯電 路的穩定操作。 接著依照與圖9感測放大器電路相同的方式，圖2 4的感 測放大器電路100C可大幅減少CMOS半導體積體電路的功 率消耗。 如上所述’根據本第四實施例，可得到與上述第—及第 二實施例效應類似的效應。 第五實施例 圖2 9是根據本發明的差動感測放太器電路第五實施例 -45- 本紙張尺度適用巾國國家標準（CNS)A4規格（210 X 297公釐） --.---------- 裝--------訂-------J -線 {請先閱讀背面之注意事項再填寫本頁) 462054 A7 B7 五、發明說明(43) 的電路圖。 本第五實施例與上述第二實施例的差異是’ NMOS電晶 體NT 111接在中間節點M G之間，其係組成控制裝置的 NMOS電晶體ΝΤ1 07，ΝΤ108源極連接點用以中斷邏輯樹與 接地的連接，而此NMOS電晶體ΝΤ111的閘極則接到時脈 輸入端TCLK。 基本操作原理與圖1 5的第二實施例相同’因此省略詳 細説明。 因加入NMOS電晶體ΝΤ111而導致操作的稍微差異在於 從工作相變換成間置相的過程。 在此變換狀態中，不會同時FPMOS電晶體ΡΤ1〇4的導通 及NMOS電晶體ΝΤ107，ΝΤ108的中斷。 爲了中斷NMOS電晶體NT107，NT108，必須執行一過程 即NMOS二極體均等的將電荷分布到節點ΤΗ，TH_X及放 電。 因此在圖1 5的第二實施例中，PMOS電晶體PT104導通 後電流會通過NMOS電晶體NT107或NT108。 相反的，在圖29所示的第五實施例中，不會產生上述 通過電流13 這是因爲在PMOS電晶體PT104導通的同時，NMOS電晶 體NT111即中止與相同時脈信號時脈的同步。 根據本第五實施例，除了產生上述第二實施例的效應以 外，另一優點是可減少功率消耗。 此外很明顯的，使用圖2 9的感測放大器電路100D可實 -46- 本紙張尺度適用ΐ國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------破 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 Α7 Β7 五、發明說明( 4) 施圖1 0的動態邏輯電路。 第六實施例 圖3 0是根據本發明的差動感測放大器電路第六實施例 的電路圖。 本第六實施例與上述第四實施例的差異是’ NMOS電晶 體NT111接在中間節點M G之間，其係組成控制裝置的 NMOS電晶體ΝΤ1 07，ΝΤ108源極連接點用以肀斷邏輯樹與 接地的連接，而此NMOS電晶體ΝΤ111的閘極則接到時脈 輸入端TCLK。 基本操作原理與圖2 4的第四實施例相同，因此省略詳 細説明。 因加入NMOS電晶體ΝΤ111而導致操作的稍微差異在於 從工作相變換成間置相的過程。 在此變換狀態中，不會同時FPMOS電晶體ΡΤ1〇4的導通 及NMOS電晶體ΝΤ107，ΝΤ108的中斷。 爲了中斷NMOS電晶體NT107，NT108，必須執行一過程 即NMOS二極體均等的將電荷分布到節點ΤΗ，TH_X及放 電。 因此在圖24的第四實施例中，PMOS電晶體PT104導通 後電流會通過NMOS電晶體NT107或NT108。 相反的，在圖3 0所示的第六實施例中，不會產生上述 通過電流。 這是因爲在PMOS電晶體PT104導通的同時，NMOS電晶 體NT111即中止與相同時脈信號時脈的同步。 -47- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 462054 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說科·（ 45 )
根據本第六實施例，除了產生上述第四實施例的效應以 外，另一優點是可減少功率消耗D 此外很明顯的，使用圖3 〇的感測放大器電路1〇〇£可實 施圖1 0的動態邏輯電路。 第七實施例 圖3 1是根據本發明的差動感測放大器電路第七實施例 的電路圖。 本第七實施例與上述第三實施例的差異是，由串聯的 PMOS電晶體PT105，PT106將動態NOR電路的電源電恩 vdd的電源線與控制節點G連接，以取代預充電使用NMOS 電晶體’ PMOS電晶體PT105的閘極接到邏輯輸出端τ Η而 PMOS電晶體ΡΤΐ〇6的閘極接到邏輯輸出端ΤΗΧ，而且由 靜態NOR電路S-NOR組成邏輯樹的中斷控制機構。 其他配置及功能與上述第三實施例類似。 在本第七實施例中，由節點ΤΗ，TH_X的邏輯電壓決定 控制節點G的電壓，而不是由時脈信號時脈決定，所以可 控制邏輯樹的中斷。 即根據以下事實，節點ΤΗ，TH_X都在聞置相中具有邏 輯“ ”，控制節點G是邏輯“ 1 ”，而控制節點G在節點T Η 或ΤΗ_Χ於工作相變成邏輯“ 1，，時，即成爲邏輯《 〇，，。 因爲PMOS電晶體ΡΤ105，ΡΤ106是串聯，所以當節點 ΊΉ，ΤΗ_Χ都回到邏輯“ 〇 ’，時才會產生電流，所以不會產 生通過電流。 根據本弟七實施例，除了產生上述第二實施例的效應以 -48- 本纸張尺度適用中囿國家標準（CNS)A4規格（2I0 x 297公釐） ------------- 裝----—--訂---------線 <請先閱讀背面之注意事項再填寫本頁) 462054 A7 ___________B7__ 五、發明說明-(46 ) 外，另一優點是可減少功率消耗。 此外’根據本第七實施例’不必用時脈信號時脈來控制 邏輯樹的中斷，因此可減少時脈信號時脈。 此外很明顯的，使用圖3 1的感測放大器電路1 Q〇F可實 施圖1 0的動態邏輯電路.。 總結上述本發明的效應，根據本發明可產生—種完成信 號（莫不會導致後者邏輯電路的故障），而且當電路停止時 可減少功率消耗。 此外根據本發明，可實施一種可行的差動感測放大器電 路，其不受因镇合雜訊而產生的故障的影響，而且可實施 本發明的動態邏輯電路。 雖然爲了説明目的已用特定來説明本發明，該明顯的是 熟於此技術者在不達反本發明的基本概念及範圉之下可以 作各種改良。 (請先閱讀背面之注意事項再填寫本頁} I------訂----- 經濟部智慧財產局員工消費合作社印製 -49- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）