TW457574B - Apparatus for fabricating a semiconductor device and method of doing the same - Google Patents
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Description
457574 五、發明說明（1) 發明背景 發明之領域 本發明係關於一種半導體裝置的製造方法與製造設 備’特別是關於一種方法包含經由電感耦合型電漿將由鋁 構成的多層的金屬配線圖案化的步驟，與關於一種產生電 感耦合型電漿的設備’從而圖案化多層的金屬配線。 相關技術之描述
隨著L SI積體化程度增加，配線層必需被以愈來愈小 的尺寸圖案化。為了將小尺寸的光罩圖案轉移至例如一導 電層或一絕緣層，通常藉由使用電漿的非等向性乾蝕刻法 —例如反應性離子蝕刻（R丨E )與電子環繞共振式（ECR ) 電漿触刻一钱刻此層。 另一方面’當半導體裝置以愈來愈小的尺寸製造時， 絕緣閘極型場效應電晶體（FET)中的閘極絕緣膜被做得 愈來愈薄。例如’最近閘極絕緣膜被設計成具有丨〇nm或更 小的厚度。此種薄閘極絕緣膜即使只是小的電應力便易受 損害。 導電層通常由紹或其合金所構成。已知有許多產生電 渡的非等向性乾姓刻方法，可作為乾蝕刻此種導電層的方 法。 ,如’在此等乾蝕刻方法的其中之—，藉由BC “氣體 與CL氣體的混合氣體所產生的電漿，以圖案化的光阻膜 作為遞罩’餘刻形成於半導體基板上、由鋁或其合金所構 成的導電層°在電漿中’ BC13氣體以BC12+存在，而Cl2氣體
第5頁 45?574 五、發明說明（2) 產生C1自由基。 生化學反應，從 壓。由此產生的 合金所構成的，導 在電漿蝕刻 至基板°若是入 聚在形成於閘極 因此，導電層與 道電流穿過閘極 變，且因此，閘 如上所述， 層、與導電層電 與此種 在閑極 害。進 時、當 清潔到 分露出 此 入半導 異可能 隨 為閘極 比一顯 導電層稱 配線中一 行電漿蝕 形成到達 達閘極絕 的基板表 外，若是 體基板的 使得隧道 著半導體 絕緣膜面 著地增加 子以及 電荷之 與基板 生電壓 致閘極 以產生 絕緣膜 極電極 線」） 製程會 ，例如 的接觸 時、以 增進型 上方電 電子電 極絕緣 高度集 其合金 躁I虫刻 與構成導電層的鋁或其合金發 性的A1 Cl3，其具有高蒸汽 蒸發出來，而触刻由铭或其 此等C 1物種 而產生揮發 揮發性A 1C卩 電層。 製程中，電 射的正與負 絕緣膜上且 基板之間產 絕緣膜，導 極絕緣膜可 形成於閘極 性連接的閘 為「閘極配 的電漿蝕刻 刻製程包括 閘極配線層 緣層接觸孔 面進行電漿 半導體基板 離子電流與 電流穿過閘 裝置愈來愈 積與由鋁或 。當藉由電 上述C1離子 間有差異， 電性絕緣的 差。此種電 絕缘膜的介 絕緣破壞。 上的閘極電 (在下文中 被充電一亦 導致閘極絕 ，當圖案化 孔時、當藉 及與當對閘 化學氣相沈 聚不均一地 流間將產生 膜。 積化，天線 所構成的導 製程蝕刻高 物種係入射 則電荷會積 導電層中。 壓差使得隧 電特性改 極或導電 ’閘極電極 即電荷積聚 緣膜受到損 閘極配線層 由噴濺蝕刻 極配線層部 積時。 形成’則導 差異。此差 比—其定義 電層面積的 天線比的導
第6頁 4 5T5JA______ 五、發明說明（3) 電膜時’電漿小小的不均一便可造成大的隧道電流穿過閉 極絕緣膜。 已有報導指出’在向縱橫比一即窄的空間一的開口的 光阻遮罩的電漿蝕刻步驟中，即使產生的電漿具有對平柄 表面均一的電荷分佈，也會發生高密度電漿蝕刻特有的充 電損害，稱為電子遮蔽損害。 ' 上述電子遮蔽損害係由在配線間形成的空間的底部所 產生的離子通量與電子通量不均衡、以及乾蝕刻特性之— 的微負載所導致。 在下文中參考圖1說明電子遮蔽損害。 茲參考圖1，在形成於電極中的離子鞘中，其中當釋 放電漿時將RF電壓施加到電極，離子通量1 〇 1非等向地入 射至相鄰金屬配線1 〇 5間所形成的空間，而電子通量丨〇 2以 與電漿中入射的電子通量相同的方式，等向地入射到該等 空間。 電子通量102的等向性導致大多數電子1〇4入射至絕緣 遮罩’例如光阻遮罩1 0 3的側壁。因此，電子1 〇 4大量積聚 在光阻遮罩1 〇 3的側壁上，從而在光阻遮罩丨0 3上產生負電 壓°當光阻遮罩1 〇 3間的空間小時，亦即縱橫比高時，產 生於光阻遮罩1 〇 3側壁上的負電壓彼此部分重疊，導致產 生於光阻遮罩1〇3附近的負電壓進一步增加。因此，到達 开/成於相鄰光阻遮罩1 〇 3間的孔洞的底部1 〇 6的電子通量 1 0 2大減。因此，高縱橫比孔洞的底部丨〇 6產生電子通量 102與離子通量101間的不均衡。
457574 五、發明說明（4) 乾银刻具有許多特性’其中之一為微負載效應。在 此’微負載效應為触刻速率隨著縱橫比改變的一種現象。 一般而言’蝕刻速率隨著縱橫比增加而降低。因此，雖然 金屬配線1 0 5已在相對低縱橫比的部分被触刻，但相對高 縱橫比的孔洞的底部1 〇 6尚未被蝕刻。在相對低縱橫比的 部分已被蝕刻至底部1 0 6被完全蝕刻為止之後的期間（在 下文中，此種時期稱為「注入時間」），正電荷由於電荷 不均衡而積聚在底部106。 因此’閘極電極1 〇 8具有對於矽基板1 〇 9為正的電壓。 接著’電子111自矽基板109經由閘極氧化膜丨1()被注入閘 極電極1 08 ’以解決電荷不均衡的問題。由注入的電子n 1 所導致的電流與閘極電壓以及上述注入時間成正比。 若是由注入電子1丨i所導致的電流過量流入閘極氧化 膜11 0 ’則閘極氧化膜1】〇會品質下降及/或受到損害。 上文所顯示的即為電子遮蔽損害發生的原因。 許多方法被提出藉由脈衝調節來產生電漿以使電毁均 一。例如，日本特開平第6 _ 2679〇〇與8 — 181125號公報提 出蝕刻配線層的方法。在此等方法中，ECR電漿源施加頻 率600kHz或以下的rf偏壓至氣體’脈衝週期為1〇〇 v “匚或 以下，與脈衝切斷時間為介於1〇至1〇〇 K sec之間。因此， 可有效地產生正與負離子，且因此電荷不會積聚在光阻 罩的側壁上。 特別是’日本特開平第6 — 267 900號公報提出當藉由 触刻形成高縱橫比的接觸孔時，藉由產生以頻率5〇kHz之
第8頁 457574 發明說明（5) 脈衝調節的電漿，可以避免微負載發生。 曰本特開昭第6 1 — 1 3 6 2 5號公報提出一種電漿蝕刻設 備’包含第一機構用於自引進反應室的製程氣體產生電 聚’第二機構用於加速電漿中的離子，從而將如此加速的 離子發射至物體；第三機構用於調節放電電壓；與第四機 構用於調節所施加的電壓。第四機構AM或践調節所施加的 電壓’從而控制電子溫度的分佈、反應物種的組成比、與 離子能量分佈。 上述I用電聚银刻设備’特別是，ECR電漿银刻設備 中使用昂貴的磁鐵。此外，報導指出此等磁鐵會使樣品的 電特性下降。因此，如今電感耦合型電漿（丨cp )蝕刻設 備被建議用來取代上述習用電漿蝕刻設備。雖然與ECR電 漿蝕刻設備產生的電漿的密度比較，Icp蝕刻設備產生的 電漿密度較小，但ICP蝕刻設備較ECR電漿蝕刻設備具有簡 化的構造’因為ICP蝕刻設備不包含磁鐵。此外，I cp蚀刻 設備相對於其它蝕刻設備所具有的優點包括對閘極絕緣膜 較小的電損害、較高的機械可靠度、較高的維修能力、與 較低的製造與運轉成本。 〜 曰本特開平第9 一 9 2 64 5號公報提出一種半導體裝置的 製造方法，包含以下各步驟：將半導體晶片轉移至^漿蝕 刻室，與施加電t至半導體晶片。半導體晶片包含介電破 壞電壓X伏特與厚度10nm以下的閘極絕緣膜、導電層形成 在閘極絕緣膜上並具有天線比5 0 0以上的天線構造7 ^已 圖案化的絕緣物形成於導電層上並包含縱橫比大於1 ^開
第9頁 457574 五、發明說明（6)
口。在電漿中’將電子溫度Te ( eV )保持在等於或小於X (Te〈X )。 ' 在所提出的方法中’將頻率為1 3. 56MHz的RF電麗施加 到製程氣體’從而將I CP触刻設備中的電漿、與頻率為6 6 7kHz的RF功率施加到基板’從而控制基板電壓。從RF偏壓 源偵測波形類似RF輸出波形的RF信號，且將由此偵測到的 R F k號傳送到脈衝產生器。脈衝產生器以和接收到的r ρ作 號相同之週期，產生與所望之相位同步且具有所需脈衝^ 通時間的脈衝。將脈衝產生器產生的脈衝傳送到電源，以 依照該脈衝調節或開通或切斷頻率為13· 56MHz的叮功率。 具體而§ ，將脈衝開通時間設為5 # sec、將脈衝切斷時間 設為10仁sec、與將相位角設為等於24〇度。因此，可以將 電子溫度保持在閘極絕緣膜的絕緣破壞電壓以下。 依照此篇公報，當脈衝切斷時間設成較長時，電子溫 度下降的時期變長，且期間末的電子溫度更進一步下降。 此j公報提出閘極絕緣層的損害大幅減輕係 溫度的下降。 人明的目的為提供—種半導體裝置的製造方法，包 2步驟：以電感輪合型電製將配線層圖案化，此方法 艢谧由止閘極絕緣膜之電子遮蔽損害的發生，且可以在高 精確度與高可靠度下蝕刻配線層。 本發明的另一目的為提供—種半導體襞置的製造設
第10頁 457574
五、發明説明（？) 備，其產生電感耦合型電漿，從而蝕刻配線層，而不造成 閘極絕緣膜發生電子遮蔽損害。 在本發明的一實施態樣中’提供—種半導體裝置的製 造方法，包含以下各步驟（a )以下列條件產生電聚： (al) — RF偏壓具有等於或大於iMHz的頻率、（a2) —RF 源電壓具有等於或大於1 MHz的頻率、（a3 )以週期等於或 大於100 # sec的脈衝調節RF源電壓、與（a4 )脈衝開通時 間係#於或大於5 0 # s e c，與（b )以電漿藉由|虫刻將多層 的金屬配線圖案化。 在本發明的其它實施態樣中，提供一種半導體裝置的 製造設備’包含：U) —密封的室、（b) —氣體引進 器’以將氣體引進該室、（c ) 一排氣器，將氣體排出該 室、（d ) — RF源電壓供應器，將一頻率等於或大s1MHz 的RF源電壓施加至該室’從而自氣體產生電感耦合型電 衆、（e) —RF偏壓源，施加一RF偏壓至置於該室内的基 板’此RF偏壓的頻率等於或大於1!〇2、與（f ) 一脈衝產 生器’其傳送脈衝至RF源電壓供應器，從而將脈衝開通時 間保持在等於或大於50 #sec，以等於或大於1〇〇 "sec的 週期’調節RF源電壓供應器。 在下文中說明本發明得到的優點。 依照本發明，用於產生將多層的金屬配線圖案化的電 襞的條件如下。 RF偏壓的頻率：1MHz或以上 RF源電壓的頻率：1MHz或以上
^57574
五、發明說明（8) 調節RF源電壓的週 脈衝開通時間：5 〇 藉由決定上述條件 或多層的金屬配線的天 膜的充電損害。 期：100#sec或以上 w s e c或以上 ，即使配線與相鄰者間隔更大及/ 線比更大，仍可以減輕對閘極絕緣 以上所述產生電製的條件，僅為了用於方便說明本發 明，而並非將本發明狹義地限制於此。 月“ 此外，本發明施用於由鋁或其合金所構成的多層的金 配線最佳，但也可以施用於由其它材料例如複晶矽或二 氧化發所構成的層。 致j圭實施例之詳細説明 圖2顯示依如、本發明的一較佳實施例中，藉由電感轉 合型電漿圖案化配線層的設備。 ‘ 所顯示的設備包含：不銹鋼製的容器1 ;石英或陶究 製的鐘形罩2位在容器1上，其與容器1配合而在容器丨與鐘 形罩2中構成密封的反應室6 ;線圈3位在鐘形罩2上，用於 產生微波，可透過鐘形罩2傳播；承載盤4置於反應室6 中’用於將基板5固定於其上；RF源電壓供應器8，經由線 圈3施加RF源電壓至反應室6 ;脈衝產生器1 〇，傳送脈衝至 RF源電壓供應器8 ;與RF偏壓源9 ’施加RF偏壓至承載盤 4 〇 雖然未圖示，但本設備尚包含排氣器’將氣體自反應 室6排出，從而將反應室6保持於所需真空度；氣體引進
第12頁 457574 五、發明說明（9) 器，從而以控制的量引進蝕刻劑氣體—例如BC 13與(：12 —至 反應室6 ;與溫度控制器，其與承載盤4配合用於冷卻或加 熱基板5，從而保持基板5於固定溫度。 當欲於反應室6中產生電感耦合型電漿7時，將頻率等 於或大於1 MHz的RF源電壓自RF源電壓供應器8經由線圈3施 加到反應室6。同時’自RF偏壓源9將頻率等於或大於1 MHz 的RF偏壓施加到承載盤4，從而控制基板5的電壓，使得電 感耦合型電漿7中的離子被加速至所需的程度，且使之衝 撞基板5。 在實施例中’使RF源電壓與RF偏壓所具有的頻率為 1 MHz或以上。使RF源電壓的頻率等於或大於1MHz的原因 為’比起R F源電壓的頻率小於1Μ Η z的情況，電感麵合型電 漿可以更快與更穩定地產生。R F偏壓的頻率等於或大於 1 MHz的原因如下。若是RF偏壓的頻率小於1MHz，離子能量 的分佈變成從較低的能量帶至較高的能量帶廣泛分佈，亦 即’一半帶寬變廣泛。因此，較高能量帶中的離子使光阻 選擇性惡化。藉由使RF偏壓的頻率等於或大於1 mHz，一半 帶寬可以變得較窄，且因此光阻選擇性的惡化會較少。 在本實施例中，RF電源8產生的rf源電壓由脈衝產生 器1 0產生的脈衝調節並具有矩形波形，調節成週期為1 〇 〇 仁sec或以上的電壓’亦即，頻率為10kHz或以下，與脈衝 開通時間為5 0从s e c或以上。 在下文中舉出一例說明隨著如何以脈衝調節RF源電 壓，而致絕緣層受到如何的損害。
第13頁 “7574 五、發明說明（10) 在此例中’假設形成的閘極絕緣膜具有厚度為6nn]， 閉極電極具有閘極長度為〇.25#m與閘極寬為]0Am，與形 成於閘極電極附近的配線具有天線構造。改變相鄰配線間 的間隔與天線比，測量η通道Μ 0 S F E T的臨限電壓V t。在測 量臨限電壓Vt時，汲極電壓Vd設為2. 0V，與汲極電流Id設 為0· 2A 。 測量結果顯示於圖3至11。 在圖3至8中，使用Cl2與8(：13氣體作為蝕刻劑氣體，流 速分別為110與45sccm，與使用CHF3氣體作為添加氣體， 流速為lOsccm。使RF電源8所供應的RF源電壓具有2MHz的 頻率並等於1000W，而使RF偏壓源9所產生的RF偏壓具有 13，56MHz的頻率並等於300W。在lOmTorr的麗力下與在攝 氏60度的溫度下於圖2所示的設備中餘刻基板5 a 在圖9至1 1中’ Cl2、BC13、與CHF3氣體分別以8〇、 100、與lOsccm的量流入反應室6中。其它條件與圖3至8中 的上述條件相同。 圖3顯示習知技術中未進行脈衝放電的測量結果。在 圖3中’在相鄰配線間的間隔為〇_ 3 、〇· 4 、與〇. 5 # m的情況下，當天線比超過1〇〇〇時，臨限電壓Vt開始增 加。特別是，在相鄰配線間的間隔等於〇. 3 " m時，當天線 比超過1〇〇〇〇時，臨限電壓vt開始下降。此臨限電壓的 下降相當於閘極氧化膜的完全破壞。 在圖4中，將脈衝開通時間與脈衝切斷時間均設為5〇 μ sec。在相鄰配線間的間隔為〇 _ 3仁m與〇 · 4以爪的情況
第14頁 457574 ----------- 五、發明說明（π) 下，當天線比超過約1 〇 〇 〇時，臨限電壓v t開始增加。然 而在相鄰配線間的間隔為0, 5 # m、0. 6 V m、與0. 8 V m的 障况下’即使天線比愈來愈高，臨限電壓v t仍保持固定。 此顯示本發明在圖4所示的情況下恰當地運作。 如圖5與6所不，吾人可了解當將脈衝開通時間設為愈 來愈長時可以防止臨限電壓上升。 圖7顯示本發明之範圍以外的情況。在圖7中，即使在 相鄰配線間的間隔設為等於〇, 5 # m的情況下，臨限電壓n 仍增加。 ^然而，若疋脈衝開通時間設成太長，則臨限電壓V t再 次上升。如圖8所示，脈衝週期的上限為約50 0 #sec，與 脈衝開通時間的上限為約4 5 〇 " s e c。 、 二在圖9至11中，其中蝕刻劑氣體間的流速比不同，可 確涊已防止臨限電壓Vt增加。由於圖9顯示出幾乎與圖3 示之結果相同的結果，故吾人可了解脈衝週期必需等於或 大於100 " sec，且脈衝開通時間必需等於或大於5〇 ’ sec ° 在下文中將說明本發明可以得到此等優點的原因。 圖1 2顯示在脈衝切斷時間保持於5〇 " sec而脈| 時間改變下，電漿中電子溫度如何變化。如資料所示' 1 2也顯示未以脈衝調節的連續放電中電子溫度如 $ ’ 與當脈衝切斷時間保持在3〇 μ sec與脈衝開通時間° f化’ 50 // sec下電漿中電子溫度如何變化。後者相圇 沾棬β。 田义圖7所不
457574 五、發明說明（12) ' ---- 熟習此項技術者應知電製損害可 以抑：。f用上要求電子溫度低於平均的電子加 到很大損害。 繁層在電毁產生的勒期階段不會受 在本發明中，將脈衝開通時間設得較長 ^微：於在脈衝產生的初期連續放電中： 度。然而’同時，電子溫度的振幅變大，而電二： 二：慮到將脈衝開通時間設得較長更；： 且因此可以得到上述優點。 民％千恤度， 此點與習用上相信的—較長的脈衝切 的脈衝開通時間更能有效降低電子溫度—正=起J長 的脈衝開通時間能有效降低子溫 2膝較長 首先發現的。 又、卿争貝疋由本發明人 吾人應注意，脈衝切斷時間並不限制 而’若是脈衝切斷時間設成太長’則電漿會然 刻❻敗。©此’雖然與脈衝週期有 ^蝕 需等於或小於100 “sec。 切斷時間必 相反的，較短的脈衝切斷時間會提供 電之密度的電聚密度'然而，若是脈衝切斷；放 =貝1電子溫度會太低。0此}雖然、與脈衝 = 度有關，但脈衝切斷時間必需等於或大可a的長 是大於30 “see。 usee，最好
第16頁 457574 圖式簡單說明 圖1顯示用來說明電子遮蔽損害的模型。 圖2顯示依照本發明一實施例之用於蝕刻配線層的設 備。 圖3不同配線層間隔下的天線比與臨限電壓間之關係 的圖。 圖4為顯示脈衝開通時間5 0 // s e c下、不同配線層間隔 下的天線比與臨限電壓間之關係的圖。 圖5為顯示脈衝開通時間1 20 // sec下、不同配線層間 隔下的天線比與臨限電壓間之關係的圖。 圖6為顯示脈衝開通時間200 # sec下、不同配線層間 隔下的天線比與臨限電壓間之關係的圖。 圖7為顯示在本發明的範圍之外、不同配線層間隔下 的天線比與臨限電壓間之關係的圖。 圖8為顯示脈衝開通時間450 /z sec下、不同配線層間 隔下的天線比與臨限電壓間之關係的圖。 圊9為顯示為顯示脈衝開通時間5 0 a sec下、不同配線 層間隔下的天線比與臨限電壓間之關係的圖。 圖1 0為顯示脈衝開通時間1 20 # sec下、不同配線層間 隔下的天線比與臨限電壓間之關係的圖。 圖1 1為顯示脈衝開通時間2 0 0 A sec下、不同配線層間 隔下的天線比與臨限電壓間之關係的圖。 圖1 2為顯示電子溫度與脈衝開通時間間之關係的圖。 符號說明
第17頁 57574 圊式簡單說明 1 容器 2 鐘形罩 3 線圈 4 承載盤 5 基板
第18頁 6 反 應 室 7 電 感 耦 合 型 電 8 RF 源 電 壓 供 應 9 RF 偏 壓 源 10 脈衝產生器 101 離 子 通 量 102 電 子 通 量 103 光 阻 遮 罩 104 電 子 105 金 屬 配 線 106 底 部 108 閘 極 電 極 109 矽 基 板 110 閘 極 氧 化 膜 111 電 子
Claims (1)
- 457574 六、申請專利範圍 種半導體裝置的製造方法，包含以下各步驟： C a )以下列條件產生電漿： (al ) RF偏壓具有等於或大於1^^的頻率； (a2)RF源電壓具有等於或大於imhz的頻率； (a3 )該RF源電壓係以週期等於或大於100 ysec的脈 衝所調節；與 U4 )脈衝開通時間係等於或大於5〇 #sec，與 (b )以該電漿藉由蝕刻將多層的金屬配線圖案化了 2·依申請專利範圍第1項之半導體裝置的製造方法，兒 中該脈衝具有矩形波形。 ' 具 3. 依申請專利範圍第1項之半導體裝置的製造方、去， ，週期係等於或小於50Msec，而該脈衝時俜、 於或小於450 # sec。 了间係專 4. 依申請專利範圍第1至3項任一項之半導體努 方法，其中該多層的金屬配線係由紹或銘合金^構=製造 5. 依申請專利範圍第4項之半導體裝置的製造方 中該多層的金屬配線與一n通道仙51^丁電性接觸。，，其 6. 依申請專利範圍第5項之半導體裝置的製$ 中該η通道MOSFET包含一閘極絕緣膜’其厚度等=^第19頁 457574 六、申請專利範圍 6nm ° 7. 依申請專利範圍第1至3項任一項之半導體裝置的製造 方法，其中該多層的金屬配線具有一天線比介於1，0 0 〇 (含）至100,000 (含）的範圍内，且該多層的金屬配線 中配線與相鄰者間隔0. 3 // m或以上。 8. 依申請專利範圍第7項之半導體裝置的製造方法，其 中該多層的金屬配線具有一天線比介於1，0 0 0 (含）至4 0, 0 0 0 (含）的範圍内。 9. 依申請專利範圍第1至3項任一項之半導體裝置的製造 方法，其中脈衝切斷時間係等於或小於1 00 // sec。 10. 依申請專利範圍第9項之半導體裝置的製造方法，其 中該脈衝切斷時間係等於或大於2 0 // s e c。 11. 依申請專利範圍第1項之半導體裝置的製造方法，其 中該脈衝切斷時間係等於或大於3 0 // s e c。 12. —種半導體裝置的製造設備，包含： (a) —密封的室； (b ) —氣體引進器，將氣體引進該室； (c ) 一排氣器，將氣體自該室排出；第20頁 457574 六、申請專利範圍 、=)厭—RF源電壓供應11，將—頻率等於或大於1，聊 "、 施加至該至，從而自該氣體產生電感耦合型電漿； (e) —RF偏壓源，將一RF偏壓施加至置於該室内的基 板，該RF偏壓的頻率等於或大於1MHz ;與 ~( . ) *脈衝產生器，其傳送脈衝至該R F源電壓供應器， 從而f等於或大於丨〇 〇 # s e c的週期中，將脈衝開通時間保 持在等於或大於50 "sec，調節該RF源電壓。 13'依申請專利範圍第12項之半導體裝置的製造設備 其中該脈衝產生器產生具有矩形波形的脈衝。 14·依申請專利範圍第12項之半導體裝置的製造設備， 其中該脈衝產生器傳送脈衝至該RF源電壓供應器，從而在 等於或小於5 0 0 // sec的週期中，將該脈衝開通時間保持在 等於或小於450 # sec，調節該RF源電壓。 15. 依申請專利範圍第1 2至1 4項任一項之半導體裝置的 製造設備，其中該半導體裝置包含多層的金屬配線’其係 由鋁或鋁合金所構成。 16. 依申請專利範圍第15項之半導體裝置的製造設備， 其中該半導體裝置尚包含一 η通道MOSFET，其與該多層的 金屬配線電性接觸：j___一 一 第21頁 457574 六、申請專利範圍 丨 17. 依申請專利範圍第1 6項之半導體裝置的製造設備， 其中該η通道MOSFET包含一閘極絕緣膜，其厚度為等於或 小於6nm ° 18. 依申請專利範圍第1 5項之半導體裝置的製造設備， 其中該多層的金屬配線具有一天線比介於1，〇〇〇 (含）至 1 0 0，0 0 0 (含）的範圍内，該多層的金屬配線中配線與相 鄰者間隔0. 3 /z m或以上。 第 圍 範 利 專 請 申 依 有 具。 線内 配圍 屬範 金的 \\ 層含 多C 亥 ο to •中,0 9^0 1 4 ， 至 備} 設含 造C 製00 的o’ 置 裝 體 導 半 之 項 於 介 比 線 天 20. 依申請專利範圍第12至14項任一項之半導體裝置的 製造設備’其中該脈衝產生器傳送脈衝至該RF源電壓供應 器’從而以等於或小於i 00 esec的脈衝切斷時間調節該RF 源電壓。 21. 依申請專利範圍第20項之半導體裝置的製造設備’ 其中a亥脈衝切斷時間係等於或大於2 〇 # s e c。 2 2 _依申請專利範圍第21項之半導體裝置的製造設備’ 其中該脈衝切斷時間係等於或大於30 // sec。第22頁
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |