TW456032B - Method for fabricating 4F2 memory cells with improved gate conductor structure - Google Patents
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Description
456032 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(1) (背景) (技術領域) 本發明係關於半導體記憶體之製造,尤其是關於製造 改良之閘極導體之方法。 (關聯技術之敘述) 半導體記憶體單元含有電晶體存取Μ貯存資料之電容 器。資料係Μ依電容器狀態而定之高或低位元貯存。當 被存取Μ讀取資料時電容器上有貯存電荷或未貯存係表 示高或低位元,而當對電容器充電及放電時則係從電容 器寫人資料。 堆疊電容器係半導體記憶.體使用之眾多電容器型式中 之一種。堆疊電容器係典型地形成在用於存取電晶體之 貯存節點之電晶體之頂部而與埋設在裝置之基板内之溝渠 電容器相對。如許多半導體装置,在較小之配置面積上 有較高之設置密度最為理想。半導體裝置之記憶體單元 可佔用4 F 2之面積(F係為技術上能達到之最小零件尺 寸)(min i in u n feature size of a technology)M 提供 縮小之面積但較高之記憶體單元之裝填密度。 傳統之4F2堆疊電容器DRAM (動態随機存取記憶體) ,典型地係使用間隔件型閘極結構或捲繞型(Wraparound type) 閘 極結構 (總繞 之閘極 ) 俾符 4F2 之設計 規則。(參閱,例如,M . T e r a u c h i氏等在V L S I技術討 論會上發表之論文"A Surrounding gate transistor (SGT)gain cell for ultra high desitv DRAMs" pp. 21 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) -ϋ ϋ I n I I I )SJ· t n I ^ ϋ I I I . V n I ϋ ϋ I I I J 1 <1 1 I n I ϋ — — — — — — — 456032 A7 B7 五、發明說明() 〜2 2 , 1 9 9 3 )。這些閜極結構雖然有效使用面積但具有許 多缺點。一個缺點偽由於閘極導體之窄狹之幾何形狀導 致高電阻。這點影響到整體記億體單元之性能。參照第 1圖,其示出4 F 2記億體單元之配置,每個記億體單元 皆採用間隔閘極設計之堆疊電容器。於此配置上,堆疊 電容器1 0傜設置成行及列形態。主動區1 2傺設在堆疊電 容器10之底下。主動區12之四周被淺溝渠隔離區14包圍 。間隔件閘極1 7傺沿著主動區1 2延伸。間隔件閘極1 7偽 成對且在兩者之間形成有介電材料1 3 ( S T I氣化物)。 經濟部智慧財產局員工消費合作社印製 (睛先閱讀背面之注意事項再填窝本頁) 參照第2圖,其示出第1圖之配置之剖斷線2-2之斷 面。示出之堆疊電容器10具有頂部電極16,底部電極18 及在兩者間之電容器介電層2 0。底部電極1 8傜接至柱塞 或朝下延伸至主動區部1 2之電容器接頭2 2。主動區上形 成存取電晶體,此存取電晶體偽用於依埋設位元線2 4上 之資料對堆疊電容器1 0執行充電及放電。位元線2 4偽結 合至主動區部1 2 (存取電晶體之源極或汲極)。當閘極 導體或間隔件閘極1 7作動時存取電晶體則導通,進而對 堆疊電容器1 0進行充電或放電。如上述,若間隔件閘極 形成太薄或含有異物,如空泡等,時組合之間隔件閘極 之電阻則高。 參照第3圖,其示出具有堆疊電容器及捲繞閘極之 4 F 2之記億體單元。於此配置上,堆疊電容器3 0傜配置 成行及列形態。主動區3 2偽,輿第1圖所示者相似,設 在堆疊電容器30之底下。主動區32偽被捲繞閘極31包圍 -4- 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐) A7 456032 B7_ 五、發明說明(3 ) 。淺溝渠隔離區(STI) 34係設在捲繞閛極31之鄰近區域。 參照第4圖,其係第3圖之剖斷線4 - 4之斷面圖。所 示之堆叠電容器30具有頂部電極36,底部電極38及形成 在兩者間之電容器介電層40。底部電極38係接至朝下延 伸到主動區部3 2之柱塞4 2。作動區(A A ) 3 2形成存取電晶 體,此存取電晶體係依埋設位元線44上之資料對堆疊電 容器3 0執行充電及放電。位元線4 4係结合於主動區部3 2 (存取電晶體之源極或汲極)。當捲繞閘極3 1作動時存 取電晶體則導通,進而對堆疊電容器3 0進行充電或放電 。如上說明,捲繞閘極31若形成太薄或含有異物,如空 泡等,時組合之捲繞閛極之電阻則高。 於上述之兩種情形,閘極導體之幾何彩狀高度受限於 設計規則。因閘極導體之斷面積相當窄,故閘極導體之 電阻頗高,進而能對整體記憶體單元之性能產生不良之 影饗。使用高導電材料,如矽化物或金屬,亦因閘極導 體之小的幾何形狀而受到限制。 因此,需改良4F2面積之堆叠電容器記憶體單元之配 置俾降低閘極電阻及改良記憶體單元之性能。另外,需 要用於製造堆疊電容器記憶體單元之閛極之方法。 (發明之概述) 根據本發明,用於在4F2面積之堆蟁電容器記憶體單 元上形成閘極導體之方法包括在基板内形成埋設位元線 ,在埋設位元線上方並與其接觸之主動區及在環繞主動 區部之溝渠内彤成介電材料俾分隔主動區部。接近於主 -5 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
-n n .^1 ϊ- ί— n I Hr . .^1 n n n .^1 f— VJ .^1 n n n I 6 0 3 2 A7 _B7_ 五、發明說明(4) 動區部且被主動區部淘汰之介電材料之部份被去除。在 介電材料部份之位置上形成第1閘極導體部,接著在介 電材料之頂部表面彤成第2閘極導體部,此第2閘極導 體部係與第1閘極導體部接觸。形成堆疊電容器俾使閘 極導體作動形成在主動區之存取電晶體。 依發明,用於在4F2面積之堆疊電容器記憶體單元上 形成閘極導體之另外方法包括在基板内形成埋設位元線 ,在埋設位元線之上方形成與接觸之主動區,及在環繞 著主動區部之溝蕖内形成介電材枓俾分隔主動區部等步驟 。接著將接近於主動區部且被主動區部淘汰之介電材料 部份去除,並於主動區部上去除介電材料部份而露出之 部份上形成閘極氧化物。此方法亦包括於去除介電材料 部份之位置上形成第1閛極導體部之步驟。第1閘極導 體部係與主動區部之單一部份接觸。第2閘極導體部係 形成在介電材料之頂部表面並與第1閛極導體部接觸, 調整第2閘極導體部之高度以提供所要之閘極電姐。藉 在第2閘極導體部上形成導電性材料及形成堆疊電容器 而產生墊堆(pad stack),藉閛極導體作動形成在主動 區之單一部份上之存取電晶體。 於替換之方法上,第1閛極導體部係較佳地延伸約大 於或等於1F之垂直距離而接近主動區,F係某項技術能 達到之最小零件尺寸。前述垂直距離係較佳地代表存取 電晶體之電晶體通道長度。也可包含分隔相鄰之閘極導 體至少1F之水平距離之步驟,F係某項技術能達成之最 -6 — 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) --------訂·--------丨- 經濟部智慧財產局員工消費合作社印製 Λ 5 6 Ο 3 2 Α7 _ Β7 五、發明說明(5 ) 小特徴尺寸。本方法也可另包含調整第2部之高度俾調 整閛極導體之電蛆之步驟。 此方法可另外包括在第2閘極導體部上彤成金團及多 晶矽化物之一俾形成閘極堆疊之步驟。此方法可包括在 閛極堆上形成氮化物或氧化物蓋及間隔件之步驟。第1 及第2閘極導體部可在單一之沉積流程上一次形成。形 成堆疊電容器之步驟可包括彤成含有閘極導體之閘極堆 疊,在閘極上進行第1介電曆之型樣化,在型樣化之介 電層上沉積導電層俾形成堆疊電容器之接點,在第1介 電層上進行第2介電層之型樣化,在第2介電層上形成 底部電極,在導電層上沉積電容器介電層及形成頂部電 極等步驟。主動區,電容器接點及底部電極可實質對準 俾佔用相同之配置面積。主動區,電容器接點及底部電 極之相同配置區係較佳地約為1 F 2 。 依本發明,具有4F2配置面積之記憶體單元之半導體 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 埋直配表閘表旦及積 。 垂地置 2 部一線沉 線 1 直配第頂體元於 元第垂地。之導位直 位在 1 直離料極設垂 設非第垂距材閘埋於 埋被在此直電俾通等 之係體。垂介觸導係 内部導份之 π 接體度 其區極部寸117相晶長 在動閛 1 尺料互電道 成主。第件材係取通 形。圍之零電部存之 有部包部小介體之體 具區料區最 1 導部晶 括動材動個第極區電 包主電主一在閘動取 係括介近於成 2 主存 置包之接大形第在 。 配係上上一係及成器 之線面面伸部 1 形容 體元表表延體第時電 憶位積之係導。動叠 記設沉置面極面作堆 訂---------線! 4d 60 3 2 A7 B7 五、發明說明( 器 容 電 之 區 助 TBBTV 主 至 接 部 區 主 上 例 施 實 之 。 換 面替 表於 之 佳佳 較較 係0 極體 電導 部極 底閘 之之 器鄰 容相 電 〇 疊區 堆置 之配 點之 接同 器相 容用 電佔 至俾 接準 及對 點皆 接地 形可 有層 含電 外導 另 。 可@ 置堆 配墊 此成 。 形 寸曆 尺電 件導 零之 小上 最部 個體 I 導 少極 至閘 隔 2 分第 被於 地成 參 面 下 著 隨 將 點 優 及 徵 特 0 » 一 的 之目 物它 化其 矽及 晶些 多這 及之 屬明 金發 有本 含 楚 清 形 而 述 敘 细 詳 之 作 所 例 施 實 之 性 明 說 對 圖 附 照 明 說 單0 之 圖 附 〇 傳 述之 敘元 细單 羊 撐 -a 進憶 例記 施 2 實 4 佳之 較體 對導 圖極 附閘 列件 下隔 照間 參有 將具 書係 明圔 說 1 本第 線 斷 剖 之 圖 1 第 係 ; 圖 置 2 配第 統 技 往M 出 示 面 斷 之 處 元 單 體 憶 記 2 F 4 之 S3 導 極 aw 繞 環 ; 或 體繞 導捲 極有 閘具 件係 隔圖 間 3 之第 術 線 斷 剖 之 圖 置 3 配第 統係 傅圖 外 4 另第 之 技 往 Μ 出 示 面 斷 之 處 {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 淺 在 有 具 ; 出 置示 配 , 之面 元斷 單之 體 6 憶6-記線 2 斷 4F剖 ; 之之 體明圖 導發 LO 極本第 間傜係 繞圖圖 捲 5 6 之第第 術 存 體 之 導 區 半 動 之 主 明 在 發 成 本 形.,之 動部線 作下元 於之位 用體設 及導埋 部極之 上閘理 之之處 上明要 面發有 表本具 之之係 物體圖 離晶? 隔電第 溝取
-n I 一5、I n i I ^1 ' --^- n ^1 ^1 n ^1 ^1 I n n ^1 ^1 ^1 ^1 ^1 ^1 n n n n 1 n n I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 5 6 0 3 2 A7 __B7_ 五、發明說明(7 ) 記憶體之斷面; (請先閱讀背面之注意事項再填寫本頁) 第8圖係第7圖之半導體記憶體之斷面,示出依本發 明進行處理之主動區,STI及平坦化之頂部表面; 第9圖係第8圖之半導體記憶體之斷面,具有依本發 明形成且平坦化之閘極導體之下部; 第10圖係第9圖之半導體記憶體之斷面,示出具有依 本發明形成之含有閘極堆疊之閛極導體之上部; 第11圖係第10圖之半導體記憶體之斷面,示出依本發 明其內形成有電容器接點之介電體層; 第12圖係第11圖之半導體記憶體之斷面示出依本發明 肜成之具有底部電極,電容器介質及頂部電極之介電層。 (較佳實施例之詳細說明) 本發明偽關於半導體之製造,尤其是關於製造改良閘 極導體之方法。本發明提供改良之4F2記憶體單元配置 ,此種配置係藉閘極結構而降低閘極電阻。於一個實施 例上,敘述改良閘極導體結構之4F2堆叠電容器動態随 機存取記憶體(DRAM)结構及製程。採用本發明可在4F2 面積上構組具有1F或Μ上之通道長度之較大閘極結構。 經濟部智慧財產局員工消費合作社印製 下面將參照特定詳圖,圖上之相Μ或相同元件係用相 同之參考符號表示,首先,參照第5及6圖,此兩圖分 別示出本發明之記憶體裝置上之4F 2記憶體單元之配置 (第5圖)及第5圖之剖斷線6-6處之斷面(第6圖)。記 憶體裝置100可包括DRAM,同步DRAM,埋設DRAM或其它 記憶體裝置。基板1 0 2係良好地由諸如矽或此項技術热 -9 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 456032 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明() 知之其它基板材料之半導體材料所形成。埋設位元線104 係形成在基板102内。基板102被施予型樣化Μ形成溝 渠106 ,溝渠内沉積淺溝渠隔離介電質108 。基板102 之部份1 1 0被摻雜俾準備作為主動區1 1 2 。然後去除介 電質部1 0 8 Μ形成閘極氧化物1 1 3並沉積閘極導體材料 1 1 4 。閘極導體1 1 4之下部1 1 7之深度係大於1 F。此閘 極導體114之深度決定記億體單元電晶體通道長度。閘 極導體114之上部115係形成在STI108上並與下部117 連接。下部11?係較好地提供1F或Μ上之通道長度。在 相鄰閘極導體間約隔1F之距離。上部115之厚度可垂直 地增加俾減少線電砠。此厚度係遠大於以往技術之捲繞 閘極及間隔件閘極。這種方式,大大地改善閛極導電性 。在閘極導體1 1 4上可形成金屬矽化物1 1 6或高導電性 材料俾進一步改善閛極導體1 1 4之導電性。閘極導體1 1 4 係被閛極蓋1 2 0及間隔件1 2 2隔離。閘極蓋1 2 0及間隔 件122係較佳地由氮化物(或氧化物)材料製成。 主動區112可含有一種Μ上之雜質,例如,主動區112 與位元線104及柱塞或電容器接點11δ接觸之部份可含 +之雜質而其它部份則含有Ρ -雜質。主動區112藉肜 成通道127而形成存取電晶體129俾存取堆疊電容器126 ,進而自位元線104從堆叠電容器讀入及寫出資料。柱 塞118係接至堆盤電容器126之底部電極124 。柱塞通 過介電層128 ,此介電層128係較佳地含有玻璃材料, 例如,硼-磷矽酸鹽玻璃(BPSG)或類似者。在介電層128 -1 0 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 -------—丨----\ · I I-----訂-------— ·線— (請先閱讀背面之注意事項再填寫本頁) 4 5 6 0 3 2 A7 __B7_ 五、發明說明(9 ) 上另形成一介電層130 。介電層130可含有氧化物材料 。底部電極124則形成在介電層130上。電容器介電質 1 3 2係形成在底部電極上,其上則形成頂部電極1 3 4 。 於這種構成上,閘極導體114含有組合對各個記憶體 單元執行切換之”金屬鑲嵌閘"("damascene gate”)及降 低閘極導體電詛之堆疊閘之益處。閘極導體1 1 4包含上 部1 1 5及下部1 1 7 。上部1 1 5及下部1 1 7可藉單一流程 步驟(例如,雙金屬鑲嵌流程)形成。替換地,如下述 ,上部115及下部117可藉分開之流程形成。閘極導體 1 1 4係較佳地沉積在第5圖之蝕刻區,如區η 1 。不同 於傳統之4F2記憶體單元閛極導體114之任務係分成兩 種不同閘極導體功能,例如藉堆疊閘極結構及其之尺寸 而具高導電性及藉垂直之電晶體結構而節省每個記憶體 單元之空間。 因可使用具有所要閘極堆疊高度之傳統多晶矽化物型 閘極導體,故能降低閘極導體之電阻,同時維持4F 2記 億體簞元配置設計規則。此種結構亦可使用金屬及/或 多晶矽閘極堆俾最大化整體之記憶體單元之性能。 參照第7圖,基板1 0 2係較佳地由諸如此項技術熟知 之矽或其它基板材料之半導體材料形成。埋設位元線104 係藉熟悉此項技術知曉之離子注入流程而形成在基板102 内0 參照第8圖,使用热悉此項技術者知曉之方法將雜質 注入主動區112 。主動區112可含有一種Μ上之雜質, -1 1 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁> 訂---------線丨 經濟部智慧財產局員工消費合作社印製 60 3 2 A7 __B7__ 五、發明說明(Μ ) 例如,主動區U2與位元線104及/或柱塞或電容器接 點118 (第6圖或11圖)接觸之部份可含n +雜質,而 其它部份則含有p ^雜質。基板1 0 2係被施予型樣化Μ 在主動區112内形成溝渠106。然後在溝渠内沉積淺溝渠隔離 介電質1 0 8 。裝置1 0 0之頂部表面係藉,例如,化學- 機械磨光(CMP)步驟而被平坦化。 參照第9圖,去除基板1 0 2選擇性之部份介電質1 0 8 。此部份即為本發明之閘極導體之形成位置。在主動區 112之側邊103藉對基板102施予氧化以形成閛極氧化 物1 1 3 。閘極導體1 1 4之材料較佳地含有多晶矽或摻雜 之多晶矽。閘極導體材料1 1 7藉,例如,C Μ Ρ而平坦化。 參照第10圖,在閘極導體之上部U5上形成金屬矽化 物1 1 6或高導電性材料(多晶矽化物或金靨/多晶矽化 物)俾進一步改良閘極導電性。閘極導體114係被閛極 蓋層1 2 0隔離,此閘極蓋層1 2 0係較佳地被蝕刻俾與閘 極導體1 1 4之尺寸一致。接著沉積間隔層並將之蝕刻Κ 形成間隔件1 2 2 。閘極蓋1 2 0及間隔件1 2 2係較佳地由 氮化物材料,如S i H X或氧化物,如S i 0 2所胗成。閘極 導體之上部1 1 5係有利地約為一個最小零件尺寸U F )之 腺寬,當自頂部看(參閱第5圖)時閛極導體間相隔1F 之距離。此線寬係違大於Μ往技術之捲嬈閘極及間隔件 閘極。這種方式,閘極導電性大大地改善(例如,降低 閘極電阻)。另外,頂部1 1 5能隨意地增加其之垂直尺 寸俾增大閘極導體114之斷面。下部117更增大閛極導 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -m I - n :5-X—.OJ· I ϋ n n n n I I ϋ ^ 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明() 體114之斷面積,同時在主動區UA)112提供大於或等 於1F之通道長度127 (第12圖)。 參照第1 1圖,沈積介電層1 2 8 ,此介電層1 2 8偽較佳 地包括玻璃材料,如矽酸硼玻璃(B S G > , H D P氣化物 (高密度電漿氧化物)或同等物。然後將介電層1 2 8施 予型樣化以形成孔,俾形成柱塞1 1 8 。柱塞1 1 δ傺藉沅 積導電性材料,如金屬或多晶矽,於孔内而形成。表面 ,接箸藉,例如,C Μ Ρ而被平坦化。 參照第1 2圖,在介電層1 2 8及柱塞1 1 8上形成另外之 介電層1 3 0 。介電層1 3 0可包括被蝕刻以形成底部電極 1 2 4之溝渠之氣化物材料。底部電極1 2 4偽藉沉積導電 性材料於形成在介電層1 3 0之溝渠内而形成。電容器介電 質1 3 2係形成在底部電極上,接著,進行平坦化流程, 此介電質切斷底部電極間之連續而隔離底部電極1 2 4 。 然後,沉積流程形成底部電極134 。 本發明之步驟可形成”金屬鑲嵌閘”,亦即,在淺溝渠 隔離(STI)及STI的表面上,如上述同時形成閘極導體部 。STI氣化物(傜選擇性地蝕刻至主動區之矽,STI被蝕 刻之部份則被充填閘極導體材料以形成垂直電晶體。俟 充填閘極導體後沉積多晶矽化物型或金屬/多晶矽化物 型閘極導體堆。結果將閘極結構埋設於S Τ I氣化物内俾 符合4 F 2記億體單元配置設計規則及提供較高之閘極導 體之導電。 用於製造具有改良閘極導體結構之4 F 2記億體單元之 -1 3 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -II.----訂 ί n ^^1 ^^1 ^^1 ^^1 n I 線! 經濟部智慧財產局員工消費合作社印製
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- 456032 A8 B8 C8 D8 六、申請專利範圍 1 . 一種用於在4F2面積之堆疊電容器記憶體單元內形成閘 經濟部智慧財產局員工消費合作社印製 動 材 .,觸 上 部係示 極疊 疊 導 器 主 電 部接 部 體 F 表 閘堆 堆 極 容 於 介 體部 動 導,係 2 極 極 閘 電 及,,的 導體 主 極離離 第閘 閘 2 # 區部份 極導 於 閘距距 在成 在 第 堆 動區部 閘極 成 1 直直 括形 括。及 成 主動之 1 閛 形 第垂垂 包俾 包驟 1 形 之主區 第 1 動 中之該 另一 另步第 中 : 觸離動 成第 作 其1F, 其之 其之該 其 驟 接隔主 彤與 體 ,於寸 ,物 ,離 ,。, 步線 Μ 該 上成 導 法等尺 法化 法隔法成法 述 元料份 置形· 極 方或件 方矽 方氣方形方 下;位材部 位面及閛 之於零。之晶 之電之程之 括線與電於 之表.,俾 項大小度項多 項作項流項 包元成介性 部部部器 1 一最長 1 及 3 俾 1 積 1 其位形成擇 料頂體容。第伸之道第靨 第件第沉第 -成方形選 材之導電體園延成通圍金 圍隔圍之圍 法形上內及 電料極疊晶範近達之範成 範間範一範 方上線.¾近 介材閘堆電利鄰能體利形 利及利單利 的板元^?»接 除電 2 成取專區術晶專上。專蓋專藉專 體基位周除 去介第形存請動技電請部.驟請成請係請 導在在四去.,在在之 之申主種取申體步申形申部申 極 區 料 如在某存如導之如上如體如 (請先閱讀背面之注音?事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 45 6 0 3 2 A8 B8 C8 D8 六、申請專利範圍 # 堆 極 : 閘 驟之 步體 列導 下極 含間 包含 DR 包 驟成 步形 之 器 容 電 疊 」t η UM-i • f 化成 樣形 型以 之層 層 電 電導 介積 1 沉 第上 行層 進電 上介 0 之 «化 極樣 閘型 ; 在於點 接 化 樣 型 之 層 ; 電極 介電 2 部 第底 行成 進形 上上S 0 s_ 8 IpCT ι^ΰτ 介介 一—I CNl 第第 於於 及 層 電 介 器 容 電 積 〇 沉極 上電 層部 電頂 導成 在肜 容面 電置 . 配 部之 區同 動相 主用 中佔 其俾 -準 法對 方地 之質 項簧 6 偽 第極 Η ^a 範部 利底 專及 請點 申接 0 如器積 積 面 置 配 之 同 相 中 其 法 方 之 項 7 第 圍 範 。 利 2 專1F 請為 申約 如傜 8 極 閘 2 第 整 〇 調驟 括步 包之 另阻 , 電 法體 方導 之極 項閘 1 整 第調 圍俾 範度 利高 專之 請部 申體 如導 極到 閘達 B· bb S 能 相術 使技 括某 包條 DP F , 中 法其 方, 之離 項距 1 平 第水 圍之 範1F 利少 專至 請隔 申間 如體 .導 (請先閱讀背面之注意事項再填寫本頁) 1.. 經濟部智慧財產局員工消費合作杜印製 成 形 上 元 單 體 億 記 器 容 電 疊 • --1 堆 之 積 〇 面 寸 2 尺4F 件於 零用 N —1 d 種 最 一 之 · 驟 步 ; 述線 下元 含位 包設 0L· , 埋 法成 方形 之上 體板 導基 極於 閘 區 主 在 及 區區 動動 主主 之隔 觸分 接俥 其料 與材 成電 形介 上成 線形 元内 位渠 設溝 埋之 在周 四 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 5 6 0 3 2 A8 B8 C8 D8 六、申請專利範圍 去除毗鄰於及選擇性於部份該主動區之部份介電材 料; (請先閲讀背面之注意事項再填寫本頁) 在主動區上去除介電材料部後露出之部份上形成閘 極氧化物; 在去除介電材料部份之位置上形成第1閘極導體部 ,該第1閘極導體部係與主動區之多個部份中之單一 部份接觸; 在介電材料之頂部表面上形成與第1閛極導體部接 觸之第2閘極導體部,其中該第2閘極導體部之高度 被調整K提供所需電砠; 藉在第2閘極導體部形成導電材料,進而形成墊堆疊 ;及 形成堆疊電容器俾閘極導體作動形成在主動區之單 一部份上之存取電晶體。 1 2 .如申請專利範圍第1 1項之方法,其中導電性材料係 包含金屬及多晶矽化物之一 d 13.如申請專利範圍第12項之方法,另包括在閘極堆疊 上形成蓋及間隔件俾行電氣隔離之步驟。 經濟部智慧財產局員工消費合作社印製 1 4 .如申請專利範圍第1 1項之方法,該第1及第2閘極 導體部係藉單一之沉積流程形成。 1 5 .如申請專利範圍第1 1項之方法,其中彤成堆疊電容 器之步驟另包括下列步驟: • 在閘極堆疊上進行第1介電層之型樣化; 在型樣化之介電層上沉積導電層以彤成堆疊電容器 -1 7 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 456032 A8 B8 C8 D8 六、申請專利範圍 第 之 上 層 電 介 ----- 第 在 .’ 行 點進 接 化 樣 型 之 層 電 及 層 電 介 器 容 電 積 沉 上 〇 層 極 gs货巨 ^UT^lir 介 部 2 頂 第成 在形 電置 己 > ^21 部之 E 同 動相 主用 中佔 其俥 ,齊 法對 方地 之質 項實 5 ή 1 俗 第極 圍電 範部 利底 專及 請點 申接 〇 如器積 .容面 面 置 配 之 同 相 中 其 法 方 之 項 6 1 第 圍 氧 ο 利 2 專1^ 請為 申約 如偽 .積 體離 導距 極直 閘垂 1 之 第1F 中約 其於 *等 法或 方於 之大 項 一 11伸 第延 圍近 範附 利之 專區 請動 申主 如在 , 部 距 直 垂 該 寸 0 尺度 件長 零道 小通 最體 之晶 到電 逹之 能體 術晶 技電 ni ?v 種取 某存 m示 F 表 ,偽 極之 閘到 鄰逹 PHM 匕匕 本 倉 使術 括技 包種 另某 , 稱 ifF 方 -之離 項距 1 平 第水 圍之 範IF。 利少寸 專至尺 請隔件 申間零 如體小 . 導最 憶 記 體 導 半 之 元 單 體 億 記 之 積 面 置 配 : 2 括 4F包 有 , 具局 -f 1 - J 種布 一 之 . 體 (請先閱讀背面之注意事項再填寫本頁) S / /1 '1— 經濟部智慧財產局員工消費合作社印製 該介 ,被 部皆 區份 主餘 括其 包 , 板外 基面 該表 ,積 板沉 基直 之垂 線 1 元第及 位 了; 設除圍 埋部包 有區料 含動材 主電 極之材 閘離電 1 距介 第直之 之垂方 面之上 表寸料 局尺材 布件電 直零介 垂小 1 1 最第 第値在 在一成 部於形 區大及 肋 一 li·13| , 主渖面 近延表 接,局 有部布 具體直 導垂 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 456032 A8B8C8DS 、申請專利範圍 料之頂部表面之第2閘極導體部,第1及第2閘極導 體部係.相互接觸俾當作動閘槿導體時形成在主動區上 之存取電晶體則導通埋設位元線及堆叠電容器,該存 取電晶體具有通道艮度等於垂直布局表面。 21. 如申請專利範圍第20項之布局,其中相鄰閘極導體 係分隔至少一個最小零件尺寸。 22. 如申請專利範園第20項之布局,另包括形成在第2 閘極導體部上之導電層俾形成墊堆叠。 23. 如申請專利範圍第20項之布局,其中導電層係包括 金屬及多晶矽化物之一。 2 4 .如申請專利範圍第2 0項之布局,其中主動區,接至 主動區之電容器接點及接至電容器接點之堆盤電容器 之底部電極係實質地對準俾佔用相同之布局面積。 (請先閱讀背面之注意事項再填寫本頁) 1 ^1 ϋ I n — 一5JI I I n - I - J— I I _ 經濟部智慧財產局員工消費合作社印製 -I ϋ I I ϋ I I J n -n - 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐)
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