TW446949B - Apparatus and method for protecting rewritable nonvolatile memory from data damage - Google Patents

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經濟部智慧財產局具工消费合作社印製 4469 49 Λ7 ^ 1 OStwf.doc 006 __Β/____ 五、發明說明（/ ) 本發明是有關於一種覆寫保護控制機制’且特別是有 關於一種用以保護可覆寫式非揮發性記憶體免於資料毀損 的裝置及方法，其具有防止記憶體遭受到非法覆寫之功 爲因應實際需要例如隨插隨用（plug & play)功能，現 今個人電腦（PC)開機用之基本輸入/輸出系統（Basic Input/Output System，簡稱BIOS)，大多已採用可覆寫式非 揮發性記憶體例如電氣抹除式可編程唯讀記憶體(EEPR0M) 或快閃唯讀記憶體（Flash Rom)做爲儲存媒介。其優點爲儲 存之資料不會因關閉電源而消失，且可因應系統需要而更 新所儲存的內容。但卻也因爲可寫入的特性，使得BIOS 成爲電腦病毒攻擊的目標。一旦BIOS遭到破壞，電腦將無 法開機，使得解毒復原的成本大爲提高，且BIOS與個別電 腦的依存度甚高，所以迄今並無泛用的解決方案。 習知的可覆寫式非揮發性記憶體大多採用如第1圖所 示之覆寫控制機制，下述可覆寫式非揮發性記憶體以快閃 唯讀記憶體爲例，其中第1圖繪示的是習知一種快閃唯讀 記憶體之覆寫控制機制的方塊圖。 在第1圖中，快閃唯讀記憶體10之覆寫控制機制包 括一組合邏輯12與一快閃記憶胞陣列14。圖中之符號 Im〜I…代表組合邏輯12之輸入信號，以及符號MWE代表 組合邏輯12之輸出信號，其爲記憶體寫入致能信號，亦即 控制覆寫用之內部信號。 其操作方法爲，首先，當組合邏輯12接收到之輸入 3 ^紙張尺度適用中關家裸準（CNS>A4规格（210 X 297公S ) -- — ( — — — — 4.---^_^裝----I ---訂---------嗓^ (請先閱讀背面之注意事項再填寫本頁) Λ7 B7 4469 4 9 5 I 08twf.doc/006 五、發明說明（2) 信號Im~Im滿足其內部預設條件時，組合邏輯12會輸出一 設定爲邏輯”真”之記憶體寫入致能信號MWE，反之若組合 邏輯12接收到之輸入信號I⑴〜1^不滿足其內部預設條件 時，組合邏輯12會輸出一設定爲邏輯”假”之記憶體寫入致 能信號MWE。接著，當快閃記憶胞陣列14接收到設定爲 邏輯”真”之記憶體寫入致能信號MWE時，代表快閃記憶胞 陣列14處於可被覆寫的狀態，反之若快閃記憶胞陣列14 接收到設定爲邏輯”假”之記憶體寫入致能信號MWE時，代 表快閃記憶胞陣列14處於不可被覆寫的狀態。上述中，邏 輯”真”可視需要定爲高電位”1”或低電位”0”。 由上可知，當任一軟體程式知悉組合邏輯12之內部 預設條件時，即可任意覆寫快閃記憶胞陣列14，以達到摧 毀儲存於快閃記憶胞陣列14內之BIOS的目的。 有鑒於此，本發明提出一種用以保護可覆寫式非揮發 性記憶體免於資料毀損的裝置，包括第一與第二組合邏 輯、一延遲電路、一具重置功能之低位準致能栓鎖器、一 及閘以及一記憶胞陣列。上述第一與第二組合邏輯之輸入 端分別接收多數個第一與第二輸入信號，其輸出端分別用 以輸出記憶體寫入致能信號與重置信號。延遲電路之輸入 端耦接電源供應電壓，其輸出端用以輸出致能信號。低位 準致能栓鎖器之輸入端分別耦接電源供應電壓及延遲電路 之輸出端，其控制端耦接第二組合邏輯之輸出端，其輸出 端用以輸出一輸出信號。及閘之輸入端分別耦接第一組合 邏輯與低位準致能栓鎖器之輸出端，其輸出端用以輸出記 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -------r----- Ύ裝--------訂---------味) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印數 經濟部智慧財產局員工消t合作社印製 4469 4 9 A7 5 I 08tvvf.doc· 006 _____B7______ 五、發明說明（3 ) 憶體覆寫控制信號。記憶胞陣列耦接及閘之輸出端，用以 儲存資料訊息。其中，當第一與第二組合邏輯分別接收到 之第一與第二輸入信號滿足其內部預設條件時，第一與第 二組合邏輯會分別輸出一設定爲邏輯”真”之記憶體寫入致 能信號與重置信號，反之若第一與第二組合邏輯分別接收 到之第一與第二輸入信號不滿足其內部預設條件時，第一 與第二組合邏輯會分別輸出一設定爲邏輯”假”之記憶體寫 入致能信號與重置信號，並且當記憶體覆寫控制信號爲邏 輯”假”時’記憶胞陣列係處於不可覆寫的狀態，反之當記 憶體覆寫控制信號爲邏輯”真”時，記憶胞陣列係處於可覆 寫的狀態。 此外’本發明提出一種用以保護可覆寫式非揮發性記 憶體免於資料毀損的方法，包括首先提供電源給一系統， 此系統包括一記憶胞陣列，用以儲存資料訊息。接著記憶 胞陣列依據一記憶體寫入致能信號與一設定爲邏輯”真”之 輸入訊號所產生之一爲邏輯”真”之記憶體覆寫控制信號， 以允許系統覆寫記憶胞陣列，其中上述記憶體覆寫控制信 號之邏輯狀態會隨著輸入訊號之邏輯狀態而變化，且記憶 胞陣列之覆寫與否係由記憶體覆寫控制信號之邏輯狀態所 決定。最後當系統完成開機準備動作後，啓動特定之記憶 體讀寫程序’以便將輸入訊號鎖定在邏輯”假”，使得記億 體覆寫控制信號永遠爲邏輯”假”，以禁止此系統覆寫記憶 胞陣列’直到系統之電源被關閉爲止。 本發明只要在儲存於記憶胞陣列內之BIOS完成所有 5 本紙張尺度適用中國8家德準（CNS)A4規格（210 X 297公釐〉 -------7 - — ！W裝--------訂---------線.'Y (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 4469 4 9 A7 5 1 0 S t w f. d o c /' Ο Ο 6 ㈤ 五、發明說明（7) 開機動作，並啓動特定之記憶體讀寫程序滿足第二組合邏 輯之內部預設條件，使得及閘之輸出信號爲邏輯”假”之 後，此時記憶胞陣列將永遠處於不可覆寫的狀態除非先關 閉電源後再開啓電源，而無法再經由軟體將記憶胞陣列重 新設定爲可覆寫狀態，故可有效地徹底保護已儲存於記憶 胞陣列內的資料，達到保護記憶體不被非法覆寫之目的。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖繪示的是習知一種快閃唯讀記憶體之覆寫控制 機制的方塊圖： 第2圖繪示的是依照本發明第一較佳實施例的一種快 閃唯讀記憶體之覆寫保護控制機制的方塊圖；以及 第3圖繪示的是依照本發明第二較佳實施例的一種快 閃唯讀記憶體之覆寫保護控制機制的方塊圖。 圖式之標號說明： 10、30、50 :快閃唯讀記憶體 12、32、34、52、54 :組合邏輯 14、42、62 :快閃記憶胞陣列 36、56 :延遲電路 38、58 :低位準致能栓鎖器 40、60 :及閘 實施例 ----------_| Y 裝--------訂---------唉.)- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) A7 B7 4469 4 9 5 t 08twf.doc/006 五、發明說明（；） 爲了避免儲存於快閃記憶胞陣列內之BIOS被任意覆 寫或遭病毒摧毀’本發明提出一種可用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，將如下所述，並且下 述可覆寫式非揮發性記憶體將以快閃唯讀記憶體爲例。 請參照第2圖’其繪示的是依照本發明第一較佳實施 例的一種快閃唯讀記憶體之覆寫保護控制機制的方塊圖。 本發明第一較佳實施例之快閃唯讀記憶體30之覆寫 保護控制機制包括兩個組合邏輯32與34、一延遲電路36、 具重置功能之一低位準致能栓鎖器38、一及閘（AND gate)40 以及一快閃記憶胞陣列42，其中延遲電路36例如係由偶 數個反相器串聯所組成。 組合邏輯32之輸入端分別接收輸入信號Im~Iun，其輸 出端用以輸出一記憶體寫入致能信號MWE。組合邏輯34 之輸入端分別接收輸入信號，其輸出端用以輸出一重 置信號C。延遲電路36之輸入端耦接電源供應電壓VCC， 其輸出端用以輸出一致能信號E。低位準致能栓鎖器38之 輸入端分別耦接電源供應電壓VCC及延遲電路36之輸出 端，其控制端耦接組合邏輯34之輸出端，其輸出端用以輸 出一輸出信號Q。及閘40之輸入端分別耦接組合邏輯32 與低位準致能栓鎖器38之輸出端，其輸出端用以輸出一記 億體覆寫控制信號NMWE至快閃記憶胞陣列42中，上述 所提之記憶體覆寫控制信號NMWE即爲控制覆寫用之內部 信號。 上述中，當組合邏輯32接收到之輸入信號Im〜；U滿 本紙張尺度適用+國國家標準（CNS>A4規格（210 X 297公釐） I *---1ι1ι!-·ν裝·！-----訂---------吹^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 經濟部智慧財產局貝工消費合作社印製 4469 4 9 五、發明說明（g) 足其內部預設條件時，組合邏輯32會輸出一設定爲邏輯” 真”之記憶體寫入致能信號MWE，反之若組合邏輯32接收 到之輸入信號UU不滿足其內部預設條件時，組合邏輯 32會輸出一設定爲邏輯”假”之記憶體寫入致能信號 MWE。同理，當組合邏輯34接收到之輸入信號滿足 其內部預設條件時，組合邏輯34會輸出一設定爲邐輯”真” 之重置信號C，反之則重置信號C會被設定爲邏輯”假”。 其中，邏輯”真”可視需要定爲高電位”1”或低電位”0”。 本發明第一實施例之操作方法如下所述。 在系統供電（power on)後，因輸入信號I,〜：^不滿足組 合邏輯34之內部預設條件，故其輸出之重置信號C會被設 定爲邏輯”假”，所以低位準致能栓鎖器38不動作，此時高 電位之電源供應電壓VCC在經過延遲電路36之延遲後抵 達低位準致能栓鎖器38，使得致能信號E被除能而邏輯” 真”被栓鎖在低位準致能栓鎖器38之輸出信號Q，此時記 憶體覆寫控制信號NMWE將會隨記憶體寫入致能信號 MWE而變化，亦即快閃記憶胞陣列42處於允許被覆寫的 狀態，系統可視需要來覆寫快閃記憶胞陣列42。 當BIOS完成所有開機準備動作後，可啓動一特定之 記憶體讀寫程序以滿足組合邏輯34之內部預設條件，使得 組合邏輯34輸出之重置信號C爲邏輯”真”，藉以重置低位 準致能栓鎖器38。如此則低位準致能栓鎖器38之輸出信 號Q將會永遠被鎖定在邏輯”假”’使得及閘40的輸出信號 NMWE永遠爲邏輯”假”’亦即快閃記憶胞陣列42將永遠處 8 本紙張尺度適用中國3家標準（CNS>A4規格（210 X 297公釐〉 — - —-----^ — li w 裝--------訂------—線 y (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 4469 4 9 A7 ^ l 08iw f.doc/OΟ6 --------- 五、發明說明（y ) 於不可覆寫的狀態，直到電源關閉後，再次啓動電源爲止。 換言之，只要在BIOS完成所有開機動作，並啓動特 定之記憶體讀寫程序滿足組合邏輯34之內部預設條件，使 得及閘40輸出之記憶體覆寫控制信號NMWE爲邏輯”假” 之後，此時快閃記憶胞陣列42將永遠處於不可覆寫的狀態 直到電源被關閉爲止，而無法再經由軟體將快閃記憶胞陣 列42重新設定爲可覆寫狀態，故可有效地徹底保護已儲存 於快閃記憶胞陣列42內的資料。 請參照第3圖，其繪示的是依照本發明第二較佳實施 例的一種快閃唯讀記憶體之覆寫保護控制機制的方塊圖= 本發明第二較佳實施例之快閃唯讀記憶體50之覆寫 保護控制機制包括兩個組合邏輯52與54、一延遲電路56、 具重置功能之一低位準致能栓鎖器58、一及閘(AND gate)60 以及一快閃記憶胞陣列62，其中延遲電路56例如係由偶 數個反相器串聯所組成。 組合邏輯54之輸入端分別接收輸入信號I,〜，其輸 出端用以輸出一重置信號C。延遲電路56之輸入端耦接電 源供應電壓VCC ’其輸出端用以輸出一致能信號e。低位 準致能栓鎖器58之輸入端分別稱接電源供應電壓vCC及 延遲電路56之輸出端’其控制端耦接組合邏輯54之輸出 端’其輸出端用以輸出一輸出信號Q。組合邏輯52之輸入 端分別接收輸入信號I⑴〜:U’其輸出端用以輸出一記憶體 寫入致能信號MWE至快閃記憶胞陣列62中，上述記憶體 寫入致能信號MWE即爲控制覆寫用之內部信號。其中， (請先閱讀背面之注意事項再填寫本頁) i裝---- » I -*50

線Y 泰紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ297公釐） Λ7 B7 4469 4 9 5 1 08t\vf.doc/00 6 五、發明說明（） 組合邏輯52之輸入端之一例如用以接收輸入信號1<η之腳 位，此腳位所接收到之輸入信號I⑴，係爲外部輸入信號I。 與輸出信號Q經及閘60後之信號。及閘60之輸入端分別 接收外部輸入信號I。與耦接低位準致能栓鎖器58之輸出 端，其輸出端用以輸出輸入信號I〇i。 上述中，當組合邏輯52接收到之輸入信號1()1〜l()n滿 足其內部預設條件時，組合邏輯52會輸出一設定爲邏輯” 真”之記憶體寫入致能信號MWE，反之若組合邏輯52接收 到之輸入信號不滿足其內部預設條件時，組合邏輯 52會輸出一設定爲邏輯”假”之記憶體寫入致能信號 MWE。同理，當組合邏輯54接收到之輸入信號I,〜im滿足 其內部預設條件時，組合邏輯54會輸出一設定爲邏輯”真” 之重置信號C，反之則重置信號C會被設定爲邏輯”假”。 其中，邏輯”真”可視需要定爲高電位”1”或低電位”〇”。 本發明第二實施例之操作方法如下所述。 在系統供電（power on)後，因輸入信號IpUF滿足組 合邏輯54之內部預設條件，故其輸出之重置信號C會被設 定爲邏輯”假”，所以低位準致能栓鎖器58不動作，此時高 電位之電源供應電壓VCC在經過延遲電路56之延遲後抵 達低位準致能栓鎖器58 ’使得致能信號E被除能而邏輯” 真”被栓鎖在低位準致能栓鎖器58之輸出信號q，此時記 憶體寫入致能信號MWE將會隨外部輸入信號ι()而變化， 亦即快閃記憶胞陣列62處於允許被覆寫的狀態，系統可視 需要來覆寫快閃記憶胞陣列62。 本紙張尺度適用中國國家梏率（CNS)A4规格（210x 297公釐） ------—>— — 1*1 y 裝--------訂---------線^ <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 A7 B7 446949 5 1 OStwf.doc/OOe 五、發明說明（） 當BIOS完成所有開機準備動作後’可啓動一特定之 記憶體讀寫程序以滿足組合邏輯54之內部預設條件Μ吏得 組合邏輯54輸出之重置信號C爲邏輯”真”’藉以重置低位 準致能栓鎖器58。如此則低位準致能栓鎖器58之輸出信 號Q將會永遠被鎖定在邏輯”假”’使得及鬧6〇的輸出信號 Im永遠爲邏輯”假”，此時將永遠無法滿足組合邏輯52之 內部預設條件，使得記憶體寫入致能信號MWE永遠爲邏 輯”假”，亦即快閃記憶胞陣列62將永遠處於不可覆寫的狀 態，直到電源關閉後，再次啓動電源爲止。 換言之，只要在BIOS完成所有開機動作，並啓動特 定之記憶體讀寫程序滿足組合邏輯54之內部預設條件，使 得及閘60之輸出信號Im爲邏輯”假”之後，此時記憶體寫 入致能信號MWE將永遠爲邏輯”假”，快閃記憶胞陣列62 將永遠處於不可覆寫的狀態，而無法再經由軟體將快閃記 憶胞陣列62重新設定爲可覆寫狀態，故可有效地徹底保護 已儲存於快閃記憶胞陣列62內的資料。 綜上所述，本發明的優點係，只要在儲存於記憶胞陣 列內之BIOS完成所有開機動作，並啓動特定之記憶體讀寫 程序滿足第二組合邏輯之內部預設條件，使得及閘之輸出 信號爲邏輯”假”之後，此時記憶胞陣列將永遠處於不可覆 寫的狀態，而無法再經由軟體將記憶胞陣列重新設定爲可 覆寫狀態，故可有效地徹底保護已儲存於記憶胞陣列內的 資料，達到保護記憶體不被非法覆寫之目的。 雖然本發明已以較佳實施例揭露如上，然其並非用以 本紙張尺度適用中國囲家標準（CNS)A4规樁（210 X 297公漦） -----------ry裝--------訂---------線^ (請先間讀背面之注意事項再填寫本頁) 經濟部智慧財產局S工消费合作社印製 4469 4 9 5 I 08twr.doc/006 A7 B7 五、發明說明（π) 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準β

In---!1 w · 11---11^.--111---^ -w— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國因家標準（CNS)A4规格（210 X 297公釐〉

Claims (1)

1. 4469 4 9 I 08nvf.doc，〇()() A8 B8 C8 D8 經濟部智慧財產局員工消费合作社印製 六、申請專利範圍 i.—種用以保護可覆寫式非揮發性記憶體免於資料毀 損的裝置，包括： 一第〜組合邏輯，其輸入端分別接收複數個第一輸入 信號’其輸出端用以輸出一記憶體寫入致能信號； 一第二組合邏輯，其輸入端分別接收複數個第二輸入 信號’其輸出端用以輸出一重置信號： 一延遲電路，其輸入端耦接一電源供應電壓，其輸出 端用以輸出一致能信號； -具重置功能之低位準致能栓鎖器，其輸入端分別耦 接該電源供應電壓及該延遲電路之輸出端，其控制端耦接 該第二組合邏輯之輸出端，其輸出端用以輸出一輸出信 號； 一及閘，其輸入端分別耦接該第一組合邏輯與該低位 準致能彳全鎖器之輸出端，其輸出端用以輸出一記憶體覆寫 控制信號：以及 +記憶胞陣列，耦接該及閘之輸出端，用以儲存資料 訊息； 其中，當該第一與該第二組合邏輯分別接收到之該第 一與該第二輸入信號滿足其內部預設條件時，該第一與該 第二組合邏輯會分別輸出一設定爲邏輯”真”之該記憶體寫 入致能信號與該重置信號，反之若該第一與該第二組合邏 輯分別接收到之該第一與該第二輸入信號不滿足其內部預 設條件時，該第一與該第二組合邏輯會分別輸出一設定爲 __”假”之該記憶體寫入致能信號與該重置信號，並且當 本紙張尺度適用中國囷家標準<CNS)A4規格（21〇x297公釐） -------Ί--^裝--------訂---------線.^ (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 4463 4 9 5 I 08tvvf.doc/006 六、申請專利範圍 該記億體覆寫控制信號爲邏輯”假”時，該記憶胞陣列係處 於不可覆寫的狀態，反之當該記憶體覆寫控制信號爲邏輯” 真”時’該記憶胞陣列係處於可覆寫的狀態。 2. 如申請專利範圍第1項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中該延遲電路包括 係由偶數個反相器串聯所組成。 3. 如申請專利範圍第1項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中邏輯”真”包括設 定爲高電位”1”，而邏輯”假”包括設定爲低電位”〇”。 4. 如申請專利範圍第1項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中該可覆寫式非揮 發性記憶體包括快閃唯讀記憶體。 5. 如申請專利範圍第1項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中該記憶胞陣列包 括快閃記憶胞陣列。 6. —種用以保護可覆寫式非揮發性記憶體免於資料毀 損的裝置，包括： 一第一組合邏輯，其輸入端分別接收複數個第一輸入 信號，其輸出端用以輸出一記憶體寫入致能信號； 一第二組合邏輯，其輸入端分別接收複數個第二輸入 信號，其輸出端用以輸出一重置信號； 一延遲電路，其輸入端耦接一電源供應電壓，其輸出 端用以輸出一致能信號； 一具重置功能之低位準致能栓鎖器，其輸入端分別耦 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） {請先閱讀背面之注意事項再填寫本頁J i Λ--------訂---------•線 經濟部智慧財產局員工消費合作社印裝 經濟部智慧財產局員工消費合作社印製 4 46 9 A 9 μ B8 5 1 〇 8 t \\ I. d 〇 c /Ό 〇 6 qs 六、申請專利範圍 接該電源供應電壓及該延遲電路之輸出端，其控制端耦接 5亥弟一過合邏fe之輸出端’其輸出端用以輸出一輸出信 號； 一及閘，其輸入端分別耦接該低位準致能栓鎖器之輸 出辆與接收一外部輸入信號，其輸出端賴接至該第—組合 邏輯之輸入端其中之一；以及 一記憶胞陣列，耦接該第一組合邏輯之輸出端，用以 儲存資料訊息； 其中’當該第一與該第二組合邏輯分別接收到之該第 一與該第二輸入信號滿足其內部預設條件時，該第一與該 第二組合邏輯會分別輸出一設定爲邏輯”真，，之該記憶體寫 入致能信號與該重置信號’反之若該第一與該第二組合邏 輯分別接收到之該第一與該第二輸入信號不滿足其內部預 設條件時，該第一與該第二組合邏輯會分別輸出一設定爲 邏輯”假”之該記憶體寫入致能信號與該重置信號，並且當 該記億體寫入致能信號爲邏輯”假，，時，該記憶胞陣列係處 於不可覆寫的狀態’反之當該記憶體寫入致能信號爲邏輯” 真”時’該記憶胞陣列係處於可覆寫的狀態。 7·如申請專利範圍第6項所述之用以保護可覆寫式非 揮發丨生s己憶體免於資料毀損的裝置，其中該延遲電路包括 係由複數個反相器串聯所組成。 8.如申請專利範圍第6項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中邏輯”真，，包括設 定爲高電位”1”，而邏輯”假”包括設定爲低電位，’〇，，。 本紙張尺度適用中0國家棵準（CNS)A4規格（210x297公 -------^----)裝---------訂---------線''y (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4469 4 9 5108twf.doc/006 六、申請專利範圍 9. 如申請專利範圍第6項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中該可覆寫式非揮 發性記憶體包括快閃唯讀記憶體。 10. 如申請專利範圍第6項所述之用以保護可覆寫式非 揮發性記憶體免於資料毀損的裝置，其中該記憶胞陣列包 括快閃記憶胞陣列。 11. 一種用以保護可覆寫式非揮發性記憶體免於資料 毀損的方法，包括： 提供一電源給一系統，該系統包括一記憶胞陣列，用 以儲存資料訊息； 該記憶胞陣列依據一記憶體寫入致能信號與一設定 爲邏輯”真”之輸入訊號所產生之一爲邏輯”真”之記憶體覆 寫控制信號，以允許該系統覆寫該記憶胞陣列，其中該記 憶體覆寫控制信號之邏輯狀態會隨著該輸入訊號之邏輯狀 態而變化，且該記憶胞陣列之覆寫與否係由該記憶體覆寫 控制信號之邏輯狀態所決定；以及 當該系統完成一開機準備動作後，啓動一特定之記憶 體讀寫程序，以便將該輸入訊號鎖定在邏輯”假”，使得該 記憶體覆寫控制信號永遠爲邏輯”假”，以禁止該系統覆寫 該記憶胞陣列，直到該電源被關閉爲止。 12. 如申請專利範圍第11項所述之用以保護可覆寫式 非揮發性記憶體免於資料毀損的方法，其中邏輯”真”包括 設定爲高電位”1”，而邏輯”假”包括設定爲低電位”〇”。 13. 如申請專利範圍第11項所述之用以保護可覆寫式 本紙張尺度適用中國國家標準（CNS)A4规格（210*297公» ) -------.---τ')裝--------訂---------線'^ (請先閱讀背面之注意事項再填寫本頁) 4469 4 9 5 I 08twf.d〇c/006 六、申請專利範圍 非揮發性記憶體免於資料毀損的方法，其中該可覆寫式非 揮發性記憶體包括快閃唯讀記憶體。 I4.如申請專利範圍第u項所述之用以保護可覆寫式 非揮發性記憶體免於資料毀損的方法，其中該記憶胞陣列 包括快閃記憶胞陣列。 {請先間讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消费合作社印製 本紙張尺度遶用中國躅家標準（CNS>A4規格（210 X 297公簸）