JP2001022642A - メモリの機密保持回路 - Google Patents

Abstract

(57)【要約】 【課題】 書き換え可能なＲＯＭに記憶されているデー
タの容易かつ不正な書き換えを防止する。 【解決手段】 外部から入力された複数のデータに対し
所定のアルゴリズムを用いて演算を行い、入力パスワー
ドとしての演算結果を出力する演算部５と、正解のパス
ワードを記憶した書き換え可能なＲＯＭ４と、前記演算
部５で演算した演算結果である前記入力パスワードと、
前記ＲＯＭ４に記憶した前記正解のパスワードとを比較
し、一致した場合に限り、前記ＲＯＭ４に格納されたデ
ータに対し書き換えを禁止しているプロテクト機能を解
除可能にする比較手段６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリの機密保
持回路に関し、特に電気的にデータの書き込みと消去が
可能なＲＯＭであるフラッシュメモリなどに用いて好適
な、書き込まれているデータの容易かつ不正な書き換え
を防止できるメモリの機密保持回路に関するものであ
る。

【０００２】

【従来の技術】従来のメモリの機密保持回路としては、
例えば特開平２−３００８３４号公報の半導体装置、特
開昭６３−３１６３９９号公報のコピー禁止機能を有す
る読出専用メモリなどに開示されたものがある。

【０００３】従来、フラッシュメモリに書き込まれてい
るデータのプロテクト、すなわち不正な状況下でのデー
タの書き換えを防止するプロテクト機能の作動および解
除は、プロテクト制御レジスタへの所定データの書き込
み、またはある外部端子へ与える信号レベルにより制御
する構成が一般的に多く採用されている。

【０００４】前記特開平２−３００８３４号公報に開示
された半導体装置では、半導体装置のメモリへ与えられ
たアドレスと、該アドレスにより前記メモリから読み出
されたデータとを演算処理し、この演算処理結果を前記
メモリの内容の読出結果として外部出力することで、解
読しなければメモリの内容を知ることができず、前記メ
モリの内容が容易に不特定多数のものに理解されないよ
うにし、前記メモリの内容の容易かつ不正な書き換えを
困難にしたものである。

【０００５】また、特開昭６３−３１６３９９号公報に
開示されたコピー禁止機能を有する読出専用メモリは、
電源立ち上がり後の一定時間だけ電気的にメモリの一部
へデータの書き込みが可能になるようにして、さらに照
合データを書き込み、その照合データと予め前記メモリ
に書き込まれている暗号データとを比較し、一致すれ
ば、前記メモリの全エリアを読み出し可能にすること
で、前記メモリの内容についてのコピー、前記メモリの
内容の容易かつ不正な書き換えを困難にしたものであ
る。

【０００６】

【発明が解決しようとする課題】従来のメモリの機密保
持回路は以上のように構成されているので、メモリに書
き込まれている内容が簡単に書き換えられてしまうもの
であってはならず、技術の進歩に従ってより高度なプロ
テクト機能の実現を図る必要性が求められているという
課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたものであり、書き換え可能なＲＯＭに記憶
されているデータの容易かつ不正な書き換えを防止する
プロテクト機能をより強化できるメモリの機密保持回路
を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るメモリの
機密保持回路は、外部から入力された複数のデータに対
し所定のアルゴリズムを用いて演算を行い、入力パスワ
ードとしての演算結果を出力する演算手段と、正解のパ
スワードを記憶した記憶手段と、前記演算手段で演算し
た演算結果である前記入力パスワードと、前記記憶手段
に記憶した前記正解のパスワードとを比較し、一致した
場合に限り、書き換え可能なＲＯＭに格納されたデータ
に対し書き換えを禁止しているプロテクト機能を解除可
能にする比較手段とを備えるようにしたものである。

【０００９】この発明に係るメモリの機密保持回路は、
外部から入力された複数のデータに対しハードウェアに
より実現された所定のアルゴリズムを用いて演算を行う
構成を備えるようにしたものである。

【００１０】この発明に係るメモリの機密保持回路は、
外部から入力されたデータと、書き換え可能なＲＯＭに
予め格納されたデータに対し所定のアルゴリズムを用い
て演算を行い、入力パスワードとしての演算結果を出力
する構成を備えるようにしたものである。

【００１１】この発明に係るメモリの機密保持回路は、
正解のパスワードを記憶した記憶手段として書き換え可
能なＲＯＭを用いる構成を備えるようにしたものであ
る。

【００１２】この発明に係るメモリの機密保持回路は、
電源投入後の所定期間内においてのみ、外部から入力ポ
ートを介して複数のデータを入力するようにしたもので
ある。

【００１３】この発明に係るメモリの機密保持回路は、
正解のパスワードが電源投入の回数に対応してＲＯＭに
予め複数記憶されており、前記ＲＯＭに記憶した複数の
正解のパスワードから、今回の電源投入が何回目である
かに応じて選択した正解のパスワードと、電源投入後の
所定期間内に外部から入力した複数のデータをもとに所
定のアルゴリズムで演算した演算結果である入力パスワ
ードとを比較し、一致した場合に限り、前記ＲＯＭに格
納されたデータに対し書き換えを禁止しているプロテク
ト機能を解除するようにしたものである。

【００１４】この発明に係るメモリの機密保持回路は、
電源投入の回数に対応した複数の正解のパスワードを記
憶しておき、前記複数の正解のパスワードから、今回の
電源投入が何回目であるかに応じて、その回数に応じて
選択した正解のパスワードと、電源投入後の所定期間内
においてのみ外部から入力した入力パスワードとを比較
し、一致した場合に限り、書き換え可能なＲＯＭに格納
されたデータに対し書き換えを禁止しているプロテクト
機能を解除可能にする構成を備えるようにしたものであ
る。

【００１５】この発明に係るメモリの機密保持回路は、
正解のパスワードが電源投入の回数に対応して書き換え
可能なＲＯＭに予め複数記憶されており、前記ＲＯＭに
記憶した複数の正解のパスワードから、今回の電源投入
が何回目であるかに応じて、その回数に応じて選択した
正解のパスワードと、電源投入後の所定期間内において
のみ外部から入力した入力パスワードとを比較し、一致
した場合に限り、前記ＲＯＭに格納されたデータに対し
書き換えを禁止しているプロテクト機能を解除可能にす
る構成を備えるようにしたものである。

【００１６】この発明に係るメモリの機密保持回路は、
正解のパスワードを所定のレジスタへ記憶する際に、前
記正解のパスワードを電源オフ時にバックアップされて
いるＲＡＭに保存し登録し、次回の電源投入時には、ク
リアされた前記レジスタへ前記ＲＡＭに保存した正解の
パスワードを書き込み、該正解のパスワードと外部から
入力した入力パスワードとを比較し、一致した場合に限
り、書き換え可能なＲＯＭに格納されたデータに対し書
き換えを禁止しているプロテクト機能を解除可能にする
構成を備えるようにしたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１はこの実施の形態１のメモリの機密
保持回路の構成を示すブロック図である。図において、
１および２は外部から入力ポートを介して入力されたデ
ータ、３は演算部５に入力されたデータ１とデータ２の
演算結果であり、入力されたパスワードとして用いられ
る。４は正解のパスワードであり、例えばフラッシュメ
モリのような書き換え可能なメモリ（記憶手段）（以
下、ＲＯＭという）の所定のアドレスエリアに記憶され
ている。５は演算部（演算手段）、６は前記データ１と
データ２の演算結果と前記正解のパスワードとを比較
し、一致するとＲＯＭ４に対し書き換えを禁止している
するプロテクト機能を解除可能にする比較手段である。

【００１８】次に動作について説明する。このメモリの
機密保持回路では、フラッシュメモリのプロテクト解除
のパスワードを、外部から直接入力されたデータによっ
て決めるのではなく、演算部５で得られた演算結果とし
て得られるパスワードによってのみにより受け付けるも
のである。

【００１９】すなわち、比較データとなる正解のパスワ
ード４を予めＲＯＭに格納しておき、外部から入力ポー
トを介して２つのデータ１，２を入力し、演算部５で演
算処理された演算結果３をパスワードとして、この演算
処理結果３と正解のパスワード４とを比較し、一致する
ことでプロテクト機能を解除する。

【００２０】なお、この演算処理結果がオーバーフロー
したり、除算で商が零になった場合には、それ以降、Ｒ
ＯＭの書き換えを禁止するなどの条件を付与すること
で、プロテクト機能はさらに強化されることになる。

【００２１】以上のように、この実施の形態１によれ
ば、エンドユーザにおいてＲＯＭの書き換えが容易に行
われてしまうことがなくなり、また、ＲＯＭの不正な書
き換えも有効に防止できるメモリの機密保持回路が得ら
れる効果がある。

【００２２】実施の形態２．図２はこの実施の形態２の
メモリの機密保持回路の機能を説明するための説明図で
ある。図において、（ａ）は電源投入時におけるＣＰＵ
の電源電圧の立ち上がり状態を示す波形図であり、電源
が投入されると最初所定の時定数で立ち上がり、電源電
圧ＶＤＤに安定する。また同図（ｂ）は、電源投入時に
図示していないパワーオンリセット回路により生成され
るパワーオンリセットパルスを示す波形図であり、電源
投入後、所定の期間Ｔ、Ｈｉｇｈレベルのパルスとして
出力される。同図（ｃ）は、電源投入時にＣＰＵをリセ
ットするためのＣＰＵパワーオンリセットパルスを示す
波形図である。このＣＰＵパワーオンリセットパルス
は、同図（ｂ）に示すパワーオンリセットパルスが電源
電圧ＶＤＤに安定してから所定の期間ｔ（ｔ＜Ｔ）出力
される。同図（ｄ）は、パスワードの判定が行われる期
間を規定するパスワード判定実行パルスを示す波形図で
ある。このパスワード判定実行パルスは、電源投入後、
前記ＣＰＵパワーオンリセットパルスの出力が終了する
までの前記期間ｔが経過した後、前記パワーオンリセッ
トパルスの出力が終了するまでのＴ−ｔの期間、出力さ
れるパルスである。

【００２３】次に、この実施の形態２のメモリの機密保
持回路の動作について説明する。この実施の形態２のメ
モリの機密保持回路では、図２（ｄ）に示すパスワード
判定実行パルスが出力されている期間、前記実施の形態
１で説明した２つのデータ１，２を外部から入力ポート
を介して受け付ける。このため前記２つのデータ１，２
は前記期間に入力される。そして、この２つのデータ
１，２を演算部５で演算処理し、その演算結果３をパス
ワードとして、この演算結果３と正解のパスワード４と
を比較して、この比較結果をもとに一致すればプロテク
ト機能を解除する。

【００２４】従って、この実施の形態２によれば、前記
２つのデータ１，２を外部から入力ポートを介して入力
する期間が前記パスワード判定実行パルスが出力されて
いる期間内に限定され、さらに前記２つのデータの演算
結果をパスワードとして正解のパスワードと比較するた
め、エンドユーザによる容易なＲＯＭの書き換え、ＲＯ
Ｍの不正な書き換えをより有効に防止できるメモリの機
密保持回路が得られる効果がある。

【００２５】実施の形態３．図３はこの実施の形態３の
メモリの機密保持回路を説明するためのＲＯＭに複数個
書き込まれた正解のパスワードを示す説明図である。図
３では、正解のパスワードが５個、書き込まれている。
このパスワードは電源投入の回数に応じて正解のパスワ
ードが電源投入１回目の正解のパスワード１から例えば
５回目の正解のパスワード５まで順次切り替えられる。
すなわち、１回目の電源投入時にはパスワード１が正解
のパスワードであり、２回目の電源投入時にはパスワー
ド２が正解のパスワードになる。

【００２６】次に動作について説明する。この実施の形
態３のメモリの機密保持回路では、１回目の電源投入で
ある場合、その電源投入後の図２（ｄ）に示すパスワー
ド判定実行パルスが出力されている期間、入力ポートを
介してパスワードを入力し、このパスワードを図３に示
す正解のパスワード１と比較し、この比較結果をもとに
一致すればプロテクト機能を解除する。

【００２７】同様に２回目の電源投入である場合、その
電源投入後の図２（ｄ）に示すパスワード判定実行パル
スが出力されている期間、外部から入力ポートを介して
パスワードを入力し、このパスワードを図３に示す正解
のパスワード２と比較して、この比較結果をもとに一致
すればプロテクト機能を解除する。

【００２８】従って、この実施の形態３によれば、前記
パスワードを外部から入力ポートを介して入力する期間
が前記パスワード判定実行パルスが出力されている期間
内に限定されるとともに、電源投入の回数に応じて正解
のパスワードが切り替えられるため、エンドユーザによ
る容易なＲＯＭの書き換え、ＲＯＭの不正な書き換えを
より有効に防止できるメモリの機密保持回路が得られる
効果がある。

【００２９】実施の形態４．図３はこの実施の形態４の
メモリの機密保持回路を説明するためのＲＯＭに複数個
書き込まれた正解のパスワードを示す説明図である。図
３では、正解のパスワードが５個、書き込まれている。
このパスワードは電源投入の回数に応じて正解のパスワ
ードが電源投入１回目の正解のパスワード１から例えば
５回目の正解のパスワード５まで順次切り替えられる。
すなわち、１回目の電源投入時にはパスワード１が正解
のパスワードであり、２回目の電源投入時にはパスワー
ド２が正解のパスワードになる。また、この正解のパス
ワードを用いたプロテクト解除は、前記実施の形態２で
説明した構成により実現する。

【００３０】ここで、この実施の形態４のメモリの機密
保持回路の動作について説明すると、１回目の電源投入
である場合、その電源投入後の図２（ｄ）に示すパスワ
ード判定実行パルスが出力されている期間、前記実施の
形態１で説明した２つのデータ１，２を外部から入力ポ
ートを介して入力し、この２つのデータ１，２を演算部
５で演算処理し、その演算結果３をパスワードとして、
この演算結果３と図３に示す正解のパスワード１とを比
較して、この比較結果をもとに一致すればプロテクト機
能を解除する。

【００３１】同様に２回目の電源投入である場合、その
電源投入後の図２（ｄ）に示すパスワード判定実行パル
スが出力されている期間、前記実施の形態１で説明した
２つのデータ１，２を外部から入力ポートを介して入力
し、この２つのデータ１，２を演算部５で演算処理し、
その演算結果３をパスワードとして、この演算結果３と
図３に示す正解のパスワード２とを比較して、この比較
結果をもとに一致すればプロテクト機能を解除する。

【００３２】従って、この実施の形態４によれば、前記
２つのデータ１，２を外部から入力ポートを介して入力
する期間が前記パスワード判定実行パルスが出力されて
いる期間内に限定されるとともに、電源投入の回数に応
じて正解のパスワードが切り替えられるため、エンドユ
ーザによる容易なＲＯＭの書き換え、ＲＯＭの不正な書
き換えをより有効に防止できるメモリの機密保持回路が
得られる効果がある。

【００３３】実施の形態５．この実施の形態５のメモリ
の機密保持回路は、最初、所定の手順でレジスタに書き
込まれた正解のパスワードを電源オフ時バックアップさ
れているＲＡＭの所定領域にハードウェア的に転送し保
存、登録しておき、次回の電源立ち上げ時からは前記Ｒ
ＡＭから所定のレジスタへ前記正解のパスワードを書き
込むようにする。そして、前記レジスタに書き込まれた
正解のパスワードと、電源投入時に入力ポートから入力
したパスワードとを比較して、一致すればプロテクト解
除が行われる。

【００３４】前記レジスタに書き込まれた正解のパスワ
ードは、通常、電源投入時に前記レジスタがクリアされ
ることで消失してしまうため、電源投入時にクリアされ
ない前記ＲＡＭの所定領域へ正解のパスワードを転送す
ることで正解のパスワードの消失を回避できる。

【００３５】図４はこの実施の形態５のメモリの機密保
持回路の機能を説明するための説明図である。図におい
て、（ａ）は電源投入時におけるＣＰＵの電源電圧の立
ち上がり、および立ち下がりの状態を示す波形図であ
り、電源が投入されると最初所定の時定数で立ち上が
り、電源電圧ＶＤＤに安定する。また、電源オフの場合
にも所定の時定数でグランド電位へ下降する。また同図
（ｂ）は、電源投入時に図示していないパワーオンリセ
ット回路により生成されるパワーオンリセットパルスを
示す波形図であり、電源投入後、所定の期間Ｔ、Ｈｉｇ
ｈレベルのパルスとして出力される。同図（ｃ）は、電
源投入時にＣＰＵをリセットするためのＣＰＵパワーオ
ンリセットパルスを示す波形図である。このＣＰＵパワ
ーオンリセットパルスは、同図（ｂ）に示すパワーオン
リセットパルスが電源電圧ＶＤＤに安定してから所定の
期間ｔ（ｔ＜Ｔ）出力される。

【００３６】また、図４の（ｄ）は、電源投入時、前記
ＲＡＭから前記レジスタへ正解のパスワードを転送する
正解パスワード転送パルスである。同図（ｅ）は、パス
ワードの判定が行われる期間を規定するパスワード判定
実行パルスを示す波形図である。このパスワード判定実
行パルスは、電源投入後、前記ＣＰＵパワーオンリセッ
トパルスの出力が終了するまでの前記期間ｔが経過した
後、前記パワーオンリセットパルスの出力が終了するま
でのＴ−ｔの期間、出力されるパルスである。そして、
このパスワード判定実行パルスが出力されている期間内
に、入力ポートから入力したパスワードと前記レジスタ
へ転送された正解のパスワードとが比較される。また、
同図（ｆ）は、電源オフ時に前記レジスタから前記ＲＡ
Ｍへ正解のパスワードを転送するための正解パスワード
転送パルスである。

【００３７】以上のように、この実施の形態５によれ
ば、最初、レジスタに正解のパスワードを書き込む所定
の手順をエンドユーザが容易に知り得ないものにしてお
くことで、最初に前記レジスタへ正解のパスワードを書
き込んだ者のみが正解のパスワードを知り得ることにな
り、前記最初に正解のパスワードを書き込んだ者以外の
者は正解のパスワードを知ることができないため、エン
ドユーザによる容易なＲＯＭの書き換え、ＲＯＭの不正
な書き換えをより有効に防止できるメモリの機密保持回
路が得られる効果がある。

【００３８】なお、電源立ち上げ時に前記ＲＡＭから所
定のレジスタへ書き込まれる前記正解のパスワードが、
前記実施の形態３，前記実施の形態４で説明したように
電源投入が何回目かに応じて変化するような構成にする
ことで、エンドユーザによる容易なＲＯＭの書き換え、
ＲＯＭの不正な書き換えをさらにより有効に防止できる
メモリの機密保持回路が得られる効果がある。

【００３９】また、以上の説明では、電源オフ時に正解
のパスワードが電源投入時クリアされないＲＡＭ領域へ
転送される構成であったが、最初、所定の手順で前記レ
ジスタへ正解のパスワードを外部から書き込み、このと
き同時に前記レジスタに書き込んだパスワードを電源投
入時クリアされないＲＡＭ領域へハードウェア的に転送
しておき、次回の電源投入時以降からは、図４（ａ），
（ｂ），（ｃ），（ｄ）に示すように電源立ち上げ時に
前記ＲＡＭから前記所定のレジスタへ正解のパスワード
が書き込まれる構成であってもよい。

【００４０】このように構成した場合にも、レジスタに
正解のパスワードを書き込む前記所定の手順をエンドユ
ーザが容易に知り得ないものにしておくことで、最初に
前記レジスタへ正解のパスワードを書き込んだ者のみが
正解のパスワードを知り得ることになり、前記最初に正
解のパスワードを書き込んだ者以外の者は正解のパスワ
ードを知ることができないため、エンドユーザによる容
易なＲＯＭの書き換え、ＲＯＭの不正な書き換えをより
有効に防止できるメモリの機密保持回路が得られる効果
がある。

【００４１】実施の形態６．以上説明した各実施の形態
では、パスワードの解読をＣＰＵが行うものであった
が、ＣＰＵではなくＲＯＭ制御回路自身が行う構成であ
ってもよい。ＣＰＵがパスワードの解読を行う構成の場
合、書き換え可能なＲＯＭの内容を吸い出して逆アセン
ブルすることで解読の手法が明らかになってしまうた
め、ＲＯＭ制御回路においてハードウェア的にプロテク
トする。このような構成にすることでハードウェア的に
より安全なプロテクト機能を実現できる効果がある。

【００４２】実施の形態７．以上説明した実施の形態１
などにおいては、データ１およびデータ２は、入力ポー
トを介して外部から入力される構成であったが、一方の
データは入力ポートから入力する構成であり、他方のデ
ータは予めＲＯＭの所定のアドレス領域に記憶させてお
く構成であってもよい。また、正解のパスワードと比較
するパスワードの元となるデータの数も、複数個であれ
ば２個に限ることはない。

【００４３】

【発明の効果】以上のように、この発明によれば、外部
から入力された複数のデータに対し所定のアルゴリズム
を用いて演算を行い、その演算結果として入力パスワー
ドを得て、該入力パスワードと記憶手段に記憶した正解
のパスワードとを比較し、一致した場合に限り、書き換
え可能なＲＯＭに格納されたデータに対し書き換えを禁
止しているプロテクト機能を解除可能にするように構成
したので、前記正解のパスワードを知ることができて
も、前記複数のデータと前記アルゴリズムを知らない限
り、前記正解のパスワードに合致する入力パスワードを
生成することが困難であり、プロテクト機能を解除でき
ず、書き換え可能なＲＯＭに記憶されているデータの容
易かつ不正な書き換えを有効に防止できる効果がある。

【００４４】この発明によれば、外部から入力された複
数のデータに対しハードウェアにより実現された所定の
アルゴリズムを用いて演算を行うように構成したので、
ソフトウェアにより実現されたアルゴリズムと異なり、
アルゴリズムの内容を外部から読み出したりすることが
困難であり、書き換え可能なＲＯＭに記憶されているデ
ータの容易かつ不正な書き換えを有効に防止できる効果
がある。

【００４５】この発明によれば、外部から入力されたデ
ータと、書き換え可能なＲＯＭに予め格納されたデータ
に対し所定のアルゴリズムを用いて演算を行い、その演
算結果を入力パスワードとするように構成したので、正
解のパスワードと合致する入力パスワードを前記アルゴ
リズムにより生成するための複数のデータおよびその入
力について複雑化することが可能となり、書き換え可能
なＲＯＭに記憶されているデータの容易かつ不正な書き
換えを有効に防止できる効果がある。

【００４６】この発明によれば、正解のパスワードを記
憶した記憶手段として書き換え可能なＲＯＭを用いるよ
うに構成したので、正解のパスワードを容易に知ること
が困難であり、書き換え可能なＲＯＭに記憶されている
データの容易かつ不正な書き換えを有効に防止できる効
果がある。

【００４７】この発明によれば、電源投入後の所定期間
内においてのみ、外部から入力ポートを介して複数のデ
ータを入力するように構成したので、正解のパスワード
と合致する入力パスワードを前記アルゴリズムにより生
成するための複数のデータの入力について複雑化するこ
とが可能となり、書き換え可能なＲＯＭに記憶されてい
るデータの容易かつ不正な書き換えを有効に防止できる
効果がある。

【００４８】この発明によれば、正解のパスワードが電
源投入の回数に対応してＲＯＭに予め複数記憶されてお
り、前記ＲＯＭに記憶した複数の正解のパスワードか
ら、今回の電源投入が何回目であるかに応じて選択した
正解のパスワードと、電源投入後の所定期間内に外部か
ら入力した複数のデータをもとに所定のアルゴリズムで
演算した演算結果である入力パスワードとを比較し、一
致した場合に限り、前記ＲＯＭに格納されたデータに対
し書き換えを禁止しているプロテクト機能を解除するよ
うに構成したので、正解のパスワードと合致する入力パ
スワードを得るための条件が複雑化され、書き換え可能
なＲＯＭに記憶されているデータの容易かつ不正な書き
換えをより有効に防止できる効果がある。

【００４９】この発明によれば、電源投入の回数に対応
した複数の正解のパスワードを記憶しておき、前記複数
の正解のパスワードから、今回の電源投入が何回目であ
るかに応じて選択した正解のパスワードと、電源投入後
の所定期間内においてのみ外部から入力した入力パスワ
ードとを比較し、一致した場合に限り、書き換え可能な
ＲＯＭに格納されたデータに対し書き換えを禁止してい
るプロテクト機能を解除可能にするように構成したの
で、正解のパスワードが電源投入のたびに変化し、入力
パスワードの入力について複雑化でき、書き換え可能な
ＲＯＭに記憶されているデータの容易かつ不正な書き換
えを有効に防止できる効果がある。

【００５０】この発明によれば、正解のパスワードが電
源投入の回数に対応して書き換え可能なＲＯＭに予め複
数記憶されており、前記ＲＯＭに記憶した複数の正解の
パスワードから、今回の電源投入が何回目であるかに応
じて選択した正解のパスワードと、電源投入後の所定期
間内においてのみ外部から入力した入力パスワードとを
比較し、一致した場合に限り、前記ＲＯＭに格納された
データに対し書き換えを禁止しているプロテクト機能を
解除可能にするように構成したので、正解のパスワード
を外部から容易に読み出すことができず、また正解のパ
スワードが電源投入のたびに変化するため、入力パスワ
ードおよびその入力について複雑化でき、書き換え可能
なＲＯＭに記憶されているデータの容易かつ不正な書き
換えを有効に防止できる効果がある。

【００５１】この発明によれば、正解のパスワードを所
定のレジスタへ記憶する際に、前記正解のパスワードを
電源オフ時にバックアップされているＲＡＭに保存し登
録し、次回の電源投入時には、クリアされた前記レジス
タへ前記ＲＡＭに保存した正解のパスワードを書き込
み、該正解のパスワードと外部から入力した入力パスワ
ードとを比較し、一致した場合に限り、書き換え可能な
ＲＯＭに格納されたデータに対し書き換えを禁止してい
るプロテクト機能を解除可能にするように構成したの
で、最初に前記レジスタへ正解のパスワードを書き込ん
だ者のみが正解のパスワードを知り得ることになり、前
記最初に正解のパスワードを書き込んだ者以外の者は正
解のパスワードを知ることができず、容易なＲＯＭの書
き換え、ＲＯＭの不正な書き換えをより有効に防止でき
る効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のメモリの機密保持
回路の構成を示すブロック図である。

【図２】 この発明の実施の形態２のメモリの機密保持
回路の機能を説明するための説明図である。

【図３】 この発明の実施の形態３および実施の形態４
のメモリの機密保持回路を説明するためのＲＯＭに複数
個書き込まれた正解のパスワードを示す説明図である。

【図４】 この発明の実施の形態５のメモリの機密保持
回路の機能を説明するための説明図である。

【符号の説明】

４ ＲＯＭ（記憶手段）、５ 演算部（演算手段）、６
比較手段。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部から入力された複数のデータに対し
   所定のアルゴリズムを用いて演算を行い、入力パスワー
   ドとしての演算結果を出力する演算手段と、 正解のパスワードを記憶した記憶手段と、 前記演算手段で演算した演算結果である前記入力パスワ
   ードと、前記記憶手段に記憶した前記正解のパスワード
   とを比較し、一致した場合に限り、書き換え可能なＲＯ
   Ｍに格納されたデータに対し書き換えを禁止しているプ
   ロテクト機能を解除可能にする比較手段と、 を備えたメモリの機密保持回路。
2. 【請求項２】 演算手段は、外部から入力された複数の
   データに対しハードウェアにより実現された所定のアル
   ゴリズムを用いて演算を行うことを特徴とする請求項１
   記載のメモリの機密保持回路。
3. 【請求項３】 演算手段は、 外部から入力されたデータと、書き換え可能なＲＯＭに
   予め格納されたデータに対し所定のアルゴリズムを用い
   て演算を行い、入力パスワードとしての演算結果を出力
   することを特徴とする請求項１または請求項２記載のメ
   モリの機密保持回路。
4. 【請求項４】 正解のパスワードを記憶した記憶手段
   は、 書き換え可能なＲＯＭであることを特徴とする請求項１
   から請求項３のうちのいずれか１項記載のメモリの機密
   保持回路。
5. 【請求項５】 複数のデータは、 電源投入後の所定期間内においてのみ、外部から入力ポ
   ートを介して入力することを特徴とする請求項４記載の
   メモリの機密保持回路。
6. 【請求項６】 正解のパスワードは、 電源投入の回数に対応してＲＯＭに予め複数記憶されて
   おり、 比較手段は、 前記ＲＯＭに記憶した複数の正解のパスワードから、今
   回の電源投入が何回目であるかに応じて選択した正解の
   パスワードと、演算手段で演算した演算結果である入力
   パスワードとを比較し、一致した場合に限り、前記ＲＯ
   Ｍに格納されたデータに対し書き換えを禁止しているプ
   ロテクト機能を解除可能にすることを特徴とする請求項
   ５記載のメモリの機密保持回路。
7. 【請求項７】 電源投入の回数に対応した複数の正解の
   パスワードを記憶しておき、前記複数の正解のパスワー
   ドから、今回の電源投入が何回目であるかに応じて、そ
   の回数に応じて選択した正解のパスワードと、電源投入
   後の所定期間内においてのみ外部から入力した入力パス
   ワードとを比較し、一致した場合に限り、書き換え可能
   なＲＯＭに格納されたデータに対し書き換えを禁止して
   いるプロテクト機能を解除可能にするメモリの機密保持
   回路。
8. 【請求項８】 正解のパスワードは、電源投入の回数に
   対応して書き換え可能なＲＯＭに予め複数記憶されてお
   り、前記ＲＯＭに記憶した複数の正解のパスワードか
   ら、今回の電源投入が何回目であるかに応じて、その回
   数に応じて選択した正解のパスワードと、電源投入後の
   所定期間内においてのみ外部から入力した入力パスワー
   ドとを比較し、一致した場合に限り、前記ＲＯＭに格納
   されたデータに対し書き換えを禁止しているプロテクト
   機能を解除可能にすることを特徴とする請求項７記載の
   メモリの機密保持回路。
9. 【請求項９】 正解のパスワードを所定のレジスタへ記
   憶する際に、前記正解のパスワードを電源オフ時にバッ
   クアップされているＲＡＭに保存し登録し、次回の電源
   投入時には、クリアされた前記レジスタへ前記ＲＡＭに
   保存した正解のパスワードを書き込み、該正解のパスワ
   ードと外部から入力した入力パスワードとを比較し、一
   致した場合に限り、書き換え可能なＲＯＭに格納された
   データに対し書き換えを禁止しているプロテクト機能を
   解除可能にするメモリの機密保持回路。