TW439178B - Integrated circuits with wells - Google Patents

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4 391 7g . ' A7 _B7_ 五、發明説明（1 ) 本發明係有關於一種半導體電路，特別係指一種有井 之半導體電路。 一些有井之半導體電路於預定之電壓上加壓以獲得機 能性的需求及執行特徵。例如，加壓很多個井可使多個電 晶體相互隔離，因此，於一些動態隨機存取記憶體（DRAMs) 上，動態隨機存取記憶體（DRAM)單元之NMOS電晶體形成於 加壓深N井（DNW)中之P井中，DNW係將P滲雜底材和P井隔 離，P井在較底材爲低之電壓下偏壓。因此，在P井中動態 隨機存取記憶體單元電晶體之本體區域係在較讀/寫電路的 N型金屬氧化半導體電晶體之主體區爲低之電壓（例如感測 放大器）偏壓。於該P井上之較低偏壓減少其漏電流流經該 動態隨機存取記憶體（DRAM)單元電晶體，該漏電流流經這 些電晶體係因能夠使該單元放電而受到關注。同時，因爲 較低偏壓將使電晶體遲鈍，以致較低偏壓並不適合讀/寫N 型金屬氧化半導體電晶體（値得注意的是漏電流在讀/寫電 晶體所受到的關注不如DRAM單元電晶體來得多）。該加壓之 DM隔離了動態隨機存取記憶體（DRAM)單元電晶體與該讀/ 寫電晶體。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 爲了改良電壓源加壓該MW與該DNW本身之間的電極接 觸，提供位於底材表面之低電阻，重滲雜N+接觸區予該 DNW=該N +接觸區係形成在一個隔離N井上，該隔離N井係形 成於DNW上，隔離N井之原因如下所述 動態隨機存取記憶體（DRAM)製造步驟之一爲通道阻絕 植入，該通道阻絕植入係在N型金屬氧化半導體（NM0S)主動 區域及場隔離區域內執行一個P型植入’通道阻絕植入之目 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4391 78 經濟部中央標準扃員工消費合作社印製 A7 B7 五、發明説明（2 ) 的在於增加N型金屬氧化半導體（NMOS)電晶體的穿透電壓及 寄生場電晶體的穿通及閥電壓。通道阻絕植入係被多個N井 阻絕，使P型金屬氧化半導體（PMOS)電晶體形成。簡述罩幕 的生成，用於該通道阻絕植入的罩幕係被做成使用於產生 < 該N井之N型植入的罩幕反轉。因此，通道阻絕植入可精確 地植入於爲N井植入阻絕的區域。 除了包括P型金屬氧化半導體（PMOS)電晶體之N井，通 道阻絕植入亦爲加壓該深N井之N +接觸區所阻絕。此作法是 爲避免通道阻絕P型滲質阻礙M +接觸區及深N井（DNff )之間的 電子接觸。爲了使該通道阻絕植入罩幕成爲N井罩幕反轉及 在N +接觸區阻礙通道阻絕植入，該N型接觸區形成於有相同 N井罩幕的隔離的N井上，如用於包括該P型金屬氧化半導體 電晶體之N井。 在積體電路上減少每一個井之間隔是被需求的，注意 的是在一個并及井外側之電晶體間一般是需要一個最小的 間隔。例如，在很多動態隨機存取記憶體，DNW.與讀/寫電 路電晶體間的最小間隔是必需的，且渴望減少此間隔。 依據本發明，可減少積體電路間隔需求。在一些實施 例中，井與井外側之電晶體間之間隔需求可被去除，因 此，該積體電路的尺寸可變小。 特別地，一些實施例中，可去除在深N井中包括N +接觸 區之隔離N井，可藉由改變通道阻絕罩幕而非N井罩幕之反 轉來實現。 另外’如下所述，在井和井外側之電晶體間之間隔需 3 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ' ----n ------f-訂一r I ----— ^ if----It ----- 4391 78 A7 ____B7____ 五、發明説明（3 ) 求可被去除，當井外側之電晶體佈置後*鄰接於該井之該 電晶體爲一個能加壓該井的電晶體。該電晶體以其本身的 一個電極至其他電極連接於一預設電壓。例如，在動態隨 機存取記憶體上，該電晶體能成爲一個連接預充電壓至一 位元線的預充電晶體，以i記憶存取（如，一記億讀取操作） 前預充該位元線。該預充電壓亦適合加壓於該井。接收該 預設電壓之電晶體電極係至少一部份在該井內，以加壓該 井至該預定電壓。因此，在該井及該電晶體間之最小間隔 需求可被去除。 在一些動態隨機存取記憶體之實施例中，該通道阻絕 植入罩幕阻絕該深N井重疊該預充電壓之電晶體之汲極區的 至少一部份。因此，可預防該通道阻絕P滲質阻礙該深N井 和該汲極區間的電子接觸。 在一些實施例中，P和N導電性型態係被反轉。 本發明之其他特徵描述如下，該發明係被附加之申請 專利範圍所定義。 ' 第一圖爲根據本發明之動態隨機存取記憶體（DRAM)的 方塊圖。 第二圖爲第一圖動態隨機存取記憶體的部份剖視圖。 鋰濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第三圖A和B爲第一圖動態隨機存取記憶體（DRAM )的部 位電路圖。 第四圖A和B爲第一圖動態隨機存取記憶體（DRAM)的部 份頂視圖。 第五圖及第六圖爲第一圖動態隨機存取記憶體（DRAM) ^391 78 經濟部中央標準局員工消費合作社印製 A7 B7 五'、發明説明（4 ) 的佈植程序的剖視說明圖。 第七圖爲第一圖中一些實施例之汲極尺寸的剖視圖。 11 0 :動態隨機存取記憶體； 120 :記憶體陣列；. ' 130 :讀/寫電路方塊； 210 : N型金屬氧化半導體（NMOS)電晶體； 210S、236S :源極； 210D、236D :汲極； 216 : P井； 2 2 0 :深N井； 2 2 6 :記憶體電容器； 2 3 0 : P底材 2 3 6 :預充電電晶體； 236G :闊極； 310、326 :預充電方塊； 314 :感測方塊； 320 :感測放大器； 330、381 : N型金屬氧化半導體（NMOS)均等電晶體； 334、340、344、350 : N型金屬氧化半導體（NMOS)電晶體； 354、360: N型金屬氧化半導體傳遞電晶體； 364、370 : P型金屬氧化半導體（PMOS)電晶體； 364-PI、370-P1 :多晶矽-1 線； 374、380 : N型金屬氧化半導體； 383 : N型金屬氧化半導體預充電電晶體； 5 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公嫠) (請先聞讀背面之注意事項再填寫本頁) 裝. 43 91 78 - at B7___ 五、發明说明（5 ) 410、440、450、460、484 :點狀區； (对先閱讀背忐之注意事項再填穴本頁) 418 、 430 ' 434 、 455 ' 464 、 468 、 472 、 476 、 482 、 486 、 490、494 :接觸區； 422、426、444、510區域； 51 0 :二氧化矽層； 530:保護氧化層； 6 1 0 :二氧化矽保護層； 620 : N井區； 6 3 0 :場氧化區； 640 : P-通道阻絕區。 第一圖顯示一個整合的動態隨機存取記憶體110,第一 圖中動態隨機存取記憶體（DRAM)之記億體陣列120.1、 120· 2沿著水平方向（記憶體行的方向）與讀/寫（R/ff)電路方 塊130.1、130.2、130.3相間隔。每一記憶體陣列120係被 讀/寫（K/10電路方塊左右環繞，每一記憶體陣列120係爲記 憶體單元之陣列，每一單元包括一 N型金屬氧化半導體 (NMOS)電晶體·210(如圖二），每一記憶體陣列的電晶體210 之源極區21DS及汲極區21GD係形成於一個或多個Ρ井216 中，每一Ρ井216係形成在一對應的深Ν井（DNl〇中。 每一電晶體210之汲極210D係連接於一位元線BL上（或 位元線见，第二圖未顯示），源極21 GS係連接至一記憶體 電容器226 ’該電容器22 6也連接至參考電壓VREF。在一些 實施例中Ρ井216被施加偏壓，爲負電壓-l.ov，其中 本紙張尺度適州中國國家橾準（〇呢）六4规格（210父297公釐） 43 9ί 78 經濟部中央標準局—工消費合作社印製 Α7 Β7 五、發明説明（6 ) VCC = 3.3V，以降低其漏電流經電晶體210，施加偏壓於深N 井22G至正電壓HVCC(VCC的一半）用以使P井216與P底材230 隔離，在一些實施例中VCC爲3.3V或5.0V。 第二圖中，在記億體陣列12G右邊鄰接的讀/寫電路方 塊130中，鄰接於深N井（DNW)220之該電晶體是一個位元線 預充電電晶體236。電晶體236之汲極236D係連接到相同的 電壓源HVCC，以加壓該深N井220，·源極236S係連接到位元 線BL(或瓦），閘極236G接收一均等的信號EQ，信號EQ在記 憶存取操作前維持相當高的，用以預充該位元線至HVCC。 汲極236D的一部份係在深N井220內，以致於該深N井 220重疊該汲極236D，因此，在讀寫電路方塊130取該深N井 間並無最小間距之需求》 同樣地，在該記憶體陣列左邊的讀/寫（R/ff)方塊130上 C圖二未顯示），一位元線預充電電晶體有一汲極區重疊深N 井22 0，該汲極區係連接到HVCC，因此，不需有最小之間 隙。 ’ 在一些實施例中，該位元線預充電電晶體236的汲極係 爲在深N井（DNW)中唯一的N+接觸區，以連接該深N井至 HVC.C。 從第一圖中可見，動態隨機存取記憶體UQ(DRAM)在記 億體陣列120及讀寫（R/W)電路方塊130間包括四個邊界，因 此，四個最小的間隙是被去除。 該間隙去除的數目隨記憶體陣列的數目而增加。一些 4Mb動態隨機存取記憶體（DRAM)包括16個記憶體陣列，因此 7 本紙張尺度適用中国國家標準（CNS > A4規格（210X297公釐） (請先Μ讀背面之注$項再填寫本頁) 裝· ιίτ 43 91 7 8 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 在每一記憶體陣列及讀/寫電路方塊間有32個邊界，因此可 達到尺寸的顯著減小。 第一圖中記憶體，的行及其個別的位元線此、瓦係水平 地延伸，記憶體的列及其個別的位字線WL係垂直地延伸， 每一記憶體陣列1 2 0 i細分爲很多相同的記億體方塊M-i.j(圖三A顯示方塊M-i.j的電路圖），每一記憶體方塊Μι . j 係 爲記億 體陣列 1 2 0 . i 的單一 的’行 ，記憶 體陣列 1 2 0 . i 的 每一字元線WL穿過所有陣列的方塊M-i · j，僅有一對位元線 BL、瓦穿過任一記憶體方塊M-i. j。 方塊Μ- i . j的位元線對BL、瓦以錯開的形式連接到在 —個鄰接電路方塊130.k(k=i或k = i + l)之讀寫方塊RW-k . K圖一至三）。因此，記億體方塊M-1 . 1的位元線連接到 .在記億體陣列120.1的左邊的讀/寫方塊（RW方塊）RW-1.1。 記億體方塊M-1 . 2的位元線連接志在記億體陣列1 20 . 1右邊 的Rff方塊Rff-2.2等等。方塊RW-2.2_連接至記憶:體方塊M-2 . 2 »此錯開結構之更詳細描述在美國專利申請案“具有錯 開共享的位元線感測放大器之動態隨機存取記憶體結構”， 代理人字號爲M-388 US，由LI-CHUN LI.等人於1996年12月 3曰提出申請，在此供作參考。 在記億體方塊M-1 . 2(第三圖A所示）及在每一記憶體方 塊M-i.j中，一個記憶體單元係位於位元線BL與每一其他的 字元線ffL交叉的位置，且在位元線瓦與每一其餘的字元線 交叉的位置上，每一記憶體單元電晶體210的閘極係連接到 個別的字元線WL，且該汲極係連接到個別的位元線BL或 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐) --------裝— (請先閱讀背面之注意事項再填寫本頁) —訂一1 補" 4391 7 8 A7 B7 五、發明說明（S〉（89年7月修正頁） 瓦。 - 單一記憶體陣列1 20的所有記憶體單元電晶體2 1 0係形 在位於相同的深N井220中的相同的P井2 1 6中。 如第三圖A和B所示，讀寫方塊RW-2_.2包括：（1)預充電 方塊310(第三圖A)用以預充穿過記憶體方塊M-1.2之該位元 線線段；（2)包括一感測放大器320之感測方塊314(第三圖 B);以及（3)預充電方塊326，用以預充記憶體方塊M-2.2之 位元線線段。除了最左邊的方塊RW · 1 . j省略預充電方塊3 1 0 以及最右邊的方塊RW-3. j省略預充方塊326之外，所有的讀 寫RW-i、j方塊彼此係相同的》 在預充電方塊310中，預充電晶體236(圖二、三A)有汲 極連接到垂直穿過（在圖一 '三A的平面視圖）在讀/寫（R / W ) 電路1 3 0.2中的所有讀寫（R / W )方塊（i . e穿過方塊Rw - 2.2Rw -2 . 4 )的金屬-i線HVCC - Μ1 =該金屬-1線H VCC - Μ 1擁有定壓 HVCC。電晶體.236的源極係連接到位元線BL，該閘極係連接 到一個金屬-1線EQ- Μ 1，該線擁有均等訊號EQ，金屬線EQ -Ml垂直穿越讀/寫電路130.2的所有讀寫方塊。 金屬線EQ-M i也連接到N型金屬氧化半導體（NMOS )均等 電晶體330的閘極，與其位元線BL、亙相連接。 Ν型金屬氧化半導體（NMOS)電晶體3 34、340連接記憶體 方塊Μ - 1 . 2的位元線線段BL、瓦到感測方塊3 1 4的個別位元 線線段BL、瓦（第三圖Β)，相同的Ν型金屬氧化半導體（NMOS) 電晶體344、350連接感測方塊3 14的位元線線段到記憶體方 塊Μ-2.2的個別位元線線段。電晶體334、340的閘極接收分 t紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） --------訂---------線- (諝先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 78^ 78^ 經濟部中央標準局員工消費合作社印製 A7 ^_______ 五、發明説明（9 ) 接收分佈在垂直金屬-1線SS卜Ml之訊號SSI，電晶體344、 350的閘極接收分佈在垂直的金屬-1線SS2-M1的訊號SS2。 線SS1-M1，SS2-M2穿過R/W電路130.2的所有Μ方塊。當訊 號SS1爲高時，感測放大器320會放大來自記憶體方塊Μ-1.2 的訊號。當信號SS2高時/感测放大器320會放大來自記憶 體方塊Μ-2.2的信號，在任何時間最多有一個信號SSI ' SS2 是高的。 在感測方塊314中，位元線BL係連接到Ν型金屬氧化半 導體傳遞電晶體354的源/汲極，電晶體354的其他源/汲極 係連接到資料位元輸出線巧，位元線五係連接到傳遞電晶 體360的一源/汲極區，而其它的源/汲極區係連接到一資料 位元輸出線DB，電晶體354、360的閘極接收一行選擇信號 YS，資料線DB、巧是垂直穿過讀/寫電路130.2的所有讀寫 方塊的金屬-1線。 Ρ型金屬氧化半導體（PMOS)電晶體364、370以及Ν型金 屬氧化半導體電晶體374、380形成兩橫向連接的閂以形成 感測放大器3 20 =位元線BL係連接到電晶體36 4、374的閘極 以及電晶體370、380的汲極，位元線豆係連接於電晶體 370、38G之閘極和電晶體364、370的汲極。Ρ型金屬氧化半 導體電晶體PMOS)364、374係連接到垂直金屬線一2線SLP， N型金屬氧化半導體374、380的源極係連接到一垂直金屬2-SLN· ’線SLP、SLN穿過讀/寫電路1 30, 2的所有讀寫（RW)方 塊，在放大期間’線SLP係連接於正電壓以及線SLN係連捧 到地面’在預充電期間，線SLP、SLN係連接到相同的預充 本紙悵尺度適用中國國家標準（CNS ) A4規格（21 ο X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 經濟部中央摞準局貝工消費合作社印製 43 91 78 A7 _B7 _ 五、發明説明（1〇 ) 電壓HVCC。該感測放大器的操作及時序描述在美國專利申 請案“充電感測放大器”，申請號爲08/760，121，由 L.LIU.等人於199 6年12月3日提出申請在此供作參考。 預充電方塊326係取方塊310相似，特別地，方塊326包 括了連接於位元線BL、瓦間的一N型金屬氧化半導體均等 電晶體3 8 1，以及連接到位元線BL的N型金屬氧化半導體預 充電電晶體383。電晶體383的汲極·係連接到一垂直金屬線-1以接收電壓HVCC以及穿過電路130.2的所有KW方塊，電.晶 體381、383的閘極接收均等信號EQ，該信號EQ係由穿過電 路130.2的所有讀寫方塊的一個垂直金屬-1線所提供•電晶 體38 3的汲極與記憶體方塊M-2.2的深N井（圖未示）重疊。 第四圖A和B爲顯示使用於製造方塊310、314之罩幕的 佈置圖。動態隨機存取記憶體（DRAM)llO包括四個多晶矽層 及位於該多晶矽層上方之二層金屬層。位元線BL、瓦係由 第四個多晶矽層所形成，位元線邊界以虛線（-)表斥：。 點狀區爲罩幕開口，使N +或P +滲質藉由此處植入底材 230，點狀區210S爲記憶體方塊M-1.2最右邊記億體單元之 電晶體的N +源極區，也請參閱第二圖，電容器226 (第二 圖），連接到記憶體單元電晶體21 0電容板係由第二多晶矽 層所形成（圖未示），連接到電壓VRE之電容板係在第三多 晶矽層所形成（圖未示），該板爲在記憶體陣列中的許多記 憶體方塊所共有，此多晶矽-3板在該陣列的一些記憶體方 塊M-I.J間被中斷，以允許金屬-1字元線WL可接觸多晶矽-1 字元線WL (每一字元線WL包括散怖於一多晶矽-1上方的一 11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (諳先閱讀背面之注$項再填寫本頁) 1訂 •I. vr 經濟部中央標準局員工消費合作社印敢 4 1 78^ A7 B7 五、發明説明（11 ) 金屬一1線）。 點狀區410 (第四圖A)包括了預充電電晶體236的N +汲 極 236D。 金屬-1線HVCC-M1接觸在接觸區418的汲極區（在區域 418中，線HVCC-M1接觸一滲雜多晶矽-4區，多晶矽-4區接 觸該汲極區）。 金屬-1線EQ-M1接觸在區域422的多晶矽-1線EQ-P1，多 晶矽-1線EQ-P1提供閘極予電晶體236、33 (第三圖A)。 多晶矽-1線SS卜P1提供電晶體334、340的閘極，線 SS；L-P1接觸在區域426的金屬線SS卜Ml，位元線BL、瓦接 觸於接觸區430電晶體334、340的源極/汲極。 多晶矽-1線YS-P1提供傳遞電晶體354、360的閘極，多 晶矽-1線YS-P1接觸在接觸區434的一金屬-1區，金屬-1區 域接觸一金屬2區域，而提供一Y選擇信號YS。點狀區440包 括了電晶體360的源極及汲極區（區域44爲罩幕開口，使滲 t · 質藉由此處植入，該植入亦爲多晶矽-1線YS-P1所遮幕*以 使源極及汲極區彼此區隔），電晶體360的一個源極/汲極 區與在區域444金屬-1線DB接觸。 同樣地，點狀區450包括了該讀寫（Rff)方塊Rff-2.2之電 晶體354以及下一個讀寫方塊RW-2.4的電晶體354的源極及 汲極區，多晶矽-1線YS2-P1提供了讀寫方塊RW-2.4的傳遞 電晶體的閘極，該兩讀寫方塊之電晶體354之共同的源極及 汲極區與在接觸區455的資料線DB接觸。 位元線BL、瓦接觸在接觸區45 5的電晶體360、354的 12 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 17^— ^^^^1 ^^^^1 ^^^^1 m · ^^^^1 ^^^^1 ^^^^1 ^^^^1 ^11—s nvf Sni4 n ^^^^1 ^^^^1 nl·'· ,、洚-3吞 w (請先閱讀背面之注意事項再填寫本頁) 4 3 91 7 8'-- A7 B7 五、發明説明（12 ) 該源極及汲極區。 ~ (請先閲讀背面之注意事項再填寫本頁) 在第四圖B中，直接延伸於在該位元線冱下方的多晶 矽-1線364-P1可提供電晶體364的閘極，直接延伸於位元線 BL下方的多晶矽-1線370-P1提供該電晶體370的閘極，點狀 區460包括該兩P型金屬氧化半導體（PMOS)電晶體之該P +源 極及汲極。線370-P1接觸在接觸區464的位元線瓦，多晶 矽-1線364-P1接觸在該接觸區468+的位元線BL及電晶體370 的汲極，位元線瓦接觸在接觸區472的電晶體364的汲極， 金屬-2線SLP(第四圖B未顯示）接觸在接觸區476的電晶體 3 64、370的共同的源極。 多晶矽-1線374-P1提供電晶體374之閘極，多晶矽-1線 380-P1提供電晶體380之閘極，該兩多晶矽-1線延伸於位元 線之間，基本上與該位元線平行。多晶矽-1線380-pl接觸 在接觸區482的位元線丑，多晶矽-1線374-P1接觸在接觸 區482的位元線BL。 f t 點狀區484包括了電晶體374、38G的源極及汲極，位元 線BL接觸在接觸區486的電晶體380的源極和汲極，位元線 瓦接觸在該接觸區490的電晶體374的汲極，金屬-2線 SLN (圖未示）接觸在該接觸區494的電晶體3 74、38ϋ之共同 的源極。 位元線BL、亙接觸在接觸區43G(第四圖Β)的電晶體 344、350 (第三圖B)的源/汲極區，電晶體344、350在第四 圖B中未顯示。 第五圖顯示動態隨機存取記憶體（DRAM)llO之製造開始 13 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） 43 yi 78

五、發明說明（13 ) (89年7月修正頁) 補充 經 濟 部 智 慧 財 產 局 消 費 (合 作 社 印 製 階段，滲雜硼之晶圓230具有濃度爲3x l〇Ucm·3，最初的二 氧化矽層510係以熱氧化法成長爲300至lOOOnrn厚度，氧化 層5 1 0係以標準的微影技術形成圖案以曝露一個區域520， 使滲質藉由此處植入於P井2 1 6及深N井220。 一個二氧化矽保護層係以熱氧化法成長至30至3OOnm厚 度（一些實施例爲l〇〇nm)，磷係在能量18keV下被植入於區 域520中，以生成深N井220，離子劑量爲1至9倍的1013 &1〇1^/(：1112(—些實施例爲1.5)<101331〇111/〇[«2)。 在氮氣下加熱該晶片至11 50°C，50至100分鐘（在一些實 施例中爲90分鐘），將磷植入晶片中，該深N井往側邊及向 下擴散，如第六圖所示。 全面性蝕刻移除保護氧化層530及一小部份的氧化層 510，二氧化矽保護層610係以氧化法在900°C下10至60分鐘 下熱生成爲30至300nm厚度（一些實施例爲100nm)，硼係在 30至180keV(在一些實施例中爲60keV)能量下植入以形成P 井216，該離子量爲lx 10|}至9x 10l3cnT2(—些實施例爲2x 10l;c;m·2)。 然後移除氧化層510、610，一 ΙΟΟηιτι之二氧化矽保護層 (第三保護層氧化，圖未示）係以濕式氧化法在950°C下執行 1 0至60分鐘生成，沉積及圖案化光阻（圖未示）以曝露N井區 620(見第二圖），使得該P型金屬氧化半導體（PM0S)電晶體 370及其他P型金屬氧化半導體電晶體將被形成，磷係在30 至ISOkeV的能量下植入以形成該N井，離子量爲lx 1013至9x 1(广cu「：（ 一些實施例爲1.2x 1013cm_2)，然後係在H50°C溫度 本紙張尺度適用中國國家標準（CNS)A4規格（210 >： 297 y髮） (請先閱讀背面之注意事項再填寫本頁) v,k---------訂---------線 經濟部中央標準局舅工消費合作社印製 439t 78 、 A7 _B7_ 五、發明説明（14 ) 溫度下進行一個井趨入步驟200至800分鐘（一些實施例爲 250分鐘），該深1'1井22()產生之深度約爲5卜111，？井216的深 度爲2卜111，該1<井62()的深度爲3卜111，？井216的右邊邊與個別 的深N井 220之間的距離dw爲2μm。 移除該第三保護氧化層，以習知之LOCOS氧化法在1000 °C下執行9G分鐘而在使電晶體主動區之間生成47Qnm厚度的 場氧區3 6 0。 - 以溼式氧化法在85D°C下執行40分鐘，以生成厚度30nm 的二氧化矽犧牲層（圖未示），BF2的全面性離子植入係在能 量爲7GkeV下進行穿過該犧牲氧化層，以調整電晶體的閥電 壓，該離子濃量爲3.2X 10I2CM_2)。 然後進於深P型植入（通道阻絕植入）於N型金屬氧化半 導體電晶體主動區（NM0S)，以增加在N型金屬氧化半導體電 晶體及場氧化區下的該P型滲質濃度，以產生P-通道阻絕區 640，通道阻絕區64Q可增加N型金屬氧化半導體電晶體的及 I Γ 形成於場氧化區630下之寄生電晶體穿透電壓，通道阻絕區 640亦增加該寄生電晶體的閥電壓，通道阻絕區640係在能 量爲12QkeV下植入硼而形成，離子量爲8X 1012 atom/cm2)，該植入罩幕在植入期間可保護N井620，該植入 罩幕亦保護均等電晶體汲極236D的區域CN，每一區域CN在 個別的汲極接觸該個別的深N井220(DNW)的區域重疊，保護 該區域CN免於通道阻絕植入，可作爲改善汲極236D與深N井 (NDff)22Q間的電接觸之用》

在一些實施例中，除了通道阻絕罩幕也覆蓋於區域CN 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~.--„------^3裝------_ 訂 ------," (請先閱讀背面之注意事項再填寫本頁) 4 391 73 A7 B7 經濟部中央標準局員工消費合作社印製

五、發明説明（15 ) 之外，通道阻絕植入罩幕係爲N井620罩幕的反轉。 每一區域CN與個別的閘極236G間隔，該間隔允許通道 阻絕區640之一部份640·1延展於該汲極236D之下，因此增 加電晶體236的該穿透電壓。每一區域CN也與個別的汲極 236D之邊緣相間隔，即汲極接觸場氧化層630之處（第二圖 中的汲極236D的左邊緣），此間隔允許通道阻絕區64 0的一 部份640· 2從場氧化區之下延伸至汲極236D下的區域，此可 幫助改良形成在該氧化630區域的場電晶體的穿透電壓和閥 電壓。 在一些實施例中，在植入罩幕以形成通道阻絕區640之 後，但在該硼植入形成通道阻絕區之前，另一硼植入係在 能量爲30keV下執行穿過該犧牲氧化層，以調整Ν型金屬氧 化半導體電晶體（NMOS)的閥電壓，該植入離子的濃度爲2X 10l2cm"2)。 於通道阻絕植入之後，移除該犧牲層。 I U 1 閘氧化層（圖未示）係藉由在7 0 0至1 0 0 0 °C (—些實施例 爲85(TC )，10至60分鐘下氧化該結構而生成5至18nm厚度 (在一些實施例中爲8nm) *電晶體210、236 ' 370及其他電 晶體的多晶矽或多晶矽化金屬閘極係以習知技術形成。 磷係在能量25keV下行離子植入，以形成N型金屬氧化 半導體電晶體的LDD區，該離子濃度爲2X 10l3cnTz，然後硼 的袋狀離子樟入在角度25度及能量60keV下進行，以進入位 於N型金屬氧化半導體源極及汲極下方的區域，以增加該N 型金屬氧化半導體的穿透電壓，該袋狀離子濃度爲1.2X 16 本紙張尺度適用中國國家標準< CNS ) A4规格（210X297公釐） L___r. (請先閲讀背面之注意事項再填寫本頁) )裝. 訂一------J--- ----二--I - -. Γ - - - - - -- -- - --- * 9' 4 $ A7 B7 五、發明説明（16 ) l〇l3cm·2，此二植入--N型金屬氧化半導體LDD及P型袋狀區 係使用相同的光阻罩幕（“ N型金屬氧化半導體LDD罩幕”， 圖未示）來進行，此罩幕係藉由標準微影技術圖案化，該罩 幕覆蓋區域LN，其中之一-示於第二圖，每一區域LN覆蓋 於區域CN及延伸到鄰接的場氧化區63G，該場氧化區用於隔 離個別的汲極23 6D和個別的P井216，藉由覆蓋該區域LN， 該罩幕阻礙該硼植入於汲極區236D接觸該個別的深N井（DNW) 的地區，因此，該罩幕有助於改善汲極區236D及深N井的接 觸。相同地，該罩幕曝露該鄰接該個別的閘極236G之部分 汲極236D及亦曝露該源極區23 6_S。 袋狀植入在美國專利第5,618,740號，案名爲“製造具 有加強ESD電阻之互補式金屬氧化半導體（CMOS)輸出緩衝器 的方法”，在199 7年4月8日公告，發明人爲T .Huang，在此 供作參考。 經濟部中央標率局貝工消費合作社印製 (請先Μ讀背面之注意事項再填寫本頁) L i 植入BF2以形成P型金屬氧化半導體電晶體（PM0S)電晶 體37D的LDD區，磷的袋狀植入係在P型金屬氧化半導體電晶 體區域內執行，以增加其穿透電壓，一 10 〇nm的氮化矽層 (圖未顯示）係以低壓化學氣相沉積法（LPCVD)沉積及蝕刻， 在電晶體閘極側壁形成間隙壁，該氮化矽沉積溫度爲780 °C，及沉積時間爲40分鐘，一個20nra的二氧化矽層（圖未示） 係於87G°C成長於曝露的矽表面，砷及BFdS以連續的離子 植入步驟植入，該砷植入形成爲N型金屬氧化半導體源/汲 極區的重滲雜部位*該B2植入形成P型金屬氧化半導體源/ 汲極的重滲雜區及亦在每一 P井216中形成一個或多個P +接 17 本紙張尺度適用中國國家標準（CNS ) Α4規格（2】0Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（17) 觸區（圖未示），該P +接觸區將接觸一施加電壓於該P井的電 壓源，在一些實施例中，用於該植入的罩幕係爲N型金 屬氧化半導體（NMOS)LDD罩幕的反轉態，除了該N型金屬氧 化半導體（NMOS)LDD罩幕及該BF2罩幕會阻礙該區域LN之 外。 其餘的製造步驟爲習知之技術。 在深1^井220的滲質濃度爲1\_1016&1;〇1113/(：1113，在每一 汲極236D的滲質濃度爲IX IGatoms/cm3，在該汲極區的較 高滲質濃度可改善深N井220及滲雜多晶矽-4區域之間的該 電接觸（圖未示），該多晶矽-4區域接觸該汲極236D及亦接 觸該金屬-1線HVCC-M1。 第七圖係說明第二圖的剖視圖之一些汲極罩幕的尺 寸，在P井216中最右邊源極區210S的右邊緣及個別的深N井 (1)—)220/?井216罩幕開口的右邊緣之間之側面距離(11(對 .應圖五氧化層510的左邊緣）僅爲0.45μιη，，因爲去除了深N 井之一個分開的Ν井接觸區及包含Ν +接觸區的該Ν +接觸區， 所以此間距爲狹小的。在深Ν井罩幕開口的右邊緣及用於汲 極區236D之罩幕開口的左邊緣之間的距離d2爲1.5μηι，區 域236D的左邊緣及區域CN的左邊緣之間的距離d3爲 0.4μπι，每一區域CN的寬度d4爲3.1μιη，區域CN的右邊緣及 閘極236G的左邊緣之間的距離d5爲1 . Ομιη。 在區域LN之左邊緣及汲極2361)之間的距離d6爲 1 . Ομιη，區域LN、CN的右邊緣係相一致的。 在這實施例中，在植入之後深Ν井（DNW)以75-80 %的 18 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂- 439卩8 ； A7 B7 五、發明説明（18 ) DNW深度做側向擴散，因此，若深N井（DNff)之深度爲0.5， 該深N井側向擴散爲3.75μιη至4μιη，該最小的微影線寬爲 〇 . 5μηι，及最大對準誤差爲0. 6μηι，在深Ν井罩幕及最靠近 的電晶體的閘極之間的最小距離僅爲d2+d3 + d4 + d5 = 6Mm。 以上實施例的說明不應限制本發明，特別地，該發明 並非受限於任何特別的尺寸，製造技術、溫度、能量、或 其他製程參數或藉由層的組合或佈局，本發明並不被限制 於動態隨機存取記憶體〔DRAM)或其他特別的電路，其他的 實施例及各種的變化皆涵蓋於本發明的範圔內，如以下申 請專利範圍所述。 (請先閱讀背面之注意事項再填寫本頁) 經濟部令央標準局貝工消費合作社印製 19 本紙張尺度適用中國國家標準（CNS ) A4規格（2!OX297公釐）

Claims (1)

1. 經濟部智慧財產局員工消費合作杜印製 1. 一種半導體電路，其包括： 一第一導電型態之第一井，其係被施加電壓於一預定電壓 --·其有該第一導電型態的第一及第二電極之電晶體T1 ,該 第一電極至少有一部位在第一井內，該第一電極係用以接 收該預定電壓，乃爲了（ 1 )加電壓於該井，及（2 )當電晶體 呈開啓狀態時，連接該預定電壓到第二電極。 2 .如申請專利範圍第1項所述之半導體電路，其中當電晶體 呈開啓狀態時該電晶體具有一第二導電型態的區域，提供 導電路徑於於第一及第二電極間，該區係在第一井外 側。 3 .如申請專利範圍第1項所述之半導體電路，其中該第二電 極係在第一井外側。 4 .如申請專利範圍第1項所述之半導體電路，其中該第一電 極具有比第一井較高的滲質濃度。 5 .如申請專利範圍第1項所述之半導體電路，其在該第一井 中更包括具有電極之一個或多個電晶體。 6 .如申請專利範圍第5項所述之半導體電路，其在該第一井 中更包括一第二導電型態之第二井，其中該一個或多個電 晶體T2的該電極係位於第二井中，且其中該一個或多個電 晶體T2的電極具有該第一導電型態。 7 .如申請專利範圍第6項所述之半導體電路，其中該第一井 係位於爲第二導電型態的半導體底材中，且其中該半導體 底材及該第二井係在電路操作期間被加電壓於不同的電 壓 本紙張尺度適用中國國家標準（CNS>A4規格(210 x 297¾釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 4SS ΐδ Α8 Β8 C8 D8 六、申請專利範圍（89年7月修正頁) 8 ·如申請專利範圔第6項所述之半導體電路，其中： 每一電晶體T2係爲一個記憶體單元的電晶體； 該電晶體T1在存取至少一個記憶體單元前，充電一連接 該第二電極之一區域至一預定電壓。 9 .如申請專利範圍第8項所述之半導體電路，其中連接到該 第二電極之區域係爲一位元線。 1 〇 .如申請專利範圍第6項所述之半導體電路，其中 該半導體電路包括複數個記憶體陣列及複數個讀/寫電路 方塊，每一讀寫電路方塊鄰接一個或多個記憶體陣列； 該半導體電路包括第一導電型態的第一複數個井，其中 該第一井爲第一複數個井的其中一個，及該半導體電路包 括第二導電型態之第二個複數個井，其中該第二井爲第二 個複數個井之其中一個，每個的該第二個複數個井係位於 第一複數個井的其中一個井中，且該第一複數個井的每一 井包括一第一記憶體陣列之電晶體的電極，該電晶體T2爲 該記憶體陣列之電晶體的其中一個，該記憶體陣列之電晶 體的電極具有第一導電型態； 每一個讀/寫電路方塊包括第一複數個電晶體之一個或 多數個電晶體，該電晶體T1爲第一複數個電晶體之其中一 個，第一複數個電晶體之每一電晶體具有第一導電型態之 第一及第二電極，其中每一個第一電極有一部份在第一複 數個電晶體的其中一個井中，該第一電極係接收該預定電 壓俾使（1)加電壓於該第一複數個井’及（2)連接預定電壓 至該第二井上。 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297%釐） (請先閱讀背面之注意事項再填寫本頁) -〇--------訂---------線— 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 439^δ § D8 六、申請專利範圍（89年7月修正頁) 11· —種製造積體電路之方法，該方法包括： 加入第一導電型態的滲質於半導體底材以形成一第一 并； 形成具有第一導電型態的第一及第二電極之一電晶體 Ti ’該第一電極有至少一部份位於該第一井內； 形成一接觸該第一電極的區域，用以連接該第一電極至 一預定電壓，爲了 ：（ 1 )加電壓於該第一井，及（2 )當電晶體 呈開啓狀態時，連接該預定電壓至該第二電極 U.如申請專利範圍第11項所述之方法，其更包括： 加入爲第二導電型態的滲質於該第一井，以形成在該第 一井內之第二井；以及 在第二井上形成具有第一導電型態之電極的一個或多個 電晶體T2。 13.—種製造一積體電路的方法，該積體電路包括一個或多 個動態隨機存取記憶體單元，該方法包括： 加入_第一導電型態之滲質於一半導體底材，以形成該 第一導電型態之一個或多個井W1 ; 加入一第二導電型態之滲質於該井W1，而在每一個井W1 中形成一第二導電型態之井W2，其中每一井W2係爲了包含 該動態隨機存取記憶體單元的一個或多個電晶體之電極； 加入第一導電型態之滲質以形成第一導電型態之一個或 多個井W3，其中每一井W3係爲了控制一個或多個電晶體之 第二導電型態的電極，且其中每一井W3與任何一井Wi皆不 重疊： 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297¾^ ) ------^---!η、1-------—訂-------1* 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部令央標隼局員工消費合作社印製 在 39、78 Μ C8 D8 六、申請專利範圍 加入該第二導電型態的滲質W於一個或多個底材區，用 以包含該電晶體之第一導電型態.的電極，阻止該滲質D1進 入（1)每一個井W3，及（2)每一井W1的至少一部份，該部份 用以包含接觸該井W1之一低電阻接觸區LC]L。 14.如申請專利範圍第13項所述之方法，其中該滲質Μ係加 入於每一電晶體間之一個或多個區域，以改良電晶體間之 隔離。 1 5 _如申請專利範.圍第1 3項所述之方法，其中至少一個井 W1，該個別的低電阻接觸區爲一電晶體τι之一電極E1的一 區域。 16.如申請利範圍第15項所述之方法，其中該電晶體T1具有 鄰接至該電極E1之一控制電極，且與個別的低電阻接觸區 LC1隔離，以致於該滲質D1之至少一部份係加入於位於該電 極E1下方且鄰接至該控制電極之區域，因而提高電晶體T1 之穿透電壓。 . 1 t 1 7 ·如申請專利範圍第1 5項所述之方法，其中該滲質D1係 進，用以隔離電晶體T1的電極E1及其他電晶體之整個場 區。 18. 如申請專利範圍第15項所述之方法，其中該滲質D1係加 入於一個場區及位於電極E1下方，且鄰接到該場區之區域 因而降低漏電流流經該場區。 19. 如申請專利範圍第15項所述之方法，其中該電極E1係在 一預定電壓上被加電壓，以加電壓於與電極E1重疊之該井 W1，且可控制連接該預定電壓至電晶體T1之另一電極= 23 笨纸張尺度適财^1家榇準(CNS ) A4規格（210X297公釐） ---------,,,¾-- (請先閱讀背面之注意事項再填寫本頁) 訂 在39' 78 A8 B8 C8 D8 六、申請專利範圍 20- —種製造積體電路的方法’該積體電路包括一個或多個 動態隨機存取記憶體單元，該方法包括有； 加入一第一導電型態之瀠質於一個半導體底材中，以形 成第一導電型態的一個或多個井W1 ; 加入一第二導電型態的滲質於該井W1，而在每—個井W1 中形成一第二導電型態的井W 2，其中每一個井W 2係用以包 括該動態隨機存取記憶體單元之一個或多個電晶體的電 極； 加入第一導電型態的滲質以形成該第一導電型態的一個 或多個井W3，其中每一井W3係用以控制一個或多個電晶體 的第二導電型態的電極，且其中每一個井W3不與任何一個 井W1重疊； 加入第二導電型態之滲質D1於一個或多個底材區，該底 材區係使每一電晶體彼此隔離，阻止該滲質D1進入（1)每一 個井W 3，.及（2 )每一個井1Π的至少一個區域，該區域係用以 包括一用以接觸該井W1之低電阻接觸區》 (請先閔讀背面.之注$項再填寫本頁) 良· 訂 經濟部中央標隼局J工消費合作社印裝 ____ _____ 24__ 本紙張尺度適用中囷國家標準(CNS) A4規格（210X297公楚7